JPH05291518A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05291518A JPH05291518A JP4088799A JP8879992A JPH05291518A JP H05291518 A JPH05291518 A JP H05291518A JP 4088799 A JP4088799 A JP 4088799A JP 8879992 A JP8879992 A JP 8879992A JP H05291518 A JPH05291518 A JP H05291518A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Abstract
(57)【要約】
【目的】 本発明の目的は、高集積化が可能なＣＭＯＳ
トランジスタを提供することである。 【構成】 導電型の異なる２種類の並設したたて型トラ
ンジスタを形成し、前記トランジスタの一方をｎ型ＭＯ
ＳＦＥＴ他方をｐ型ＭＯＳＦＥＴとしＣＭＯＳトランジ
スタを構成する。 【効果】 本発明では、前記たて型トランジスタのトレ
ンチ外周を活性領域とすることにより占有面積が小さ
く、かつ十分なチャネル長とチャネル幅を有するＭＯＳ
ＦＥＴが構成でき、このＭＯＳＦＥＴによりＣＭＯＳト
ランジスタを構成することにより高集積化が可能とな
る。
トランジスタを提供することである。 【構成】 導電型の異なる２種類の並設したたて型トラ
ンジスタを形成し、前記トランジスタの一方をｎ型ＭＯ
ＳＦＥＴ他方をｐ型ＭＯＳＦＥＴとしＣＭＯＳトランジ
スタを構成する。 【効果】 本発明では、前記たて型トランジスタのトレ
ンチ外周を活性領域とすることにより占有面積が小さ
く、かつ十分なチャネル長とチャネル幅を有するＭＯＳ
ＦＥＴが構成でき、このＭＯＳＦＥＴによりＣＭＯＳト
ランジスタを構成することにより高集積化が可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は、たて型構造の半導体装
置とその製造方法に関する。
置とその製造方法に関する。
【０００２】
【従来の技術】半導体装置として例えば、電界効果型ト
ランジスタ（ＭＯＳＦＥＴ）においては、微細化を目的
としてサイズを小さくしていくと、周知のように短チャ
ネル効果、狭チャネル効果等、動作上不都合な点が生じ
る。これらの効果を低減するために通常ゲート酸化膜や
拡散層を浅くする等の対策が行われている。しかるに、
酸化膜を薄くすると容量が増大し、拡散層を浅くすると
シート抵抗が増大し、相互コンダクタンスｇm の低下に
つながる。この相互コンダクタンスｇm の低下のため
（ゲート）電圧を上げても電流が流れにくくなり、スイ
ッチング動作が遅くなる（Ｓファクタの劣化）。そこ
で、前記短チャネル効果、狭チャネル効果を低減するた
めに、基盤を掘り、そこにトランスファーゲートを形成
するたて型のトレンチトランジスタが提案されている。
このたて型トレンチトランジスタをその直下に形成した
トレンチキャパシタンスと合わせてメモリとして構成し
たものが知られている。（例えば1986SYMPOSIUM ON VLS
I TECHNOLOGY;Digest of Technical Papers(P.79〜80)
に示されている。）
ランジスタ（ＭＯＳＦＥＴ）においては、微細化を目的
としてサイズを小さくしていくと、周知のように短チャ
ネル効果、狭チャネル効果等、動作上不都合な点が生じ
る。これらの効果を低減するために通常ゲート酸化膜や
拡散層を浅くする等の対策が行われている。しかるに、
酸化膜を薄くすると容量が増大し、拡散層を浅くすると
シート抵抗が増大し、相互コンダクタンスｇm の低下に
つながる。この相互コンダクタンスｇm の低下のため
（ゲート）電圧を上げても電流が流れにくくなり、スイ
ッチング動作が遅くなる（Ｓファクタの劣化）。そこ
で、前記短チャネル効果、狭チャネル効果を低減するた
めに、基盤を掘り、そこにトランスファーゲートを形成
するたて型のトレンチトランジスタが提案されている。
このたて型トレンチトランジスタをその直下に形成した
トレンチキャパシタンスと合わせてメモリとして構成し
たものが知られている。（例えば1986SYMPOSIUM ON VLS
I TECHNOLOGY;Digest of Technical Papers(P.79〜80)
に示されている。）
【０００３】このようなたて型トランジスタを組み合わ
せてＣＭＯＳデバイスを構成する場合などは、通常のＣ
ＭＯＳデバイスの大きな短所である素子占有面積が大き
いという問題があり、高集積化がより困難であった。
せてＣＭＯＳデバイスを構成する場合などは、通常のＣ
ＭＯＳデバイスの大きな短所である素子占有面積が大き
いという問題があり、高集積化がより困難であった。
【０００４】
【発明が解決しようとする課題】本発明は上述のような
ＭＯＳＦＥＴの微細化にともなって表面化する短チャネ
ル効果、狭チャネル効果の問題をたて型トランジスタを
採用することによって克服するとともに、このたて１つ
の溝に形成される２つの型トランジスタをゲート電極を
共有したＣＭＯＳトランジスタを構成することにより、
従来より高集積化できるようにするものである。
ＭＯＳＦＥＴの微細化にともなって表面化する短チャネ
ル効果、狭チャネル効果の問題をたて型トランジスタを
採用することによって克服するとともに、このたて１つ
の溝に形成される２つの型トランジスタをゲート電極を
共有したＣＭＯＳトランジスタを構成することにより、
従来より高集積化できるようにするものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては導電型の異なる２種類の並設した
たて型トランジスタを形成し、前記トランジスタのトレ
ンチ外周を活性領域とすることにより占有面積が小さ
く、かつ十分なチャネル長とチャネル幅を有するＭＯＳ
ＦＥＴを構成し、このＭＯＳＦＥＴによりＣＭＯＳトラ
ンジスタを製作する。
に、本発明においては導電型の異なる２種類の並設した
たて型トランジスタを形成し、前記トランジスタのトレ
ンチ外周を活性領域とすることにより占有面積が小さ
く、かつ十分なチャネル長とチャネル幅を有するＭＯＳ
ＦＥＴを構成し、このＭＯＳＦＥＴによりＣＭＯＳトラ
ンジスタを製作する。
【０００６】
【作用】本発明では、２種類の導電型のウェルを設け、
各々のウェルを用いてたて型トランジスタを作るように
した。これによりトレンチの外周をチャネル幅、深さを
チャネル長として利用でき、小さい面積でも十分な相互
コンダクタンスｇm が得られ、安定したしきい値電圧Ｖ
thを得ることができる。このようにして形成されたたて
型トランジスタを組み合わせることにより、ＣＭＯＳト
ランジスタが簡単な構成でコンパクトに作れ、高集積化
が可能となる。
各々のウェルを用いてたて型トランジスタを作るように
した。これによりトレンチの外周をチャネル幅、深さを
チャネル長として利用でき、小さい面積でも十分な相互
コンダクタンスｇm が得られ、安定したしきい値電圧Ｖ
thを得ることができる。このようにして形成されたたて
型トランジスタを組み合わせることにより、ＣＭＯＳト
ランジスタが簡単な構成でコンパクトに作れ、高集積化
が可能となる。
【０００７】
【実施例】以下、本発明の詳細についてまず溝壁にｎ型
ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを具備するＣＭＯＳト
ランジスタを例にとり図面を用いて説明する。図１〜図
１３は、本発明による半導体装置の製造方法の一実施例
を示す工程図である。
ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを具備するＣＭＯＳト
ランジスタを例にとり図面を用いて説明する。図１〜図
１３は、本発明による半導体装置の製造方法の一実施例
を示す工程図である。
【０００８】まず、図１に示すようにｐ型半導体基板
（１）にｐ型、ｎ型のウェル（３）、（４）を並べて形
成する。図面では、各ウェルは互いに接するように形成
しているが、接している部分は、後述する導電体層や絶
縁体層を形成するためにエッチング除去されるので、必
ずしも接している必要はない。又、これらのウェル
（３）（４）はフィールド酸化膜（２）で他の領域と素
子分離されるようにする。又、全面にＣＶＤ法などによ
り酸化膜（１８）を被覆した後、前記各ウェルにまたが
ってエッチングがされるようにエッチング用のレジスト
パターン（１９）を形成する。
（１）にｐ型、ｎ型のウェル（３）、（４）を並べて形
成する。図面では、各ウェルは互いに接するように形成
しているが、接している部分は、後述する導電体層や絶
縁体層を形成するためにエッチング除去されるので、必
ずしも接している必要はない。又、これらのウェル
（３）（４）はフィールド酸化膜（２）で他の領域と素
子分離されるようにする。又、全面にＣＶＤ法などによ
り酸化膜（１８）を被覆した後、前記各ウェルにまたが
ってエッチングがされるようにエッチング用のレジスト
パターン（１９）を形成する。
【０００９】その後、図２に示すようにｐ型、ｎ型のウ
ェル（３）、（４）にまたがるような溝を形成した後、
溝の底部に第１の絶縁体層（５）を堆積する。その後、
第１の絶縁体層（５）の上に、例えば金属やシリサイド
のような導体を堆積し、導体層（６）を形成する。さら
に、導体層（６）の上に、第２の絶縁体層（２０）を順
次堆積する。この実施例では、第１の絶縁体層（５）と
第２の絶縁体層は例えばＳｉＯ2 等の同一物質を用いた
が、同一種類の物質でなくてもかまわない。また、この
実施例では、前記溝を前記ウェルよりも深く形成した
が、第１の絶縁体層（５）は導体層（６）と基板（１）
或いはウェル（３）、（４）との絶縁のために形成され
たものであり、また後述のようにウェル（３）、（４）
と導体層（６）の間にはＭＯＳＦＥＴのソース・ドレイ
ンに相当する導電層が形成されるために、前記溝の深さ
は任意に選ぶことができる。従って、前記溝はウェル
（３）（４）より深く形成されなくてもかまわない。
ェル（３）、（４）にまたがるような溝を形成した後、
溝の底部に第１の絶縁体層（５）を堆積する。その後、
第１の絶縁体層（５）の上に、例えば金属やシリサイド
のような導体を堆積し、導体層（６）を形成する。さら
に、導体層（６）の上に、第２の絶縁体層（２０）を順
次堆積する。この実施例では、第１の絶縁体層（５）と
第２の絶縁体層は例えばＳｉＯ2 等の同一物質を用いた
が、同一種類の物質でなくてもかまわない。また、この
実施例では、前記溝を前記ウェルよりも深く形成した
が、第１の絶縁体層（５）は導体層（６）と基板（１）
或いはウェル（３）、（４）との絶縁のために形成され
たものであり、また後述のようにウェル（３）、（４）
と導体層（６）の間にはＭＯＳＦＥＴのソース・ドレイ
ンに相当する導電層が形成されるために、前記溝の深さ
は任意に選ぶことができる。従って、前記溝はウェル
（３）（４）より深く形成されなくてもかまわない。
【００１０】図２で示した断面は図３中のＡ−Ａ′線に
沿った断面である。但し、図２は図３に示した断面Ａ
Ａ′における断面図である。後述するように、この実施
例では前記溝の側壁に形成されるＭＯＳＦＥＴのチャネ
ルは図３で示される断面ＡＡ′の面に垂直に形成され
る。今後必要に応じて図３に示される断面ＢＢ′におけ
る断面図を示す。
沿った断面である。但し、図２は図３に示した断面Ａ
Ａ′における断面図である。後述するように、この実施
例では前記溝の側壁に形成されるＭＯＳＦＥＴのチャネ
ルは図３で示される断面ＡＡ′の面に垂直に形成され
る。今後必要に応じて図３に示される断面ＢＢ′におけ
る断面図を示す。
【００１１】図３、及びその断面ＢＢ′における断面
図、図４では、前記導体層（６）と基板（１）或いはウ
ェル（３）、（４）と絶縁するために、またウェル
（３）、（４）間の分離を行うために、導体層（６）に
達する第２の溝を形成しそこに絶縁層（２１）を埋め込
む。この実施例では、導体層（６）と基板（１）或いは
ウェル（３）、（４）と絶縁するための絶縁体層（２１
ａ）と、ウェル（３）、（４）間の素子分離を行うため
の絶縁体層（２１ｂ）を同時に形成したが、それぞれ個
別に形成してもかまわない。また、この実施例では、前
記絶縁層（２１ａ）を第１の溝と半導体基板（１）との
境界に形成したが、第１の溝内部に形成されても、また
第１の溝と基盤（１）或いはウェル（３）、（４）にま
たがって形成されてもかまわない。また、この実施例で
は、前記絶縁体層（２１ａ）の幅と絶縁体層（２１ｂ）
の幅を等しくなるように形成したが、等しく形成しなく
てもかまわない。また、例えば常にウェル（３）、
（４）間に逆バイアスを付加しデバイス動作をさせる場
合などにウェル（３）、（４）上層の絶縁膜の厚さを十
分にすることによってウェル（３）、（４）間の素子分
離を行わなくてもかまわない場合には、絶縁体層（２１
ｂ）を形成しなくてもかまわない。なお、本実施例で
は、前記絶縁体層（２１ａ）、（２１ｂ）の形状を直方
体としたが、三角柱や楕円柱等の形状であってもかまわ
ない。また、この実施例では、絶縁体層（２１ａ）（２
１ｂ）はそれぞれ２カ所に同じ形状で形成されるが、そ
れらは同じ形状でなくてもよい。また、絶縁体層（２１
ｂ）を形成する位置は、ウェル（３）、（４）間の素子
分離ができる限り任意の位置に形成することができる。
図、図４では、前記導体層（６）と基板（１）或いはウ
ェル（３）、（４）と絶縁するために、またウェル
（３）、（４）間の分離を行うために、導体層（６）に
達する第２の溝を形成しそこに絶縁層（２１）を埋め込
む。この実施例では、導体層（６）と基板（１）或いは
ウェル（３）、（４）と絶縁するための絶縁体層（２１
ａ）と、ウェル（３）、（４）間の素子分離を行うため
の絶縁体層（２１ｂ）を同時に形成したが、それぞれ個
別に形成してもかまわない。また、この実施例では、前
記絶縁層（２１ａ）を第１の溝と半導体基板（１）との
境界に形成したが、第１の溝内部に形成されても、また
第１の溝と基盤（１）或いはウェル（３）、（４）にま
たがって形成されてもかまわない。また、この実施例で
は、前記絶縁体層（２１ａ）の幅と絶縁体層（２１ｂ）
の幅を等しくなるように形成したが、等しく形成しなく
てもかまわない。また、例えば常にウェル（３）、
（４）間に逆バイアスを付加しデバイス動作をさせる場
合などにウェル（３）、（４）上層の絶縁膜の厚さを十
分にすることによってウェル（３）、（４）間の素子分
離を行わなくてもかまわない場合には、絶縁体層（２１
ｂ）を形成しなくてもかまわない。なお、本実施例で
は、前記絶縁体層（２１ａ）、（２１ｂ）の形状を直方
体としたが、三角柱や楕円柱等の形状であってもかまわ
ない。また、この実施例では、絶縁体層（２１ａ）（２
１ｂ）はそれぞれ２カ所に同じ形状で形成されるが、そ
れらは同じ形状でなくてもよい。また、絶縁体層（２１
ｂ）を形成する位置は、ウェル（３）、（４）間の素子
分離ができる限り任意の位置に形成することができる。
【００１２】その後、図５に示すように、前記第１の溝
と前記ウェル（３）にまたがる第３の溝を作り、第３の
溝の内部、第３の溝に接するウェル（３）上部、及びウ
ェル（４）の電極の取り出しに相当する部分に、例えば
砒素等のｎ型の不純物をイオン注入しそれぞれ導電層
（７ａ）、（７ｂ）、（８ｃ）を形成する。その後、第
３の溝に絶縁層（２２）を埋め込む。この図５は図６平
面図中に示したＡ−Ａ′線に沿った断面図である。この
実施例では、前記の導電層（７ａ）、（７ｂ）、（８
ｃ）を同時にイオン注入によって形成したが、それぞれ
個別に行ってもかまわない。またｎ型の不純物をドープ
する方法もイオン注入法でなくてもかまわない。また、
この実施例では、第３の溝を前記ウェル（３）と第１の
溝をまたぐように形成したが、後述のように、前記導電
層（７ａ）が前記導体層（６）とウェル（３）を隔絶す
るように形成されればよいので、導電層（７ａ）の形成
時、例えばイオン注入時の横方向の広がりや、また導電
層（７ａ）の形成後の熱拡散等によってウェル（３）と
導体層（６）との間を導電層（７ａ）が被うことができ
れば、第３の溝はウェル（３）の内部にあってもかまわ
ない。但し、この場合、後述のゲートを作成するための
溝のエッチングの際、第１の溝と第３の溝の間もエッチ
ングしなくてはならない。また、この実施例では、第３
の溝は導電層（７ａ）の形成の後、絶縁体層（２２）で
埋められるが、後述のように、この絶縁体層（２２）は
ゲートを作成する際にエッチングされるので絶縁層で埋
められなくてもかまわない。
と前記ウェル（３）にまたがる第３の溝を作り、第３の
溝の内部、第３の溝に接するウェル（３）上部、及びウ
ェル（４）の電極の取り出しに相当する部分に、例えば
砒素等のｎ型の不純物をイオン注入しそれぞれ導電層
（７ａ）、（７ｂ）、（８ｃ）を形成する。その後、第
３の溝に絶縁層（２２）を埋め込む。この図５は図６平
面図中に示したＡ−Ａ′線に沿った断面図である。この
実施例では、前記の導電層（７ａ）、（７ｂ）、（８
ｃ）を同時にイオン注入によって形成したが、それぞれ
個別に行ってもかまわない。またｎ型の不純物をドープ
する方法もイオン注入法でなくてもかまわない。また、
この実施例では、第３の溝を前記ウェル（３）と第１の
溝をまたぐように形成したが、後述のように、前記導電
層（７ａ）が前記導体層（６）とウェル（３）を隔絶す
るように形成されればよいので、導電層（７ａ）の形成
時、例えばイオン注入時の横方向の広がりや、また導電
層（７ａ）の形成後の熱拡散等によってウェル（３）と
導体層（６）との間を導電層（７ａ）が被うことができ
れば、第３の溝はウェル（３）の内部にあってもかまわ
ない。但し、この場合、後述のゲートを作成するための
溝のエッチングの際、第１の溝と第３の溝の間もエッチ
ングしなくてはならない。また、この実施例では、第３
の溝は導電層（７ａ）の形成の後、絶縁体層（２２）で
埋められるが、後述のように、この絶縁体層（２２）は
ゲートを作成する際にエッチングされるので絶縁層で埋
められなくてもかまわない。
【００１３】その後、図７に示すように、前記第１の溝
と前記ウェル（４）にまたがる第４の溝を作り、第４の
溝の内部、第４の溝に接するウェル（４）上部、及びウ
ェル（４）の電極の取り出しに相当する部分に、例えば
ホウ素等のｐ型の不純物をイオン注入しそれぞれ導電層
（８ａ）、（８ｂ）、（７ｃ）を形成する。その後、第
４の溝に絶縁層（２３）を埋め込む。図７に示される状
態の平面図を図８に示した。この実施例では、前記の導
電層（８ａ）、（８ｂ）、（７ｃ）を同時にイオン注入
によって形成したが、それぞれ個別に行ってもかまわな
い。また、ｐ型の不純物をドープする方法もイオン注入
法でなくてもかまわない。また、この実施例では、第４
の溝を前記ウェル（４）と第１の溝をまたぐように形成
したが、後述のように、前記導電層（８ａ）が前記導体
層（６）とウェル（４）を隔絶するように形成されれば
よいので、導電層（８ａ）の形成時、例えばイオン注入
時の横方向の広がりや、また導電層（８ａ）の形成後の
熱拡散等によってウェル（４）の導体層（６）との間を
導電層（８ａ）が被うことができれば、第４の溝はウェ
ル（４）の内部にあってもかまわない。但し、この場
合、後述のゲートを作成するための溝のエッチングの
際、第１の溝と第４の溝の間もエッチングしなくてはな
らない。また、この実施例では、第４の溝は導電層（８
ａ）の形成の後絶縁体層（２３）で埋められるが、後述
のように、この絶縁体層（２３）はゲートを作成する際
にエッチングされるので絶縁層で埋められなくてもかま
わない。
と前記ウェル（４）にまたがる第４の溝を作り、第４の
溝の内部、第４の溝に接するウェル（４）上部、及びウ
ェル（４）の電極の取り出しに相当する部分に、例えば
ホウ素等のｐ型の不純物をイオン注入しそれぞれ導電層
（８ａ）、（８ｂ）、（７ｃ）を形成する。その後、第
４の溝に絶縁層（２３）を埋め込む。図７に示される状
態の平面図を図８に示した。この実施例では、前記の導
電層（８ａ）、（８ｂ）、（７ｃ）を同時にイオン注入
によって形成したが、それぞれ個別に行ってもかまわな
い。また、ｐ型の不純物をドープする方法もイオン注入
法でなくてもかまわない。また、この実施例では、第４
の溝を前記ウェル（４）と第１の溝をまたぐように形成
したが、後述のように、前記導電層（８ａ）が前記導体
層（６）とウェル（４）を隔絶するように形成されれば
よいので、導電層（８ａ）の形成時、例えばイオン注入
時の横方向の広がりや、また導電層（８ａ）の形成後の
熱拡散等によってウェル（４）の導体層（６）との間を
導電層（８ａ）が被うことができれば、第４の溝はウェ
ル（４）の内部にあってもかまわない。但し、この場
合、後述のゲートを作成するための溝のエッチングの
際、第１の溝と第４の溝の間もエッチングしなくてはな
らない。また、この実施例では、第４の溝は導電層（８
ａ）の形成の後絶縁体層（２３）で埋められるが、後述
のように、この絶縁体層（２３）はゲートを作成する際
にエッチングされるので絶縁層で埋められなくてもかま
わない。
【００１４】この実施例では、前記の第３の溝を形成し
た後、前記第４の溝を形成したが、順番は逆でもかまわ
ない。また、実施例では導電層（７ｂ）、（７ｃ）、
（８ｂ）、（８ｃ）は前記第３の溝及び第４の溝を形成
する際の工程で形成したが、例えば前記ウェル（３）、
（４）を形成する際に既に導電層（７ｂ）、（７ｃ）、
（８ｂ）、（８ｃ）を形成する等、第３の溝及び第４の
溝形成にかかわらず、これらの導電層の形成を行っても
よい。
た後、前記第４の溝を形成したが、順番は逆でもかまわ
ない。また、実施例では導電層（７ｂ）、（７ｃ）、
（８ｂ）、（８ｃ）は前記第３の溝及び第４の溝を形成
する際の工程で形成したが、例えば前記ウェル（３）、
（４）を形成する際に既に導電層（７ｂ）、（７ｃ）、
（８ｂ）、（８ｃ）を形成する等、第３の溝及び第４の
溝形成にかかわらず、これらの導電層の形成を行っても
よい。
【００１５】その後、図９及び図１０に示すように、前
記第１の溝と第３の溝及び第４の溝に埋め込まれた絶縁
体層を、前記第１の溝に埋め込まれた導電層（６）の上
部に絶縁体膜（２０）が残るようにエッチングし、第３
の溝の壁面及び第４の溝の壁面及び溝の底部を酸化しゲ
ートとなる酸化膜（９）、（１０）を形成する。その
後、ゲート電極となる多結晶シリコン層（１１）で残る
溝を埋める。ここで、酸化のための熱処理により、前記
導電層（７ａ）、（７ｂ）、（７ｃ）、（８ａ）（８
ｂ）、（８ｃ）は図示のように拡散して広がる。なお、
この実施例では、ゲート電極となる多結晶シリコン層
（１１）は２つの側壁に形成された２つのたて型ＭＯＳ
ＦＥＴに対して共通に用いられているが、導電型の異な
る２つの多結晶シリコンを各々のたて型ＭＯＳＦＥＴに
対して用いてもよい。但し、この際、２つの多結晶シリ
コン層の間に絶縁層を形成し、導体で２つの多結晶シリ
コン層を接続するか、または、前記多結晶シリコン間に
導体層を埋め込む等の方法で前記多結晶シリコン間の接
続をしなければならない。
記第１の溝と第３の溝及び第４の溝に埋め込まれた絶縁
体層を、前記第１の溝に埋め込まれた導電層（６）の上
部に絶縁体膜（２０）が残るようにエッチングし、第３
の溝の壁面及び第４の溝の壁面及び溝の底部を酸化しゲ
ートとなる酸化膜（９）、（１０）を形成する。その
後、ゲート電極となる多結晶シリコン層（１１）で残る
溝を埋める。ここで、酸化のための熱処理により、前記
導電層（７ａ）、（７ｂ）、（７ｃ）、（８ａ）（８
ｂ）、（８ｃ）は図示のように拡散して広がる。なお、
この実施例では、ゲート電極となる多結晶シリコン層
（１１）は２つの側壁に形成された２つのたて型ＭＯＳ
ＦＥＴに対して共通に用いられているが、導電型の異な
る２つの多結晶シリコンを各々のたて型ＭＯＳＦＥＴに
対して用いてもよい。但し、この際、２つの多結晶シリ
コン層の間に絶縁層を形成し、導体で２つの多結晶シリ
コン層を接続するか、または、前記多結晶シリコン間に
導体層を埋め込む等の方法で前記多結晶シリコン間の接
続をしなければならない。
【００１６】その後、図１１、図１２及び図１３に示す
ように、第１の溝に埋められた絶縁膜（２０）に、前記
導体層（６）に達する第５の溝及び第６の溝を掘り、例
えば金属やシリサイド等の導体でこれらの溝を埋め導体
層（２５）を成形する。なお、この実施例では、第５の
溝及び第６の溝を形成したが、どちらかの一つでもかま
わない、引き続き、全面に絶縁層（２４）を形成し、こ
の絶縁層（２４）にコンタクトホールを形成し、ゲート
電極（１１）と接続する電極（１２）、前記ウェル
（３）内の導電層（７ｃ）と接続する電極（１３）、ウ
ェル（３）内の導電層（７ｂ）と接続する電極（１
４）、ウェル（４）内の導電層（８ｂ）と接続する電極
（１５）、ウェル（４）内の導電層（８ｃ）と接続する
電極（１６）、前記導体層（２５）と接続する電極（１
７）を形成しＣＭＯＳデバイスを製造する。この実施例
では、前記電極（１２）、（１３）、（１４）、（１
５）、（１６）、（１７）を導電層（７ｂ）、（７
ｃ）、（８ｂ）、（８ｃ）や導体層（２５）や多結晶シ
リコン（１１）に直接接続しているが、これらの導電層
（７ｂ）、（７ｃ）、（８ｂ）、（８ｃ）や導体層（２
５）や多結晶シリコン（１１）に、例えば多結晶シリコ
ンやシリサイド等の電極の引き出しを設けて電極を接続
してもかまわない。また、前記電極（１２）、（１
３）、（１４）、（１５）、（１６）を設置する位置
も、この実施例のように断面ＡＡ′上に並べて設置しな
くてもよい。
ように、第１の溝に埋められた絶縁膜（２０）に、前記
導体層（６）に達する第５の溝及び第６の溝を掘り、例
えば金属やシリサイド等の導体でこれらの溝を埋め導体
層（２５）を成形する。なお、この実施例では、第５の
溝及び第６の溝を形成したが、どちらかの一つでもかま
わない、引き続き、全面に絶縁層（２４）を形成し、こ
の絶縁層（２４）にコンタクトホールを形成し、ゲート
電極（１１）と接続する電極（１２）、前記ウェル
（３）内の導電層（７ｃ）と接続する電極（１３）、ウ
ェル（３）内の導電層（７ｂ）と接続する電極（１
４）、ウェル（４）内の導電層（８ｂ）と接続する電極
（１５）、ウェル（４）内の導電層（８ｃ）と接続する
電極（１６）、前記導体層（２５）と接続する電極（１
７）を形成しＣＭＯＳデバイスを製造する。この実施例
では、前記電極（１２）、（１３）、（１４）、（１
５）、（１６）、（１７）を導電層（７ｂ）、（７
ｃ）、（８ｂ）、（８ｃ）や導体層（２５）や多結晶シ
リコン（１１）に直接接続しているが、これらの導電層
（７ｂ）、（７ｃ）、（８ｂ）、（８ｃ）や導体層（２
５）や多結晶シリコン（１１）に、例えば多結晶シリコ
ンやシリサイド等の電極の引き出しを設けて電極を接続
してもかまわない。また、前記電極（１２）、（１
３）、（１４）、（１５）、（１６）を設置する位置
も、この実施例のように断面ＡＡ′上に並べて設置しな
くてもよい。
【００１７】ここで、図１１のｐウェル（３）中にｐ型
拡散層のソース・ドレイン（７ｂ）、（７ａ）を備えた
トランジスタがｎ型ＭＯＳＦＥＴであり、ｎウェル
（４）中にｎ型拡散層のソース・ドレイン（８ｂ）、
（８ａ）を備えたトランジスタがｐ型ＭＯＳＦＥＴであ
る。
拡散層のソース・ドレイン（７ｂ）、（７ａ）を備えた
トランジスタがｎ型ＭＯＳＦＥＴであり、ｎウェル
（４）中にｎ型拡散層のソース・ドレイン（８ｂ）、
（８ａ）を備えたトランジスタがｐ型ＭＯＳＦＥＴであ
る。
【００１８】図１４及び図１５は、図１２において前記
溝に埋め込まれた導体層（６）とのコンタクト電極を採
るための導体層（２７）を、ゲート電極である多結晶シ
リコン（１１）の内部に設置したものである。なお、図
１〜図１３と同一の部分は同一符号を付して示し、詳細
な説明は省略する。また、分かりやすくするため、図１
５では絶縁膜（２４）、及び電極（１２）、（１３）、
（１４）、（１５）、（１６）、（２８）をとり除いた
平面図を示す。
溝に埋め込まれた導体層（６）とのコンタクト電極を採
るための導体層（２７）を、ゲート電極である多結晶シ
リコン（１１）の内部に設置したものである。なお、図
１〜図１３と同一の部分は同一符号を付して示し、詳細
な説明は省略する。また、分かりやすくするため、図１
５では絶縁膜（２４）、及び電極（１２）、（１３）、
（１４）、（１５）、（１６）、（２８）をとり除いた
平面図を示す。
【００１９】図１４に示されるゲート電極となる多結晶
シリコン層（１１）を形成した後、この多結晶シリコン
層（１１）に前記溝に埋め込まれた導体層（６）に達す
る任意形状の溝を掘る。この実施例ではこの溝の形状を
円柱としたが、例えば直方体等の形状でもかまわない。
また、前記溝の深さはこの実施例では導体層（６）に達
するとしたが、後述のように、この溝は引き続き絶縁体
層（２６）で埋め込まれるために導体層（６）の上部の
絶縁体層（２０）に達する深さであればかまわない。そ
の後、前記溝を絶縁体層（２６）で埋める。次に、前記
絶縁体層（２６）の中に、周囲に絶縁体層（２６）の一
部を残すようにして、前記導体層（６）に達する溝を掘
り、この溝を例えば金属やシリサイド等の導体で埋め導
体層（２７）を形成する。引き続き、全面に絶縁層（２
４）を形成し、この絶縁層（２４）にコンタクトホール
を形成し、ゲート電極（１１）と接続する電極（１
２）、前記ウェル（３）内の導電層（７ｃ）と接続する
電極（１３）、ウェル（３）内の導電層（７ｂ）と接続
する電極（１４）、ウェル（４）内の導電層（８ｂ）と
接続する電極（１５）、ウェル（４）内の導電層（８
ｃ）と接続する電極（１６）、前記導体層（２７）と接
続する電極（２８）を形成しＣＭＯＳデバイスを製造す
る。図１４で電極（１２）は前記絶縁体層（２６）、及
び導体層（２７）を囲むように形成されているが、ゲー
ト電極（１１）に接続される位置であればどこに設定し
てもかまわない。
シリコン層（１１）を形成した後、この多結晶シリコン
層（１１）に前記溝に埋め込まれた導体層（６）に達す
る任意形状の溝を掘る。この実施例ではこの溝の形状を
円柱としたが、例えば直方体等の形状でもかまわない。
また、前記溝の深さはこの実施例では導体層（６）に達
するとしたが、後述のように、この溝は引き続き絶縁体
層（２６）で埋め込まれるために導体層（６）の上部の
絶縁体層（２０）に達する深さであればかまわない。そ
の後、前記溝を絶縁体層（２６）で埋める。次に、前記
絶縁体層（２６）の中に、周囲に絶縁体層（２６）の一
部を残すようにして、前記導体層（６）に達する溝を掘
り、この溝を例えば金属やシリサイド等の導体で埋め導
体層（２７）を形成する。引き続き、全面に絶縁層（２
４）を形成し、この絶縁層（２４）にコンタクトホール
を形成し、ゲート電極（１１）と接続する電極（１
２）、前記ウェル（３）内の導電層（７ｃ）と接続する
電極（１３）、ウェル（３）内の導電層（７ｂ）と接続
する電極（１４）、ウェル（４）内の導電層（８ｂ）と
接続する電極（１５）、ウェル（４）内の導電層（８
ｃ）と接続する電極（１６）、前記導体層（２７）と接
続する電極（２８）を形成しＣＭＯＳデバイスを製造す
る。図１４で電極（１２）は前記絶縁体層（２６）、及
び導体層（２７）を囲むように形成されているが、ゲー
ト電極（１１）に接続される位置であればどこに設定し
てもかまわない。
【００２０】図１６は、図１１において、前記ウェル
（３）、（４）内部に溝を掘り絶縁体層で埋めることに
より絶縁体層（２９）、（３０）を形成した図を示して
いる。なお、図１〜図１３と同一の部分は同一符号を付
して示し、詳細な説明は省略する。この実施例では、ウ
ェル（３）、（４）の両方に絶縁体層（２９）、（３
０）を形成したが、どちらか一方でもかまわない。ま
た、絶縁体層（２９）、（３０）を形成する溝の深さは
ウェル（３）、（４）内に形成された導電層（７ｂ）、
（８ｂ）とウェル（３）、（４）との接合の深さより深
ければ任意に設定できる。また、この実施例では、図１
〜図１３で示される半導体装置に関して示されたが、例
えば図１４〜図１５や図１７〜図１９で述べられる実施
例の場合等に関しても同様に製造できる。
（３）、（４）内部に溝を掘り絶縁体層で埋めることに
より絶縁体層（２９）、（３０）を形成した図を示して
いる。なお、図１〜図１３と同一の部分は同一符号を付
して示し、詳細な説明は省略する。この実施例では、ウ
ェル（３）、（４）の両方に絶縁体層（２９）、（３
０）を形成したが、どちらか一方でもかまわない。ま
た、絶縁体層（２９）、（３０）を形成する溝の深さは
ウェル（３）、（４）内に形成された導電層（７ｂ）、
（８ｂ）とウェル（３）、（４）との接合の深さより深
ければ任意に設定できる。また、この実施例では、図１
〜図１３で示される半導体装置に関して示されたが、例
えば図１４〜図１５や図１７〜図１９で述べられる実施
例の場合等に関しても同様に製造できる。
【００２１】図１７〜図１９は、前述の実施例（図１〜
図１６）の場合の前記第１の溝の形状と異なる第１の溝
を有する本発明による半導体装置の製造方法の一実施例
を示す。この実施例は、例えばｎ型ＭＯＳＦＥＴのチャ
ネル部をシリコン基板の（１００）面に、ｐ型ＭＯＳＦ
ＥＴのチャネル部を（１１０）面に作成する場合のよう
な、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを半導体基板
（１）の異なる面方位をもつ溝の側面に製造するため
に、前記第１の溝を三角柱とした場合である。図１７と
図１８はそれぞれ図１９における断面ＡＡ′、断面Ｂ
Ｂ′に相当する断面図である。なお、図１〜図１３と同
一の部分は同一符号を付して示し、詳細な説明は省略す
る。また、分かりやすくするため、図１９では絶縁体層
（２４）、及び電極（１２）、（１３）、（１４）、
（１５）、（１６）、（１７）をとり除いた図を示す。
この実施例の場合、ウェル（３）、（４）内の導電層
（７ａ）、（７ｂ）、（８ａ）、（８ｂ）によって接合
面の形成するのを防ぐため、或いは、導体層（６）とウ
ェル（３）、（４）または半導体基板（１）と接するこ
とを防ぐために、少なくとも前記第一の溝の下部に埋め
込まれた絶縁体層（５）に達する深さの溝を掘り絶縁体
膜を埋めることによって絶縁体層（３１ａ）を形成す
る。またウェル（３）、（４）間の素子分離を行うため
に前記絶縁体層（２１ｂ）と同様に絶縁体層（３１ｂ）
を形成する。前記絶縁体層（２１ａ）、（２１ｂ）、
（３１ａ）、（３１ｂ）は、同時に形成してもかまわな
いし、それぞれ個別に形成してもかまわない。また、こ
の実施例では、絶縁体層（２１ａ）、（２１ｂ）、（３
１ａ）、（３１ｂ）の深さを同一にしたが、それぞれ異
なってもよい。さらに、絶縁体層（２１ｂ）、（３１
ｂ）の形状及び形成位置は、ウェル（３）、（４）間の
素子分離が可能である限り任意に設定できる。また、絶
縁体層（２１ａ）、（３１ａ）に関しても、前記導体層
（６）とウェル（３）、（４）或るいは基板（１）が導
体層（７ａ）、（８ａ）以外の領域で絶縁されるような
任意の形状で形成することが可能である。なお、この実
施例では、ｎ型ＭＯＳＦＥＴのチャネルを形成する面
と、ｐ型ＭＯＳＦＥＴのチャネルを形成する面とが素子
分離された領域で交わるように、これらの面のなす角が
設定されているが、絶縁体層（３１ａ）を適宜に形成す
ることによってこれらの面のなす角は任意に設定でき
る。
図１６）の場合の前記第１の溝の形状と異なる第１の溝
を有する本発明による半導体装置の製造方法の一実施例
を示す。この実施例は、例えばｎ型ＭＯＳＦＥＴのチャ
ネル部をシリコン基板の（１００）面に、ｐ型ＭＯＳＦ
ＥＴのチャネル部を（１１０）面に作成する場合のよう
な、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを半導体基板
（１）の異なる面方位をもつ溝の側面に製造するため
に、前記第１の溝を三角柱とした場合である。図１７と
図１８はそれぞれ図１９における断面ＡＡ′、断面Ｂ
Ｂ′に相当する断面図である。なお、図１〜図１３と同
一の部分は同一符号を付して示し、詳細な説明は省略す
る。また、分かりやすくするため、図１９では絶縁体層
（２４）、及び電極（１２）、（１３）、（１４）、
（１５）、（１６）、（１７）をとり除いた図を示す。
この実施例の場合、ウェル（３）、（４）内の導電層
（７ａ）、（７ｂ）、（８ａ）、（８ｂ）によって接合
面の形成するのを防ぐため、或いは、導体層（６）とウ
ェル（３）、（４）または半導体基板（１）と接するこ
とを防ぐために、少なくとも前記第一の溝の下部に埋め
込まれた絶縁体層（５）に達する深さの溝を掘り絶縁体
膜を埋めることによって絶縁体層（３１ａ）を形成す
る。またウェル（３）、（４）間の素子分離を行うため
に前記絶縁体層（２１ｂ）と同様に絶縁体層（３１ｂ）
を形成する。前記絶縁体層（２１ａ）、（２１ｂ）、
（３１ａ）、（３１ｂ）は、同時に形成してもかまわな
いし、それぞれ個別に形成してもかまわない。また、こ
の実施例では、絶縁体層（２１ａ）、（２１ｂ）、（３
１ａ）、（３１ｂ）の深さを同一にしたが、それぞれ異
なってもよい。さらに、絶縁体層（２１ｂ）、（３１
ｂ）の形状及び形成位置は、ウェル（３）、（４）間の
素子分離が可能である限り任意に設定できる。また、絶
縁体層（２１ａ）、（３１ａ）に関しても、前記導体層
（６）とウェル（３）、（４）或るいは基板（１）が導
体層（７ａ）、（８ａ）以外の領域で絶縁されるような
任意の形状で形成することが可能である。なお、この実
施例では、ｎ型ＭＯＳＦＥＴのチャネルを形成する面
と、ｐ型ＭＯＳＦＥＴのチャネルを形成する面とが素子
分離された領域で交わるように、これらの面のなす角が
設定されているが、絶縁体層（３１ａ）を適宜に形成す
ることによってこれらの面のなす角は任意に設定でき
る。
【００２２】以上の実施例において、ウェル（３）、
（４）の電極をとるための導電層（７ｃ）、（８ｃ）の
位置はウェル（３）、（４）内である限りどこに形成し
てもかまわない。
（４）の電極をとるための導電層（７ｃ）、（８ｃ）の
位置はウェル（３）、（４）内である限りどこに形成し
てもかまわない。
【００２３】
【発明の効果】以上述べたように本発明によれば、たて
型ＭＯＳＦＥＴを効果的に組み合わせることにより少な
い占有面積でＣＭＯＳトランジスタを形成することがで
きる。また、たて型ＭＯＳＦＥＴのソース（またはドレ
イン）領域近傍やチャネル領域近くのウェルの領域に容
易に絶縁体層が形成できソース・ドレイン間の耐圧を向
上させることができ、またＳＯＩ素子のような高速化も
容易にできる。さらに、例えばシリコン基盤において移
動度の高い、ｎＭＯＳのチャネル領域（１００）面に、
ｐＭＯＳに対しては（１１０）面等のそれぞれのＭＯＳ
ＦＥＴに適した面方位を選んでそれぞれのたて型ＭＯＳ
ＦＥＴを製造できる。以上のように、本発明により、少
ない占有面積で高性能なＣＭＯＳを形成することができ
る。
型ＭＯＳＦＥＴを効果的に組み合わせることにより少な
い占有面積でＣＭＯＳトランジスタを形成することがで
きる。また、たて型ＭＯＳＦＥＴのソース（またはドレ
イン）領域近傍やチャネル領域近くのウェルの領域に容
易に絶縁体層が形成できソース・ドレイン間の耐圧を向
上させることができ、またＳＯＩ素子のような高速化も
容易にできる。さらに、例えばシリコン基盤において移
動度の高い、ｎＭＯＳのチャネル領域（１００）面に、
ｐＭＯＳに対しては（１１０）面等のそれぞれのＭＯＳ
ＦＥＴに適した面方位を選んでそれぞれのたて型ＭＯＳ
ＦＥＴを製造できる。以上のように、本発明により、少
ない占有面積で高性能なＣＭＯＳを形成することができ
る。
【図１】 本発明の実施例を示す工程断面図。
【図２】 本発明の実施例を示す工程で、図３中のＡ−
Ａ′線に沿った断面図。
Ａ′線に沿った断面図。
【図３】 本発明の実施例を示す工程平面図。
【図４】 図３中のＢ−Ｂ′線に沿った断面図。
【図５】 本発明の実施例を示す工程断面図。
【図６】 図５の平面図。
【図７】 本発明の実施例を示す工程断面図。
【図８】 図７の平面図。
【図９】 本発明の実施例を示す工程断面図。
【図１０】 図９の平面図。
【図１１】 本発明の実施例を示し、図１３中のＡ−
Ａ′線に沿った断面図。
Ａ′線に沿った断面図。
【図１２】 本発明の実施例を示し、図１３中のＢ−
Ｂ′線に沿った断面図。
Ｂ′線に沿った断面図。
【図１３】 図１１及び図１２の絶縁膜及び電極を取除
いて示す平面図。
いて示す平面図。
【図１４】 本発明の他の実施例を示す工程断面図。
【図１５】 図１４の絶縁膜及び電極を取除いて示す平
面図。
面図。
【図１６】 本発明の他の実施例を示す断面図。
【図１７】 本発明の他の実施例を示し、図１９中のＡ
−Ａ′線に沿った断面図。
−Ａ′線に沿った断面図。
【図１８】 本発明の他の実施例を示し、図１９中のＢ
−Ｂ′線に沿った断面図。
−Ｂ′線に沿った断面図。
【図１９】 図１７及び図１８の絶縁膜及び電極を取除
いて示す平面図。
いて示す平面図。
（１）……半導体基板 （３）、（４）……ウェル （９）、（１０）……ゲート酸化膜 （７）、（８）……拡散層 （１１）……ゲート電極 （２）、（５）、（１８）、（２０）、（２１）、（２
２）、（２３）、（２４）（２６）、（２９）、（３
０）、（３１）……絶縁層 （６）、（２５）、（２７）……導体層 （１２）、（１３）、（１４）、（１５）、（１６）、
（１７）、（２８）……電極 （１９）……レジスト
２）、（２３）、（２４）（２６）、（２９）、（３
０）、（３１）……絶縁層 （６）、（２５）、（２７）……導体層 （１２）、（１３）、（１４）、（１５）、（１６）、
（１７）、（２８）……電極 （１９）……レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9168−4Ｍ ３２１ Ｃ
Claims (11)
- 【請求項１】半導体基板に並設して設けられた相異なる
導電型のウェルと、このウェルにまたがって形成された
溝と、ウェル上部に導電層と、ウェル底部に導電層と、
溝底部の導電層の間に導体を有し、前記導体層の上部に
絶縁体層を有し、前記溝内側面に形成された絶縁膜と、
前記溝内に埋め込まれたゲート電極を具備した半導体装
置。 - 【請求項２】前記溝底部の導体の下部に絶縁体層を有す
る請求項１記載の半導体装置。 - 【請求項３】前記溝底部に形成された導体層が、前記ウ
ェル底部に形成された導電層と、前記溝底部の導体層の
下部の絶縁体層とにより、半導体基板或いはウェルと隔
絶された請求項１又は２記載の半導体装置。 - 【請求項４】前記溝上部に形成された導電層が、ウェル
の導電型と相異なり、前記溝底部に形成された導電層が
ウェルの導電型と異なり、溝の一方の側面にｎＭＯＳ、
他方にｐＭＯＳを形成し、ＣＭＯＳデバイスとして形成
される請求項３記載の半導体装置。 - 【請求項５】前記溝底部に形成された導体のコンタクト
電極が前記ゲート電極内に絶縁体層を挟んで形成される
請求項１記載の半導体装置。 - 【請求項６】前記溝底部に形成された導体が前記のゲー
トの領域の外まで形成され、ゲート領域の外でこの導体
のコンタクト電極が形成される請求項１記載の半導体装
置。 - 【請求項７】少なくとも一方の前記ウェル内の導電領域
の一部に絶縁層が形成される請求項１記載の半導体装
置。 - 【請求項８】半導体基板に相異なる導電型のウェルを並
設して形成する工程と、この両導電型のウェルにまたが
って前記ウェル内に溝を形成した後、この溝底部に絶縁
層を形成する工程と、この絶縁層の上部に導体層を形成
する工程と、さらにこの溝内の導体層の上部の領域の全
体域いは一部に絶縁体層を形成する工程と、この溝の側
壁の半導体基盤の全体または一部をエッチングし溝底部
に導電層を前記導体層と接するように形成する工程と、
この側壁にゲート絶縁膜となる絶縁膜を形成し、前記絶
縁膜を介して前記溝内にゲート電極を設ける工程と、前
記溝内に溝底部の導体層とのコンタクト電極を形成する
工程と、前記絶縁膜の外部の両ウェルの上部に導電層を
形成する工程を具備した半導体装置の製造方法。 - 【請求項９】前記溝上部に形成された導電層がウェルの
導電型と相異なり、前記溝底部に形成された導電層がウ
ェルの導電型と異なり、溝の一方の側面にｎＭＯＳ、他
方にｐＭＯＳを形成し、ＣＭＯＳデバイスとして形成さ
れる請求項８記載の半導体装置の製造方法。 - 【請求項１０】半導体基板内に絶縁体層を有する半導体
基盤に、相異なる導電型のウェルを並設して形成する工
程と、この両導電型のウェルにまたがって前記ウェル内
に前記絶縁体層に達する溝を形成した後、この溝底部に
導体層を形成する工程と、さらにこの溝内の導体層の上
部の領域の全体或いは一部に絶縁体層を形成する工程
と、この溝の側壁の半導体基盤の全体または一部をエッ
チングし溝底部に導電層を前記導体層と接するように形
成する工程と、この側壁にゲート絶縁膜となる絶縁膜を
形成し、前記絶縁膜を介して前記溝内にゲート電極を設
ける工程と、前記溝内に溝底部の導体層とのコンタクト
電極を形成する工程と、前記絶縁膜の外部の両ウェルの
上部に導電層を形成する工程を具備した半導体装置の製
造方法。 - 【請求項１１】前記溝上部に形成された導電層がウェル
の導電型と相異なり、前記溝底部に形成された導電層が
ウェルの導電型と異なり、溝の一方の側面にｎＭＯＳ、
他方にｐＭＯＳを形成し、ＣＭＯＳデバイスとして形成
される請求項１０記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088799A JPH05291518A (ja) | 1992-04-09 | 1992-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088799A JPH05291518A (ja) | 1992-04-09 | 1992-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291518A true JPH05291518A (ja) | 1993-11-05 |
Family
ID=13952915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4088799A Pending JPH05291518A (ja) | 1992-04-09 | 1992-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291518A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
| JP2010283351A (ja) * | 2010-06-04 | 2010-12-16 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
| US8558317B2 (en) | 2009-08-11 | 2013-10-15 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
| US8642426B2 (en) | 2009-03-25 | 2014-02-04 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| CN103839978A (zh) * | 2012-11-23 | 2014-06-04 | 中国科学院微电子研究所 | 一种中高压沟槽型功率器件的终端结构及其制作方法 |
| US8772881B2 (en) | 2009-06-05 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
-
1992
- 1992-04-09 JP JP4088799A patent/JPH05291518A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753573B2 (en) | 2002-11-06 | 2004-06-22 | Renesas Technology Corp. | Semiconductor device having complementary MOS transistor |
| US8642426B2 (en) | 2009-03-25 | 2014-02-04 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8772881B2 (en) | 2009-06-05 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
| US8558317B2 (en) | 2009-08-11 | 2013-10-15 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
| US9059309B2 (en) | 2009-08-11 | 2015-06-16 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
| US9484268B2 (en) | 2009-08-11 | 2016-11-01 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
| JP2010283351A (ja) * | 2010-06-04 | 2010-12-16 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
| CN103839978A (zh) * | 2012-11-23 | 2014-06-04 | 中国科学院微电子研究所 | 一种中高压沟槽型功率器件的终端结构及其制作方法 |
| CN103839978B (zh) * | 2012-11-23 | 2018-04-03 | 中国科学院微电子研究所 | 一种中高压沟槽型功率器件的终端结构及其制作方法 |
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