JPS63143860A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63143860A JPS63143860A JP61290567A JP29056786A JPS63143860A JP S63143860 A JPS63143860 A JP S63143860A JP 61290567 A JP61290567 A JP 61290567A JP 29056786 A JP29056786 A JP 29056786A JP S63143860 A JPS63143860 A JP S63143860A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 abstract description 13
- 239000007772 electrode material Substances 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 12
- 239000010410 layer Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置及びその製造方法に関するもノテ、
特にＭ Ｉ Ｓ （Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳ
ｅｍｉ ｃｏｎｄｕｃ向ｒ）型半導体装置に使用される
ものである。
特にＭ Ｉ Ｓ （Ｍｅｔａｌ ＩｎｓｕｌａｔｏｒＳ
ｅｍｉ ｃｏｎｄｕｃ向ｒ）型半導体装置に使用される
ものである。
（従来の技術）
半導体基板に設けた溝の側壁に２つのゲート領域を形成
した半導体装置の一例として、ＴｅｘａｓＩｎｓｔｒｕ
ｍｅｎｔｓ社のＷ 、 Ｆ 、Ｒｉｃｈａｒｄａｏｎら
によるＴｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ Ｃｒｏｓ
ｓ−Ｐｏｉｎｔ Ｄ ＲＡ Ｍｃｅｌｌ ｆ挙けること
ができる（１９８５ ＩＥＤＭ’ｐｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ 、 Ｐ ７１４ ）。
した半導体装置の一例として、ＴｅｘａｓＩｎｓｔｒｕ
ｍｅｎｔｓ社のＷ 、 Ｆ 、Ｒｉｃｈａｒｄａｏｎら
によるＴｒｅｎｃｈ Ｔｒａｎｓｉｓｔｏｒ Ｃｒｏｓ
ｓ−Ｐｏｉｎｔ Ｄ ＲＡ Ｍｃｅｌｌ ｆ挙けること
ができる（１９８５ ＩＥＤＭ’ｐｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ 、 Ｐ ７１４ ）。
このセルでは、１つの溝の下側を第１ゲートキヤパシタ
に使用し、溝の上部の側面を転送ゲート（第２ゲート′
）に使用することにより、セルの微細化を可箭にしたも
のである。この装置を得るＫは、まずＰ 基板３１上に
Ｐ型層３２をエピタキシャル形成し、表面に素子分離３
３と、ビット線を兼ねるｎ 拡散層３４を形成し、半導
体基板に＋ ｐ 基板３１に達するまで溝３５を形成し、表面に第１
ゲート酸化膜３６を形成する（第６回置）。
に使用し、溝の上部の側面を転送ゲート（第２ゲート′
）に使用することにより、セルの微細化を可箭にしたも
のである。この装置を得るＫは、まずＰ 基板３１上に
Ｐ型層３２をエピタキシャル形成し、表面に素子分離３
３と、ビット線を兼ねるｎ 拡散層３４を形成し、半導
体基板に＋ ｐ 基板３１に達するまで溝３５を形成し、表面に第１
ゲート酸化膜３６を形成する（第６回置）。
次にｎ 多結晶シリコン３７を形成して溝３５の上部の
多結晶シリコンをウェット方式でエッチングし、下部の
みにｎ 多結晶シリコン３７を残し。
多結晶シリコンをウェット方式でエッチングし、下部の
みにｎ 多結晶シリコン３７を残し。
ゲート酸化膜３６を等方的にエツチングする（第６図（
Ｂ））。次にゲート酸化膜の膜厚の２倍以上のアンドー
プ多結晶シリコンを堆積し、これを等方的にエツチング
して第６区部）のアンダーカット部３８のみに多結晶シ
リコン１＆：残す（第６図（Ｃ） ＞。
Ｂ））。次にゲート酸化膜の膜厚の２倍以上のアンドー
プ多結晶シリコンを堆積し、これを等方的にエツチング
して第６区部）のアンダーカット部３８のみに多結晶シ
リコン１＆：残す（第６図（Ｃ） ＞。
次いでスチーム酸化により、転送ゲート領域となる溝上
部の側壁と、多結晶シリコン上を酸化し、ワード線とな
るｎ 多結晶シリコン層３９をテポハターニングする。
部の側壁と、多結晶シリコン上を酸化し、ワード線とな
るｎ 多結晶シリコン層３９をテポハターニングする。
第６図（Ｑのリファイルドコンタクト部４０においては
、埋め込まれたｎ 多結晶シリコンから不純物か基板側
に拡散され、ソースあるいはドレイン領域となるｎ 拡
散層４）が形成される（第６図（ロ）。この場合ドレイ
ンまたはソースはｎＢ５４で、４２がチャネル頭載であ
る。
、埋め込まれたｎ 多結晶シリコンから不純物か基板側
に拡散され、ソースあるいはドレイン領域となるｎ 拡
散層４）が形成される（第６図（ロ）。この場合ドレイ
ンまたはソースはｎＢ５４で、４２がチャネル頭載であ
る。
第７図は第６図の等価回路で、笑１ゲートのキャパシタ
４３はプリシリコン層３２とｐ 基板３１で形成され、
第２ゲート（転送ゲート）４４＋ はｎ ＠３４．４１で形成される。
４３はプリシリコン層３２とｐ 基板３１で形成され、
第２ゲート（転送ゲート）４４＋ はｎ ＠３４．４１で形成される。
（発明が解決しようとする問題点）
従来技術の半導体装置においては、半導体基。
板に設けられた側面に段差の々い溝３５の側面に第１ゲ
ート４３、第２ゲート４４の２つのＭＩＳゲート領域を
もつ構造になっている。このような場合、第２ゲート（
転送ゲート）領域は８６図（Ｂ）に見るように、埋め込
んだポリシリコンのエッチパックや第６図（ｑのように
半導体基板に直に接触したポリシリコンのエツチング々
どで、トランジスタ形成予定部（特にその溝の側壁）は
ダメージを受けやすい。そのため従来においてはダメー
ジの入りにくいウェットエツチングを行なっているが、
ウェットエツチングは気泡の付着などＫよシエッチング
が阻害されやすく、微細化に向かない欠点がある。従っ
て第２ゲート領域を、第１ゲート形成に必要なプロセス
から保護しにくいのが、従来の溝構成の半導体装置の最
大の欠点である。
ート４３、第２ゲート４４の２つのＭＩＳゲート領域を
もつ構造になっている。このような場合、第２ゲート（
転送ゲート）領域は８６図（Ｂ）に見るように、埋め込
んだポリシリコンのエッチパックや第６図（ｑのように
半導体基板に直に接触したポリシリコンのエツチング々
どで、トランジスタ形成予定部（特にその溝の側壁）は
ダメージを受けやすい。そのため従来においてはダメー
ジの入りにくいウェットエツチングを行なっているが、
ウェットエツチングは気泡の付着などＫよシエッチング
が阻害されやすく、微細化に向かない欠点がある。従っ
て第２ゲート領域を、第１ゲート形成に必要なプロセス
から保護しにくいのが、従来の溝構成の半導体装置の最
大の欠点である。
本発明は上記実情に亀みてなされたもので、半導体基板
に設けられた溝の側部に２つ以上のゲート領域を設ける
半導体装置において、各ゲートプロセスを独立に行ない
やすい半導体装置及びその製造方法を提供しようとする
ものである。
に設けられた溝の側部に２つ以上のゲート領域を設ける
半導体装置において、各ゲートプロセスを独立に行ない
やすい半導体装置及びその製造方法を提供しようとする
ものである。
（問題点を解決するための手段と作用）本発明は、半導
体基板に設けられた溝の側面に少くとも１段以上の段差
を設け、この段差の上と下にそれぞれ別のゲート領域を
設けるが、下のゲート領域を設けるときＫは、段差を利
用しかつ該段差の上の溝の側面を保護した状態で行なう
ことにより、該側面にダメージを受けないようにしたも
のである。
体基板に設けられた溝の側面に少くとも１段以上の段差
を設け、この段差の上と下にそれぞれ別のゲート領域を
設けるが、下のゲート領域を設けるときＫは、段差を利
用しかつ該段差の上の溝の側面を保護した状態で行なう
ことにより、該側面にダメージを受けないようにしたも
のである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の断面図で、５ノはｐ型基板、５２は第１
のゲート電極、５３は第２のゲート電極、５４〜５６は
ソースまたはドレインとなるｎ 領域である。この第１
図は、ｐ基板５１の溝５７に設けられた１段の段差の上
側と下側にそれぞれ第１ゲート領域（ＭＩＳ領域）と第
２ゲート領域（Ｍ Ｉ Ｓ領域）を形成したものである
。
図は同実施例の断面図で、５ノはｐ型基板、５２は第１
のゲート電極、５３は第２のゲート電極、５４〜５６は
ソースまたはドレインとなるｎ 領域である。この第１
図は、ｐ基板５１の溝５７に設けられた１段の段差の上
側と下側にそれぞれ第１ゲート領域（ＭＩＳ領域）と第
２ゲート領域（Ｍ Ｉ Ｓ領域）を形成したものである
。
この図では溝の両側を並列に使用しているが、独立した
回路として使用してもよい。第２図は第１図の等価回路
であり、このような直列トランジスタはＮＡＮＤゲート
などに応用が可能である。このような回路を平面上に構
成しようとすれば、かなりの面積が必要となる。
回路として使用してもよい。第２図は第１図の等価回路
であり、このような直列トランジスタはＮＡＮＤゲート
などに応用が可能である。このような回路を平面上に構
成しようとすれば、かなりの面積が必要となる。
第３図は第１図、第２図の構成の具体的な製造方法の一
例である。まず第３図（ａ）のように第１のマスク材１
をパターニングした後、ｐ型半導体基板３をエツチング
して溝をつくり、第２のマスク材２を堆積する。０は予
め基板３につくられた＋ ｎ＠で、上記溝はこのｎ層０を貫くように形成される。
例である。まず第３図（ａ）のように第１のマスク材１
をパターニングした後、ｐ型半導体基板３をエツチング
して溝をつくり、第２のマスク材２を堆積する。０は予
め基板３につくられた＋ ｎ＠で、上記溝はこのｎ層０を貫くように形成される。
次に第３図（ｂ）に示すように第２のマスク材２を異方
性エツチングして溝の側壁のみに残した後、これをマス
クとして基板３を異方性エツチングすると、基板３の溝
に１段の段差ができ、この段差の下側の内面にゲート絶
縁膜４を形成した後、第１のゲート電極材料５を堆積す
る。次に第３図（ｑに示すように第１のゲート電極材料
５を異方性エツチングし、主に段差の底部にのみ第１の
ゲート電極材料５を残す。その際第１のゲート電極材料
で外部に配線するために、配線部のみレジストでカバー
してもよい。次に溝の底部及び段差の角部に、例えばイ
オン注入やリン拡散によりソースまたはドレインとなる
ｎ 拡散層２１．２２を形成する。次にゲートエツジを
後酸化した後、層間絶縁Ｐ！６を形成する。次いで第３
図（ｄ）に示すように第１のマスク材１、Ｗｊ２のマス
ク材２を除去した後、第２ゲート絶縁膜２を形成し、第
２ゲート電極材料８を堆積し、異方性エッチパ、グクに
より主に段差の上にのみ第２ゲート電堀材料８を残す。
性エツチングして溝の側壁のみに残した後、これをマス
クとして基板３を異方性エツチングすると、基板３の溝
に１段の段差ができ、この段差の下側の内面にゲート絶
縁膜４を形成した後、第１のゲート電極材料５を堆積す
る。次に第３図（ｑに示すように第１のゲート電極材料
５を異方性エツチングし、主に段差の底部にのみ第１の
ゲート電極材料５を残す。その際第１のゲート電極材料
で外部に配線するために、配線部のみレジストでカバー
してもよい。次に溝の底部及び段差の角部に、例えばイ
オン注入やリン拡散によりソースまたはドレインとなる
ｎ 拡散層２１．２２を形成する。次にゲートエツジを
後酸化した後、層間絶縁Ｐ！６を形成する。次いで第３
図（ｄ）に示すように第１のマスク材１、Ｗｊ２のマス
ク材２を除去した後、第２ゲート絶縁膜２を形成し、第
２ゲート電極材料８を堆積し、異方性エッチパ、グクに
より主に段差の上にのみ第２ゲート電堀材料８を残す。
これもレジストにより配線部は残すことができる。溝の
底部のｎ 層１１へのコンタクトは層間絶縁膜６の形成
後、通常の写真蝕刻工程を用いて形成すればよい。
底部のｎ 層１１へのコンタクトは層間絶縁膜６の形成
後、通常の写真蝕刻工程を用いて形成すればよい。
第３図のものにあっては、段差上のｖＪ２のマスク材２
をマスクとして段差下の第１ゲートプロセスを行なうか
ら、特に段差下に溝を設けるときマスク合わせ余裕が不
要であシ、また段差の上側の溝の壁面はマスク材２で覆
われたま＼第１ゲートプロセスが行なわれるので１段差
の上側の溝の壁面にダメージを受けないものである。
をマスクとして段差下の第１ゲートプロセスを行なうか
ら、特に段差下に溝を設けるときマスク合わせ余裕が不
要であシ、また段差の上側の溝の壁面はマスク材２で覆
われたま＼第１ゲートプロセスが行なわれるので１段差
の上側の溝の壁面にダメージを受けないものである。
第４図は本発明の他の実施例で、従来１例で用いたもの
と同様のＤ ＲＡ Ｍセルに応用したものである。図中
４′は第１ゲート絶縁膜、５′は第１ゲート電極材料、
７′は第２ゲート絶縁膜、８′は第２ゲート電極材料で
、この第４図の等価回路は第７図の場合と同じである。
と同様のＤ ＲＡ Ｍセルに応用したものである。図中
４′は第１ゲート絶縁膜、５′は第１ゲート電極材料、
７′は第２ゲート絶縁膜、８′は第２ゲート電極材料で
、この第４図の等価回路は第７図の場合と同じである。
またこの第４図の利点も第３図の場合と同じで、段差の
」二側の溝の壁面に設けられた保護材をマスクとして段
差の下側の第１ゲートプロ、セスを行なうから、特に段
差下に溝を設けるときマスク合わせ余裕が不要であり、
また段差の上側の溝の壁面は上記保護材で伶われたま＼
第１ゲートプロセスが行なわれるから、段差の上側の溝
の壁面にダメージを受けないものである。
」二側の溝の壁面に設けられた保護材をマスクとして段
差の下側の第１ゲートプロ、セスを行なうから、特に段
差下に溝を設けるときマスク合わせ余裕が不要であり、
また段差の上側の溝の壁面は上記保護材で伶われたま＼
第１ゲートプロセスが行なわれるから、段差の上側の溝
の壁面にダメージを受けないものである。
第５図は本発明の更に他の実施例で、第５図（ａｌ（ｂ
）はそれぞれ第５図（Ｃ）のパターン平面図のＡ−Ａ’
及びＢ−Ｂ’線に沿う断面囚である。本構造はＤＲＡＭ
セルである。第５図（Ｃ１の２点鎖線で示した領域が１
セル分である。動作について説明すると、書き込みはビ
ット線１０に与えられた電位が基板と逆導電型の不純物
領域１６に与えられる。
）はそれぞれ第５図（Ｃ）のパターン平面図のＡ−Ａ’
及びＢ−Ｂ’線に沿う断面囚である。本構造はＤＲＡＭ
セルである。第５図（Ｃ１の２点鎖線で示した領域が１
セル分である。動作について説明すると、書き込みはビ
ット線１０に与えられた電位が基板と逆導電型の不純物
領域１６に与えられる。
１）がワード線になっている。第５図（ｃｌでは、２点
鎖線で囲まれた１セル分の領域がＢ−Ｂ’力方向は接近
して配置され、Ａ−Ａ’力方向は離れて配置されている
ので、Ｂ−Ｂ’力方向ワード線１）がつながり（第５図
（ｂｌ参照）、Ａ−Ａ’力方向はワード線１１の摩みの
２倍以上分離された構造となる（第５図１ａｌ ８照）
。転送ゲート酸化膜１５の接している半導体系板側がチ
ャネル領域となって電荷を基板と逆導電型の不純物領域
１２に伝える。キャパシタ電極１２を一方の電極、不純
物翰域１７を他方の電橋、第１ゲート酸化ｇ！１４を誘
導体とするＭＩＳキャパシタに電荷は蓄積される。１３
は隣接するセル間を分離するために埋め込まれた素子分
離絶縁膜である。このようなセル構造では、隣接するキ
ャパシタの電極１７どうしの間に積極的に素子分＃１領
域を設けないと、キャパシタ電極１７の下が反転して電
荷がリークする可能性が高い。そのため溝の一番底部に
素子分離用の絶縁膜をもつようにしている。即ち溝底部
にもう１段段差を設け、絶縁膜１３を埋め込んだもので
ある。この第５図の等価回路も第７図と同じであり、利
点も前記各実施例の場合と同じである。
鎖線で囲まれた１セル分の領域がＢ−Ｂ’力方向は接近
して配置され、Ａ−Ａ’力方向は離れて配置されている
ので、Ｂ−Ｂ’力方向ワード線１）がつながり（第５図
（ｂｌ参照）、Ａ−Ａ’力方向はワード線１１の摩みの
２倍以上分離された構造となる（第５図１ａｌ ８照）
。転送ゲート酸化膜１５の接している半導体系板側がチ
ャネル領域となって電荷を基板と逆導電型の不純物領域
１２に伝える。キャパシタ電極１２を一方の電極、不純
物翰域１７を他方の電橋、第１ゲート酸化ｇ！１４を誘
導体とするＭＩＳキャパシタに電荷は蓄積される。１３
は隣接するセル間を分離するために埋め込まれた素子分
離絶縁膜である。このようなセル構造では、隣接するキ
ャパシタの電極１７どうしの間に積極的に素子分＃１領
域を設けないと、キャパシタ電極１７の下が反転して電
荷がリークする可能性が高い。そのため溝の一番底部に
素子分離用の絶縁膜をもつようにしている。即ち溝底部
にもう１段段差を設け、絶縁膜１３を埋め込んだもので
ある。この第５図の等価回路も第７図と同じであり、利
点も前記各実施例の場合と同じである。
本発明の半導体装置においては、各ゲート領域の平面上
の幅はたかだかゲート電極材料の膜厚にすぎない。また
各ゲートは、最初につくった溝の段差から自己整合的に
次々につくることができるので、マスク合わせ余裕がい
らない。一方、デバイスの信頼性に大きな影響を与える
ゲート長は、見かけ上（平面上）のデバイスの大きさを
大きくしなくても長くすることができる。また本発明に
おいては、段差の上側の側面を保護材でカバーした状態
で段差の下側のプロセスが行なえるので。
の幅はたかだかゲート電極材料の膜厚にすぎない。また
各ゲートは、最初につくった溝の段差から自己整合的に
次々につくることができるので、マスク合わせ余裕がい
らない。一方、デバイスの信頼性に大きな影響を与える
ゲート長は、見かけ上（平面上）のデバイスの大きさを
大きくしなくても長くすることができる。また本発明に
おいては、段差の上側の側面を保護材でカバーした状態
で段差の下側のプロセスが行なえるので。
段差の上側の素子形成予定部はダメージを受けず。
プロセスを容易化できると共に、高歩留、高信頼性が容
易に達成できるものである。
易に達成できるものである。
第１図は本発明の一実施例の断面図、第２図はその等価
回路図、第３図は本発明の実施例の工程図、第４図、第
５図（ａｌ （ｂｌは本発明の異なる実施例１．２・・
・マスク材、３・・・半導体基板、４．４′・・・第１
ゲート絶縁膜、５，５′・・・第１ゲート電極、６・・
・絶縁膜、７，７′・・・第２ゲート絶縁膜、８゜８′
・・・第２ゲート電極、１０・・・ゼット線、１１・・
・ワード線、１２・・・キャパシタ電極、１３・・・素
子分離絶縁膜、１４・・・キャパシタ絶縁膜、１５・・
・転送ゲート絶縁膜、１６．１７・・・裁板と逆導電型
の不純物領域。 出願人代理人 弁理士 鈴 江 武 彦第４図 （ａ） 第５図
回路図、第３図は本発明の実施例の工程図、第４図、第
５図（ａｌ （ｂｌは本発明の異なる実施例１．２・・
・マスク材、３・・・半導体基板、４．４′・・・第１
ゲート絶縁膜、５，５′・・・第１ゲート電極、６・・
・絶縁膜、７，７′・・・第２ゲート絶縁膜、８゜８′
・・・第２ゲート電極、１０・・・ゼット線、１１・・
・ワード線、１２・・・キャパシタ電極、１３・・・素
子分離絶縁膜、１４・・・キャパシタ絶縁膜、１５・・
・転送ゲート絶縁膜、１６．１７・・・裁板と逆導電型
の不純物領域。 出願人代理人 弁理士 鈴 江 武 彦第４図 （ａ） 第５図
Claims (2)
- （１）半導体基板に設けられた溝と、該溝の底部に設け
られた別の溝と、前記各溝間の段差の上側の溝の側部に
設けられたＭＩＳ領域と、前記段差の下側の溝の側部に
設けられた別のＭＩＳ領域とを具備したことを特徴とす
る半導体装置。 - （２）半導体基板に溝を設け、該溝の側面に設けられた
保護膜をマスクとして前記溝の底部に別の溝を設けかつ
前記各溝間の段差の下側の溝の側部にＭＩＳ領域を設け
、前記段差の上側の溝の側部に別のＭＩＳ領域を設ける
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290567A JPH0744274B2 (ja) | 1986-12-08 | 1986-12-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290567A JPH0744274B2 (ja) | 1986-12-08 | 1986-12-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63143860A true JPS63143860A (ja) | 1988-06-16 |
| JPH0744274B2 JPH0744274B2 (ja) | 1995-05-15 |
Family
ID=17757693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290567A Expired - Lifetime JPH0744274B2 (ja) | 1986-12-08 | 1986-12-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744274B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
| US5300804A (en) * | 1991-05-31 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Mask ROM device having highly integrated memory cell structure |
| CN114220846A (zh) * | 2022-02-22 | 2022-03-22 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
| CN114242777A (zh) * | 2022-02-22 | 2022-03-25 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-12-08 JP JP61290567A patent/JPH0744274B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122665A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5300804A (en) * | 1991-05-31 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Mask ROM device having highly integrated memory cell structure |
| CN114220846A (zh) * | 2022-02-22 | 2022-03-22 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
| CN114242777A (zh) * | 2022-02-22 | 2022-03-25 | 北京芯可鉴科技有限公司 | 一种ldmosfet、制备方法及芯片和电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744274B2 (ja) | 1995-05-15 |
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