JPH0316171A

JPH0316171A - 半導体装置の製造方法

Info

Publication number: JPH0316171A
Application number: JP2046714A
Authority: JP
Inventors: Takashi Yamada; 敬山田; Akihiro Nitayama; 仁田山　晃寛; Satoshi Inoue; 聡井上; Fumio Horiguchi; 文男堀口; Kazumasa Sunochi; 一正須之内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-09
Filing date: 1990-02-27
Publication date: 1991-01-24
Anticipated expiration: 2014-06-14
Also published as: DE4007582C2; JP2904533B2; US5043298A; DE4007582A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的Ｊ（産業上の利用分野）本発明は、半導体装置の製造方法に係り、特にＭＯＳＦ
ＥＴやＤＲＡＭ等におけるコンタクトの形成方法に関す
る。

（従来の技術）近年、半導体技術・の進歩、特に微細加工技術の進歩に
より、いわゆるＭＯＳ型ＤＲＡＭの高集積化、大容量化
が急速に進められている。

この高集積化に（平い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この桔果メモリ内容が誤−）て読
み出されたり、あるいはα線等によりメモリ内容が破壊
されるソフ１・エラーなどが問題になっている。

このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、多結晶シリコン等で形成され
たストレージノードをシリコン基板上に形成し、キャパ
シタの占有面積を拡大し、キャパシタ容量を増やし、蓄
積電荷量を増大させるためにいろいろな方法が提案され
ている。

その１つに、ＭＯＳキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にＭＯＳキャパシタの静
電容量を増大させるようにした積層型メモリセルと呼ば
れるメモリセル構造が提案されている。

この積層型メモリセルは、第２６図（ａ）乃至第２６図
（Ｃ）に示すように、ｐ型のシリコン基板１０１内に形
成された素子分離絶縁膜１０２によって素子分離された
１メモリセル領域内に、ｎ−形拡散層からなるソース・
ドレイン領域１０４ａ，１０４ｂと、ソース・ドレイン
領域１０４ａ１　０　４　ｂ間にゲート絶縁膜１０５を
介してゲート電極１０６とを形成しスイッチングトラン
ジスタとしてのＭＯＳＦＥＴを構戊すると共に、この上
層にＭＯＳＦＥＴのソース領域１０４ａにコンタクトす
るようにＭＯＳＦＥＴのゲート電！！１０６および隣接
メモリセルのＭＯＳＦＥＴのゲート電極（ワード線）上
に絶縁膜１０７を介して形成された第１のキャパシタ電
極１１０と、第２のキャパシタ電極１１２とによってキ
ャパシタ絶縁膜１１１を挾みキャパシタを形成してなる
ものである。

この積層型メモリセルは、次のようにして形成される。

すなわち、この積層型メモリセルは、ｐ型のシリコン基
板１０１内に、ｎ一形拡散層からなるソース・ドレイン
領域１０４ａ，１０４ｂと、ソース・ドレイン領域１　
０４　ａ，　　１　０４　ｂ間にゲート絶縁１１０５を
介してゲート電極１０６とを形成しスイッチングトラン
ジスタとしてのＭＯＳＦＥＴを形成する。

次いで、基板表面全体に絶縁膜１０７としての酸化シリ
コン膜を形成した後、ドレイン領域１０４ｂへのコンタ
クトを行うためのストレージノドコンタクト１０８を形
成し、高濃度にドーブされた多結晶シリコン層からなる
第１のキャパシタ電極１１０のパターンを形成する。

そして、この第１のキャパシタｉｔＮｉｌｌＯ上に酸化
シリコン膜等からなるキャパシタ絶縁膜１１１および、
多結晶シリコン層を順次堆積する。

この後、多結晶シリコン層内にリンなどのイオンをイオ
ン注入し、９００℃１２０分程度の熱処理を行い、所望
の導電性を持つように高濃度にドーブされた多結晶シリ
コン層を形成する。

そして、高濃度にドープされた多結晶シリコン層をバタ
ーニングして、第２のキャパシタ電極１１２と第１のキ
ャパシタ電極１１０とによってキャパシタ絶縁膜１１１
を挾んだキャパシタが形成される。

最後に、層間絶縁膜１０７′を形成し、ビット線コンタ
クト１１３を形成すると共に、モリブデン・ポリサイド
等によりビット線を形成し、さらにこの上層に層間絶縁
膜１０７″を形成して、ＭＯＳＦＥＴとキャパシタとか
らなるメモリセルが得られる。

このような構或では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、ス１・レージ
電極の段差を利用できることから、キャパシタ容量をブ
レーナ構造の数倍乃至数十倍に高めることができる。

さらに、よりキャパシタパターン面積を大きくできる積
層型メモリセルとして、第２７図（ａ）乃至第２７図（
Ｃ）に示すようにスイッチングトランジスタ形成後、先
にビット線を形成し、その後キャパシタを形成するもの
である。

この積層型メモリセルは次のようにして形成される。

まず、積層型メモリセルは、第２６図に示したメモリセ
ルと同様に、ｐ型のシリコン基板２０１山に、ｎ一形拡
散層からなるソース・ドレイン領域２０４ａ，２０４ｂ
と、ソース◆ドレイン領域２０４ａ，２０４ｂ間にゲー
ト絶縁膜２０５を介してゲートｉＨＭ２０６とを形成し
スイッチングトランジスタとしてのＭＯＳＦＥＴを形成
する。

次いで、基板表面全体に絶縁膜２０７としての酸化シリ
コン膜を形成した後、ソース領域２０４ａへのコンタク
トを行うためのビット線コンタクト２１３を形成し、モ
リブデン・ポリサイド等によりビット線２１４のパター
ンを形成する。

そして、層間絶縁膜２０７′を形成したのち、ドレイン
領域２０４ｂへのコンタクトを行うためのストレージノ
ードコンタクト２０８を形成し、高濃度にドープされた
多結晶シリコン層からなる第１のキャパシタ電極２１０
のパターンを形成する。

そして、この第１のキャパシタ電極２１０上に酸化シリ
コン膜等からなるキャパシタ絶縁膜２１１および、多結
晶シリコン層を順次堆積する。

そして、高濃度にドーブされた多結晶シリコン層をバタ
ーニングして、第２のキャパシタ電極２１２と第１のキ
ャパシタ電極２１０とによってキャパシタ絶縁膜２１１
を挾んだキャパシタが形成される。ここで第２のキャパ
シタ電極２１２は、基仮表面全体に形成される。

最後に、層間絶縁膜２０７″を形成して、ＭＯＳＦＥＴ
とキャパシタとからなるメモリセルが得られる。

この構造では、ストレージノード電極をビット線コンタ
クト方向に拡大することができることから、第２６図に
示した構造のメモリセルに比べて、さらにキャパシタ容
量を高めることが可能となる。

（発明が解決しようとする課題）しかしながら、このような積層型メモリセル購遣のＤＲ
ＡＭにおいても、高集積化に（′ｌ４う素子の微細化が
進むにつれて、ストレージノード・コンタクトとゲート
電極との間の距ｆｉ（第２６図（ａ）、第２７図（ａ）
に１１で示す）およびビット線コンタクトとゲート電磁
との間の距離（第２６図（ａ）、第２７図（ａ）に１２
で示す）も縮めざるを得なくなってきている。このため
、ストレージノードとゲート電極との間およびビット線
とゲート電極との間の短絡を招き易く、これが信頼性低
下の原因となっている。

さらに、このようなコンタクトとゲート電極との距離の
縮小の問題は、メモリセル部のみならず、周辺回路のあ
らゆるパターンにおいてあてはまる。

第２８図は、周辺回路のトランジスタの例を示したもの
である。

このような周辺回路部においても微細化が進むにつれて
、ゲート電極と隣接コンタクトとの距離１３．１４を縮
小せざるを得ず、垣絡の問題を招くことになる。

本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積の縮小化にもかかわらず、ストレージノード
とゲート電極との間、ビ・ソト線とゲート電極との間あ
るいは周辺同路における各コンタクトの配線とゲート電
極との間の短絡を防止し、小形で信頼性の高いメモリセ
ル構造およびその製造方法を提供することを目的とする
。

〔発明の構或〕

（課題を解決するための手段）そこで本発明では、ゲート電極のまわりを厚い絶ｎＷＡ
で覆うようにした後、少なくとも下層のコンタクト形成
領域のゲート電極を第１の耐酸化性范縁膜で被覆するよ
うにした状態で、多結晶シリコン膜を形成し、さらに該
多結晶シリコン膜の少な《とも一部を第２の耐酸化性絶
縁膜で被覆した状態で、層間絶縁膜を形成し、該多結晶
シリコン膜をエッチングストッパとしてコンタクト孔を
形成し、該多結晶シリコン膜を酸化すると共に、さらに
、第２の耐酸化性絶縁膜下の多結晶シリコン膜をエッチ
ングストツパとして上層の層間絶縁膜のバターニングを
行うようにしている。

（作川）上記方広によれば、多層のコンタクトを形成するような
半導体装置において、コンタクト形成領域の層間絶縁膜
の下には多結晶シリコン膜がゲート電極を田うように形
成されているため、ストレージノードコンタクト形成時
、ストッパとして作用するため、ゲート電極との距離が
な《でもゲート電極とショートすることはない。

そして、ストッパの多結晶シリコンを耐酸化性絶縁膜に
対して遭択性のあるエッチング方肱によリエッチング除
去したのち、酸化工程を経て、上層に第２の耐酸化性絶
縁膜の形成されていない領域の多結晶シリコン膜は酸化
膜となるため、この多結晶シリコン膜を介してのショー
トの心配はない。

さらに、この酸化に際し、上層に第２の耐酸化性絶縁膜
が形成されているために、酸化されずに残った多結晶シ
リコン膜は、次のコンタクト形成工程でもストッパとし
て作用する。例えば、第２６図のような、積層型メモリ
セルにおいて、ビット線コンタクト形５３９　項域のゲ
ート電極を覆うように第２の耐酸化性絶縁膜を形成して
おけば、下層のス１・レージノードコンタクト形成を多
結晶シリコンをストッパとして行った後、ビット線コン
タクト形成に際しても全く同様にしてストツバとして作
用させることができ、ビッ１・線コンタクトとゲートと
の距離がなくてもショートの心配はない。

このように必要に応じて、多結晶シリコン膜を耐酸化性
の絶縁膜で肢覆しておくようにすればビット線コンタク
ト形成＋１９のみならず、後続の周辺同路等のコンタク
ト形成時にストッパとして使用でき極めて容易に信頼性
の高い半導体装置を形成することが可能となる。

また、第１の耐酸化性絶縁膜形成後、多結晶シリコン膜
の形成に先立ち、コンタクト形成領域の第１の耐酸化性
絶縁膜を除去しておくようにすれば、多結晶シリコン膜
は、コンタクト形成時に、イオン注入等によってドーピ
ングしておくようにしてもよいし、また、しなくてもソ
ース・ドレイン領域からの再拡散によりドーブされるた
め、コンタクト形成に際して除去する必要がな《なり、
表面の段差の低減を助長するという効果を奏功する。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

実施例１第１図（ａ）乃至第１図（ｃ）は、本発明実施例の積層
形メモリセル購造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、そのＡ−Ａ’断面図およびＢ
−Ｂ’断面図である。この例では、キャパシタをビット
線の下に形成するようにしている。

このＤＲＡＭは、ＭＯＳＦＥＴのゲート電極６の上およ
び側壁は厚い絶縁Ｉ１！８で覆われており、ビット線コ
ンタクトおよびストレージノードコンタクトはゲート電
極に極めて近接あるいはオーバラツプした状態で形成さ
れていることを特徴とするもので、他部については従来
例のビット線の下にキャパシタを形成する積層形メモリ
セル構造のＤＲＡＭと同様である。

すなわち、比抵抗５Ω・ｃｍ程度のｐ型のシリコン基仮
１内に形成された素子分離絶縁！ｌ！ｌｉ２によって分
離された活性化領域内に、ソース・ドレイン領域を構或
するｎ−形拡散層４ａ，４ｂと、これらソース・ドレイ
ン領域間にゲート絶縁膜５を介して形成されたゲート１
！極６とによってＭＯＳＦＥＴを構或すると』（に、こ
の上層に形成される層間絶縁膜内に形成されたコンタク
トを介して、このｎ一形拡散層４ａにコンタクトするよ
うにストレージノード電極１６が形成され、上層のプレ
ート電Ｉ！ｌｆｔ１８との間にキャパシタ絶縁膜１７を
介在せしめることによりキャパシタを形成している。

そして層間絶縁膜１９に形成されたビット線コンタクト
２０を介してビット線２】が形成されている。

そしてゲート電極６はメモリアレイの一方向に連続的に
配列されてワード線を構威している。

次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。

第２図乃至第９図はこのＤＲＡＭの製造工程を示す図で
あり、各図において（ａ）乃至（Ｃ）はそれぞれビット
線方向に隣接する２ビット分を示す平而図、そのＡ−Ａ
’断而図、Ｂ−Ｂ’断面図である。

まず、第２図（ａ）　７’Ｊ至（ｃ）に示すように、比
低抗５Ω・ｅｌｌｌ程度のｐ型のシリコン基板１の表面
に、通常のＬＯＣＯＳ法により素子分離絶縁膜２および
パンチスルーストツパ用のｐ−型拡散層３を形成した後
、熱酸化法により膜厚１０ｒｖ程度の酸化シリコン膜か
らなるゲート絶縁膜５を形成した後、ゲート電極材料と
しての多結晶シリコン膜や金属膜あるいはポリサイド膜
を全面に堆積し、さらにこの上層にＣＶＤ法により酸化
シリコン膜等の絶縁膜を膜厚１００〜３　０　０　ｎｍ
程度堆積し、フォトリソ技術および異方性エッチング技
術を用いてゲート電極６およびゲート上の絶縁膜７を同
時にパターニングする。なお、ここでゲート電極上の絶
縁膜として、窒化シリコン膜あるいは窒化シリコン膜と
酸化シリコン膜の複合膜を用いても良い。

窒化シリコン膜は、酸化シリコン膜に比べ、コンタク１
・形成および配線形成時に行われる希ＨＦ溶ｉｔｋを川
いた処理に対し強い耐エッチング性をもつためゲート電
極とコンタクトの配線のショートの（ｇ７　＋ｌ：．に
対してより有効となる。

そして、このゲート電極６をマスクとしてＡｓあるいは
Ｐイオンをイオン注入し、ｎ一型拡散層からなるソース
・ドレイン領域４ａ，４ｂを形成し、スイッチングトラ
ンジスタとしてのＭＯＳＦＥＴを形成する。この拡散層
の深さは、例えば１５０Ｉ程度とする。この後、ゲート
絶縁膜の耐圧を向上させるために必要であれば熱酸化を
行い、さらにＣＶＤ法により、膜厚１００ｎｍ程度以下
の酸化シリコン層あるいは窒化シリコン層からなる絶縁
膜を全面に堆積し、反応性イオンエッチング法により、
全面をエッチングし、ゲート電極４の側而に自己整合的
に側壁絶縁膜８を残置けしめる。

この後、軽い酸化を行い、コンタクト領域は薄い絶縁膜
９で覆われるようにする。側壁絶縁膜８としては、ゲー
ト上絶縁膜と同様、窒化シリコン膜を用いることにより
、より耐圧の向上をはかることができる。

この後、第３図（ａ）乃至第３図（Ｃ）に示すように、
この上層に、ＣＶＤ法により、膜厚２０ｎｍ程度の第１
の窒化シリコン膜１０．膜１’Ｆ　７　０　ｎ　ｍ程度
の多結晶シリコン膜１１そして膜厚１０ｎｍ程度の第２
の窒化シリコン膜１２からなる３層膜を坩積し、これら
をバターニングする。各膜はその都度必要に応じてパタ
ーニングするようにするが、ここでは、第２の窒化シリ
コン膜１２は、例えばＣＨＦ３と０２とを用いたＲＩＥ
により、そのドの多結晶シリコンに対し、５〜１５の遭
択比でバターニングすることができ、ビット線コンタク
ト領域とその周辺の多結晶シリコン膜を覆うように形成
されている。このようにして３層膜を形成した後、全面
にリンガラス等の絶縁膜からなる層間絶縁膜１３を形成
する。

続いて、第４図（ａ）乃至第４図（Ｃ）に示すように、
フォトリソ法および反応性イオンエッチングにより、こ
の層間絶縁膜１３をパターニングし、ストレージノード
コンタクト１４を形成する。このとき、層間絶縁膜１３
のエッチングレートに対して多結晶シリコン膜のエッチ
ングレートが非常に小さくなるようなエッチング条件を
選択することにより、多結晶シリコン膜１１がエッチン
グストバとして作用し、ストレージノードコンタクト１
４とゲート電極６との距離がほとんどなくてもゲート電
極６とストレージノード電極とのショートが起こる心配
はない。このためのエッチング条件としては、例えばＣ
ＨＦ３と０２とを用いたＲＩＥにより、その下の多結晶
シリコンに対し、５〜１５の選択比を確保することがで
きる。

この後、第５図（ａ）乃至第５図（ｃ）に示すように、
ＣＤＥ法（等方性ドライエッチング）により、ストレー
ジノードコンタクト部１４の多結晶シリコンｔｉｌｌを
エッチング除去し下地の窒化シリコン膜１０を露呈せし
める。このときのエッチング条件としては、ＣＦ，ｓと
０２とを用いた等方性ドライエッチングにより、下地の
窒化シリコン膜にχ＝｝Ｌて１０〜２０あるいはそれ以
上の遭択比を確保することができる。

そして、第６図（ａ）乃至第６図（Ｃ）に示すように、
水蒸気雰囲気中でストレージノードコンタクト側壁に露
呈した多結晶シリコン膜１１および上層を第２の窒化シ
リコン膜１２で被覆されていない多結晶シリコン膜１１
を酸化し、酸化シリコン膜１５とする。このときの条（
牛としては例えば９Ｄ　Ｏ　’Ｃ、３０分程度とする。

ここでは、多拮晶シリコン膜上にリンガラスが形成され
ており、このリンガラス中のリン等が多結晶シリコン中
にドービングされるため、多結品シリコンの酸化速度が
増し、比較的低温、短■与間の酸化工程で多結晶シリコ
ンを酸化することができる。このように酸化シリコン膜
１５が介圧しているため、多粘品シリコン膜１１を介し
て配線がショートするなどの心配はない。また、もし層
間絶縁膜としてリンガラス等の低融点の絶縁膜を用いる
と、この酸化工程で層間絶縁膜が溶融し平坦化すること
ができる。

また、多結晶シリコンを酸化させるための酸化工程時、
開孔されているストレージノードコンタクト部分は第１
の窒化シリコン膜等の耐酸化性絶縁膜によりカバーされ
ているため、その下のシリコンＭｌが酸化され゛ること
ばない。

この後、ＣＨＦ３と０２とをエッチングガスとして用い
た異方性エッチング等により、ストレージノードコンタ
クト部分の第１の窒化シリコン膜およびその下の薄い酸
化膜を除表することにより、シリコン基板表面を露出さ
せる。このとき、ゲート電極の側壁および上部は厚い絶
縁膜で被覆されているためゲート電極に達する心配はな
い。あるいは上記エッチングに対して選択比のある膜で
彼覆しておくようにしてもよい。

このようにしてストレージノードコンタクトを形成した
後、全面に多結品シリコン膜を堆積し、ドーピングを行
った後、フォトリソグラフィー技術および反応性イオン
エッチング技術によりストレージノードｍｔｆｉｌ１６
をパターニングする。そして、この上層にＣＶＤ法によ
り膜厚１０ｎｍ程度の窒化シリコン膜堆積した後９００
℃程度の水蒸気雰囲気中で３０分程度酸化し、酸化シリ
コン膜を形成し、窒化シリコン膜と酸化シリコン膜との
２層構造のキャパシタ絶縁膜１７を形成する。さらにこ
の上層に多結晶シリコン膜を堆積し、ドーピングを行っ
た後、フォトリソグラフィー技術および反応性イオンエ
ッチング技術によりプレート電極ｌ８をパターニングす
る。この後、プレート電極１８をマスクとして不要部の
キャパシタ絶縁膜を除去し、さらにこの上層に酸化シリ
コン膜からなる層間絶縁膜１つを堆積する。このように
して第７図（ａ）乃至第７図（Ｃ）に示すように、キャ
バシタが形成される。

続いて、第８図（ａ）乃至第８図（Ｃ）に示すように、
ビット線コンタクト２０を形成する。まず、多結晶シリ
コンＨ１１をエッチングストッパとして層間絶縁膜１９
．１３および窒化シリコン膜１２を異方性エッチングに
よりエッチングする。このときの条件としては、ストレ
ージノードコンタクト形成時と同様に例えばＣＨＦ３と
０２とを用いたＲＩＥを用いると５〜１５あるいはそれ
以上の選択比を得ることができる。

この後、第９図（ａ）乃至第９図（Ｃ）に示すように、
ＣＤＥ法等により、ビット線コンタクト２ｏ内に露呈す
る多結品シリコン膜１１をエッチング除去する。

そして必要に応じて、平坦化や残った多結晶シＪコン膜
の酸化のための熱処理玉程を経て、窒化シリコンＩｌＩ
１０および薄い酸化膜９を異方性エッチング等によりエ
ッチング除表した後、例えばヒ素等をドーピングした多
結晶シリコン膜とモリブデンシリサイド膜との膓合膜を
堆積し、フォトリソグラフィー技術および反応性イオン
エッチング技術によりパターニングして、ビット線２１
を形成する。

この後、保護膜としての酸化シリコン膜２２をｆｉｌ：
　Ｆａし、第１図（ａ）Ｉ７Ｊ至第１図（ｃ）　ｌ：：
示したような、ＤＲＡＭが完或する。

この方法によれば、ス１・レージノードコンタクＩ・形
成時、およびビット線コンタクト形成時において、常に
エッチングストッパとなる多結晶シリコンが形成されて
いるため、ゲートｆｆｌｌ−ｉとの合わせずれを考慮し
て余裕をもたせるような必要はなく、素子の微細化およ
び信頼性の向上をはかることが可能となる。

なお、前記実施例では、加熱王程としては多結品シリコ
ンの酸化工程についてのみ示したが必要に応じて適宜付
加してもよい。

例えば第１および第２の耐酸化性絶縁膜として窒化シリ
コン膜を用いる場合、坩積後、窒素雰囲只での熱処理工
程あるいは熱酸化工程を加えることにより、その耐酸化
性能力を向上させると共に第１の窒化シリコン膜に対し
ては特に上層の多結晶シリコン膜をエツ壬ングするとき
のストッパとしての能力を向上することができる。この
熱工程は、堆積後、多結晶シリコン膜をエッチングする
までの間に行うようにすればよい。

あるいは、リンガラス等の層間絶縁膜を多結晶シリコン
膜上に堆積したところで９　０　０　℃のＮ２雰囲気な
どを用いた熱−し程で溶融して平担化させてから、コン
タクト形成工程に移るようにしてもよい。また、層間絶
縁膜としてリンガラスを用いない場合も、エッチバック
等の他の平＋ｑ化方法を用いて平坦化を行うようにして
もよい。

また、前記実施例では、ゲー＋−　１１ｔｔ’ｉ上のお
よび側壁を事項整合的に絶縁膜で覆うため、ゲート電極
の上にあらかじめ絶縁膜を堆積してパターニングしたの
ち、全面に新たに堆積した絶縁膜をλ方性エッチングに
より側壁に残すようにしているが、ゲート電極のパター
ニング後、例えば水蒸気雰囲気中等で酸化を行う等、他
の方法を用いるようにしても良い。この場合、ゲート電
極は高濃度にド−ブされているため、シリコン乱板表面
よりも厚い酸化膜が形成される。

また、前記実施例では、ソース・ドレイン領域はｎ一型
拡散層のみで形成したが、側壁絶縁膜８の形成後、高濃
度のイオン注入を行い、ＬＤＤ構造としてもよい。これ
によりトランジスタの性能が向上する。

また、このように基仮表面に直接高濃度のイオン注入を
行うかわりに、第１０図（ａ）乃至第１０図（Ｃ）に示
すように、側壁絶縁膜８形成後、ソース・ドレイン領域
に選択的エビタキシャル成長（ＳＥＧ）技術により約２
　０　０　ｎｍの厚さにシリコン層２３を形成した後、
高濃度のイオンｌ＋人を行うようにしてもよい。これに
より第１ｌ図（ａ）乃至第１１図（Ｃ）に示すように、
高ｌａ度不純物による拡散長の伸びに伴うショートチャ
ネル効果を防ＩＩ・．することができ、信頼性の向上を
はかることができる。

また、この構造では、上記効果の他、ゲートの段差を軽
威することかできると共に、第１１図（Ｃ）から明らか
なように、素子領域を拡張することができるという効果
もある。

また、第１２図（ａ）乃至第１２図（Ｃ）に示すように
、ビット線コンタクトの形成後にこのＳＥＧ技術を用い
て、シリコン層２３を形成し、ビツ１・線コンタクトの
段差を哩めるようにすれば、ビッ１・線の加工精度が向
上する。

また、このようにすれば、コンタクト抵抗が下がり、性
能の向上をはかることが可能となる。

さらに、このビット線コンタクトへのシリコン層の形成
は、キャパシタの形成に先立ち行うようにしても良いし
、また、何回かに分け、その都度イオン注入を行うなど
の方法により行うようにしてもよい。

また、コンタクトを埋め込むには、多結晶シリコン層に
限定されることなく、他の金属、シリサイド等、何でも
良い。

さらにまた、第３図（ａ）乃至第３図（Ｃ）において、
窒化シリコン膜１０．多結晶シリコン膜１１および窒化
シリコン膜１２の３層構造膜は必要に応じてバターニン
グしてもよいことを述べたが、例えば図中の素子分離領
域２上のゲー１・電極６の間に位置する領域の多結晶シ
リコン膜１１を第１３図（ａ）乃至第１３図（Ｃ）にフ
ォトリソグラフィー技術および反応性イオンエッチング
妓術によりバターニングして、２００て示したように除
失しておくようにしてもよい。

この構造は素子の微細化に際して特に信頼性の向上に有
効である。すなわち、素子分離領域２上のゲート電極６
間の距離が狭まってくると、多結晶シリコン膜１１を３
１ｔ：　ｆｔｌ　Ｌた場合、このスペースが埋まってし
まい、除夫しないで残しておくと、この部分で多結晶シ
リコン膜が厚くなる結果、酸化毛程で酸化しきれなくな
り、多結晶シリコンのまま残ってしまい、ショートの原
因となったり、また、酸化できてたとしても、このスペ
ース領域内に埋め込まれた多結晶シリコン膜の酸化によ
る体積膨脹により、ゲート電極に非常な応力がかかり結
晶欠陥を生じたり、ゲートの変形が生じたりすることが
考えられるが、このように、素子分離領域２上のゲート
電極６の間に位置する領域の多結晶シリコン［Ｉ１１を
、除去しておくことにより、このような不都合は解消さ
れる。

なお、このことは、ゲート電極間距離の狭い全てのパタ
ーンに対していうことができる。

また、第８図（ａ）乃至第８図（Ｃ）におけるビット線
コンタクトの形成に際し、ビット線コンタクトとプレー
ト電極１８との距離も素子の微細化と共に減少する傾向
にあり、ビット線コンタクトとプレート電極１８との間
のショートの発生の心配もでてくる。このような問題を
回避するためには、ビット線コンタクトを開孔した後、
このコンタクト側壁に側壁絶縁膜を形成するようにして
も良い。

また、ビット線コンタクトとプレート電極１８との間の
ショートの発生を防＋｝−するためのもう１つの方法と
しては、第１４図に示すように、プレー１・電極１８の
パターンをあらかじめビット線コンタクト側に張り出す
ように形成し、ビット線コンタクトの一部がプレート電
極１８にかかるようにし、第１５図に示すように、スト
ッパとして用いた多結晶シリコン１１をエッチングする
際に同１時にコンタクト内に張り出したプレート電極１
８をもエッチング除去したのち、第１６図に示すように
酸化を行うようにしてもよい。これにより、ビット線コ
ンタクト側壁のプレート電極の多結晶シリコンは表面が
酸化され、酸化シリコン膜１５゛となるため、ビット線
コンタクトとプレート電ｔｆｉ１８との間のショートの
発生は回避することができる。

なお、この場合も、表面酸化によって酸化シリコン膜を
形成する代わりに、ＣＶＤ法等により酸化シリコン膜や
窒化シリコン膜を全面に堆積し、異方性エッチングによ
る側壁残し工程により側壁絶縁膜を形成するようにして
もよい。あるいは、酸化と側壁残しの両方を組み合わせ
るようにしても良い。

さらにまた、ビット線コンタクト部全体にプレート電極
１８の多結晶シリコン膜を残しておき、居間絶縁膜１９
のエッチングに際し、一旦この多見晶シリコン膜でエッ
チングを止め、続いてこの多結晶シリコン膜１７をエッ
チングし、さらに、層間絶縁膜１３をエッチングして多
結晶シリコン膜１１で重め、この多結晶シリコン膜１１
をエッチングした後、酸化工程を経て、側壁のストッパ
用の多結晶シリコン膜とプレート電極としての多結晶シ
リコン膜の表面を酸化し、窒化シリコン膜１０と薄い酸
化シリコン膜９をエッチングしコンタクトを形成するよ
うにしても良い。

また、この場合も、多結晶シリコン膜１１をエッチング
し酸化を行った後、新たに酸化シリコン膜や窒化シリコ
ン膜などの絶縁膜を堆積し、異方性エッチングにより側
壁に絶縁膜を残すと共に、このときややオーバーエッチ
ングとなるようにし、窒化シリコン膜１０と薄い酸化シ
リコン膜をエッチングするようにしても良い。

さらに、第３図（ａ）乃至第３図（Ｃ）に示した３層膜
の形成に際し、第１７図（ａ）乃至第１７図（Ｃ）に示
すように、ビット線コンタクト部の窒化シリコン１１１
０および薄い酸化シリコン膜９をフォトリソグラフィー
技術および反応性イオンエツチング技術によりパターニ
ングして、除去しておくようにしてもよい。このときの
エッチング条件は、前記第１の実施例で川いたエッチン
グ条件に中するようにすればよい。さらに、必要であれ
ば、Ａｓ等を多結晶シリコン膜中にイオン注入しておく
ようにしてもよい。

このようにすることにより、ビット線コンタクトの形成
に際し、ビット線コンタクト内の多拮品シリコン膜１１
は基板のソース・ドレイン領域４ｂと導通がとれている
ため、エッチング除去する必要がなくなる。また、これ
は、コンタクト部の段差を低減するという有効な効果を
も奏功する。

また、コンタクト形成後あらたに、多結晶シリコンＩｔ
！Ｉｌｌ中をドーピングするようにしてもよい。

なお、前記実施例においては、多結晶シリコン膜上に直
接第２の耐酸化性絶縁膜としての窒化シリコン膜を形成
したが、この場合、耐酸化性絶縁膜のパターニングのた
めのエッチング条件としては、下地の多結晶シリコン膜
に対して選択比のある条件が必要となるが、ＣＨＦ３と
０２とを用いた異方性エッチングなどを用いざるを得な
い可能性がある。このため、表面の段差が大きいと、段
差部にエッチング残りが坐しる。このため多結品シリコ
ン膜の表面を酸化させることによって形成した酸化シリ
コン膜を介して窒化シリコン膜を形成するようにしても
よい。このようにすることにより、耐酸化性絶縁膜のエ
ッチングにその下の酸化膜に対して５〜１５以上の選択
比を持つＣＦ４と０２を用いたケミカルドライエッチン
グ等の等方性エッチングを用いることが可能となり、表
面の段差が大きい場合にもエッチング残りの心配がなく
なる。すなわち、等方性エッチングを用いる場合、窒化
シリコン膜と多結晶シリコン膜との間でエッチング選択
比が大きくなるような条件を形成するのは因難であるが
、窒化シリコン膜と酸化シリコン膜との間では容易であ
る。また、さらにこのように酸化シリコン膜をストツパ
として第２の窒化シリコン膜を等ノｊ性エッチングによ
りバタニングした後、表面に露出した多結晶シリコン上
の酸化シリコン膜をもエッチングする必要のある場含は
、例えばＮＨＪ　Ｆ液を用いたウエットエッチングによ
りエッチングするようにすれば、下地の多結晶シリコン
膜をエッチングすることなく容易に酸化シリコン膜をエ
ッチング除去することができる。多結晶シリコン上の酸
化シリコン膜をエッチングする理由としては、例えばこ
れにより、多結品シリコンとリンガラスとが直接接する
構造となるため前述したようにリンガラス中のリンなど
が多結晶シリコン中に拡散するため、ストレージノード
コンタクトを形成する際の酸化工程で多結晶シリコンが
確実に酸化できるという点があげられる。また、酸化シ
リコン膜を除去する必要のない場合はそのままリンガラ
ス等の層間絶縁膜を形成すればよい。この場合の効果と
しては、逆にリンガラスと多結晶シリコンとが接してい
ないため、逆に多結晶シリコンは常にノンドープの状態
であるため、コンタクトを形成する際層間絶縁膜をエッ
チングするＲＩＥ工程において選択比が常に変わらず、
十分にとれることになる。（一般に、ドーブされるとエ
ッチングレートが速くなり、選択比が減少してしまう。

）また、前記実施例においては、コンタクト形成領域を薄
い酸化シリコン膜で被覆した状態で耐酸化性絶縁膜を形
成するようにしたが、これは、応力緩和が主な目的であ
り、必要に応じて他の絶縁村料に置き換えたり、省略す
ることも可能である。

さらにまた、以上では、キャパシタをビット線の下に形
成する型の積層型メモリセルについて説明したが、キャ
パシタをビット線の上に形成する型の積層型メモリセル
についても適用可能である。

実施同２第１８（ａ）乃至第１８図（ｃ）は、本発明第２の実施
例の積層形メモリセル構造のＤＲＡＭのビット線方向に
隣接する２ビット分を示す平面図、そのＡ−Ａ’断面図
およびＢ−８’断面図である。

この例では、キャパシタをビット線の上に形成するよう
にしている。

このＤＲＡＭは、ＭＯＳＦＥＴのゲート電極６の上およ
び側壁は厚い絶縁膜８で覆われており、ビット線コンタ
クトおよびストレージノードコンタクトはゲート電極に
極めて近接あるいはオーバラップした状態で形成されて
いることを特徴とするもので、他部についてはキャパシ
タをビット線の上に形成する従来例の積層形メモリセル
構造のＤＲＡＭと同様である。

第１９図乃至第２１図はこのＤＲＡＭの製造工程を示す
図であり、各図において（ａ）乃至（Ｃ）はそれぞれビ
ット線方向に隣接する２ビット分を示す下面図、そのＡ
−Ａ’断面図、Ｂ−Ｂ’断面図である。

まず、前記第１の実施例において第２図（ａ）乃至（Ｃ
）に示したのと同様に、ｐ型のシリコン基板１の表面に
、素子分離絶縁膜２およびパンチスルーストッパ用のｐ
−型拡散層３を形成した後、ゲート絶縁１ｌ１５、ゲー
ト電極６およびゲート上の絶縁膜７を同時にバターニン
グする。

そして、このゲート電極６をマスクとして、イオン注入
を行い、ソース・ドレイン領域４ａ．４ｂを形成し、ス
イッチングトランジスタとしてのＭＯＳＦＥＴを形成す
る。

そして、さらにＣＶＤ法により、酸化シリコン層あるい
は窒化シリコン層からなる絶縁膜を全面に堆積し、反応
性イオンエッチング法により、全而をエッチングし、ゲ
ート電極６の側面に自己整合的に側壁絶縁膜８を残置せ
しめる。この後、軽い酸化を行い、コンタクト領域は薄
い絶縁騰って覆われるようにする（第１９図（ａ）乃至
第１９図（Ｃ〉）。

この後、前記第１の実施例で第３図に示したのと同社に
、この上層に、第１の窒化シリコン膜１０．多結晶シリ
コン膜１１そして第２の窒化シリコン膜１２、リンガラ
ス等の絶縁膜からなる層間絶縁ＩＩＩ１３を形成する。

前記第１の実施例では、ビット線コンタクト側に第２の
窒化シリコン膜１２を形成したが、本実施例では先にビ
ット線コンタクト２０を形成した後に、ストレージノー
ドコンタクト１４を形成するため、後に形成する側に第
２の窒化シリコン膜１２を形成する（第２０図（ａ）乃
至第２０図（Ｃ））。ここでは、多結晶シリコン膜を形
成した後、軽く酸化を行い、多結晶シリコン膜１１上に
薄い酸化シリコン膜１００を形成したのち、第２の窒化
シリコン膜１２を形成している。

前述したように、この場合、第２の窒化シリコンＩｌｌ
１２のバターニングは、下地の酸化シリコン膜をストッ
パとして等方性ドライエッチングによって行うことがで
きる。そしてこの第２の窒化シリコン膜１２のバターニ
ング後、酸化シリコン膜１００はそのまま残しても良い
が、この実施例では、さらにＮＨＪＦ液等のエッチング
を行い、露出した領域の酸化シリコン膜１００を除去す
るようにしている。

この後、第ｌの実施例においてストレージノードコンタ
クト１４を形成したのと同様の方法でビット線コンタク
トを形成し、ビット線２１を形成し、層間絶縁膜１３を
形成する。

続いて、この層間絶縁膜１３をバターニングし、ストレ
ージノードコンタクト１４を形成し、さらにキャパシタ
を形成することによって、第１８図（ａ）乃至第１８図
（ｃ）に示したＤＲＡＭが完或する。

実施例３また、以上の実施例においては積層型メモリセル構造を
有するＤＲＡＭについて説明したが、この方法は、積層
型メモリセル｛ト１造を有するＤＲＡＭに限定されるこ
となく、複数のコンタクトを形成する工程を含むデバイ
スの形成に際しても有効な方法である。

この実施例では、ソース領域へのコンタクトＡ１ドレイ
ン領域へのコンタクトＢ１ゲート領域へのコンタクトＣ
という３種類のコンタクトを形成している。但しコンタ
クトＣについては、多結晶シリコン層で一旦エッチング
をストップさせる本発明のコンタクト形成方法を用いて
はいない。

この場合、コンタクトＡ１コンタクトＢ１コンタクトＣ
の形成順序により第２の窒化シリコン膜のパターンが変
化する。

まず、最初にソース領域へのコンタクトＡを形成する場
合について説１リ１する（第２２図（ａ）乃至第２２図
（Ｃ））。

この場合、後に多結晶シリコンをストツパとして形成す
るコンタクトＢ形成領域に第２の窒化シリコンＩｔ！１
１２を形成しておく。

そして、まず前記第１の実施例のストレージノードコン
タクト形成と同様にして形成し、配線ａを形成する。

次に、コンタクトＢを形成し、配線ｂを形成し、さらに
、コンタクトＣを形成し、配線Ｃを形成する。このコン
タクトＢ１コンタクトＣの形成順序は逆でも良い。

但し、第２の窒化シリコン膜１２の形成されたコンタク
トＢは前記第１の実施例でビット線コンタクトを形成し
たのと同Ｉ，ｌに、多結晶シリコン膜１１をエッチング
ストツパとして層間絶縁膜をバターニングし、後にこれ
を酸化して酸化シリコン膜１５としておく。また、コン
タクトＣについては、通常のコンタクト形成と同様に直
接ゲート電極へのコンタクトを形成する。

次に、最初にゲート領域へのコンタクトＣを形成する場
合について説明する（第２３図（ａ）乃至第２３図（Ｃ
））。

この場合、コンタクトＣを形成する前にコンタクトＣの
下の多結晶シリコンは酸化工程を経て酸化させてからコ
ンタクト形成を行うようにしておく。

そしてこの後で形成するコンタクトＡ，Ｂ形成領域には
第２の窒化シリコン膜１２を形成しておくようにし、多
結晶シリコン膜の消失を防ぐようにすれば、前記第１の
実施例におけるビ・ソト線コンタクトの形成と同随にし
てコンタクトＡ，Ｂを形成することができる。ここでは
、コンタクトＡ，Ｂを同侍に形成するようにした。

さらにまた第２４図では、コンタクトＡ，Ｃを同じ配線
のコンタクトとして形成した後、コンタクトＢを形成し
て例を示している。

この場合、後で形成するコンタクトＢ側に第２の窒化シ
リコン膜を形成しておけば良いが、コンタクトＡ，Ｃに
ついては、まず、第１の実施例のストレージノードコン
タクトの形成と同様にコンタクトＡを開孔し、その後、
再度リソグラフイ技術とエッチング技術により、コンタ
クトＣを通常のコンタクトと同様に形成する。

このように２つのコンタクトを別々のマスクにより２同
に分けて形成してから配線を形成するようにする。

以上のように、通常のコンタクトＣが含まれていても、
コンタクトの形成を別々に行うようにすればよい。

なお、コンタクトＣ部の多結晶シリコンは、多粘品シリ
コンを堆積した直後にパターニングして除去しておくよ
うにしても良い。

さらに、第２５図に示すように、第２の窒化シリコン膜
１２を、コンタクトＡ，Ｂで共通に用いるようにしても
良い。この場合多結品シリコン膜がコンタクトＡ，Ｂの
間で残ってしまうことになるが、コンタクトＡ，Ｂの側
壁部では酸化膜となっているため、多結晶シリコン膜１
２を介してのショートの心配はない。

このように第２の窒化シリコン１１Ｉ１２は１つのコン
タクトに１パターンとすることは必ずしも必要ではない
。

〔発明の効果〕

以上説明してきたように、本発明の半導体装置の製造方
法によれば、ＭＯＳＦＥＴのゲート電極のまわりを厚い
絶縁膜で覆うと共に下層のコンタクト形成領域およびま
たは上層のコンタクト形成領域は薄い絶縁膜で覆うよう
にした後、少なくともゲート電極の上層を第１の耐酸化
性絶縁膜で被覆するようにした状態で、多結晶シリコン
膜を形成し、さらに該多結晶シリコン膜の少なくとも一
部を第２の耐酸化性絶縁膜で被覆した状態で、層間絶縁
膜を形成し、該多結晶シリコン膜を工・ソチングストツ
パとして下層のコンタクト孔を形成し、コンタクト内の
多結晶シリコン膜を除去した後酸化工程を経て第２の耐
酸化性絶縁膜で被覆されない領域の多結晶シリコン膜を
酸化するようにしているが、この酸化に際し、上層に第
２の耐酸化性絶縁膜が形成されているために、酸化され
ずに残った多結晶シリコン膜は、次の上層のコンタクト
形成工程でもストツパとして作用すると共に後に酸化【
，て酸化膜として作用せしめることができるため、後続
工程のコンタクト形成に際しても有効であり、半導体装
置の小形化をはかると共に信頼性の向上をはかることが
可能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（Ｃ）は本発明実施例の積層形
メモリセル構造のＤＲＡＭを示す図、第２図乃至第９図
は同積層形メモリセル構造のＤＲＡＭの製造工程図、第
１０図乃至第１５図はそれぞれ本発明の他の実施例のＤ
ＲＡＭの製造工程図の一部を示す図、第１６　１’ｊ至
第２１図は本発明の第２の実施例を示す図、第２２図乃
至第２５図は本発明の第３の実施例を示す図、第２６図
乃至第２８図は従来例の積層形メモリセル構造のＤＲＡ
Ｍを示す図である。１・・・１）型のシリコン基仮、２・・・素子分離絶縁
膜、３・・・チャネルストッパ、４ａ，４ｂ・・・ソー
ス・ドレイン領域、５・・・ゲート絶縁膜、６・・・ゲ
ート電極、７・・・絶縁膜、８・・・側壁絶縁膜、９・
・・酸化シリコン膜、１０・・・窒化シリコン膜、１１
・・・多結晶シリコン膜、１２・・・窒化シリコン膜、
１３・・・層間絶縁膜、１４・・・ストレージノードコ
ンタクト、ｌ５・・・絶縁膜、１６・・・ストレージノ
ード電極、１７・・・キャパシタ絶縁膜、１８・・・プ
レート電極、１０１・・・ｐ型のシリコン基板、１０２
・・・素子分離絶縁膜、１０３　−　１　０　４　ａ　
，　　１　０　４　ｂ−ｎ一形拡散層、１０５・・・ゲ
ート絶縁膜、１０６・・・ゲー１・電極、１０７・・絶
縁膜、１０８・・・ストレージノードコンタクト、１１
０・・・第１のキャパシタ電極、１１１・・・キャパシ
タ絶縁膜、１１２・・・第２のキャパシタ電極。第８図（ｃ）女１ヌ」 −７８６− 第１９図（ｂ）「Ｂ第２２図（ｂ）第２２図（Ｃ）第２３図（ａ）第２３図（ｂ）第２３図（Ｃ）第２４図（ａ）第２４図（ｂ）第２４図（Ｃ）第２５図（ａ）第２５図（ｂ）第２５図（ｃ）第２７図（ｂ）第２７図（ｃ）第２８図（ａ）第２８図（ｂ）

Claims

【特許請求の範囲】

（１）ＭＯＳＦＥＴと、キャパシタとによってセルを形
成すると共に、前記ＭＯＳＦＥＴの形成された基板表面を覆う絶縁膜に開口されたストレージノードコンタクトを
介してこのＭＯＳＦＥＴのソースまたはドレイン領域に
キャパシタのストレージノード電極が接続するようにこ
の絶縁膜上にキャパシタを積層した積層型キャパシタ構
造の半導体記憶装置を含む半導体装置において、半導体基板内にＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形成工程と、ゲート電極の上部及び側壁を絶縁膜で被覆する絶縁膜形成工程と、ストレージノードコンタクト領域、ビット線コンタクト領域あるいは両領域に、ゲート電極の少な
くとも一部を覆うように第１の耐酸化性絶縁膜を形成す
る第１の耐酸化性絶縁膜形成工程と、この上層に多結晶
シリコン膜を形成する多結晶シリコン膜形成工程と、さらにこの上層の少なくとも一部に第２の耐酸化性絶縁膜を形成する第２の耐酸化性絶縁膜形成工
程と、この上層に第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、この第１の層間絶縁膜の一部を除去し多結晶シリコン膜を露呈せしめる第１の層間絶縁膜エッチン
グ工程と、さらにこの多結晶シリコン膜をエッチングし第１の耐酸化性絶縁膜を露呈せしめる多結晶シリコン
膜エッチング工程と、該多結晶シリコン膜を酸化せしめ、前記第２の耐酸化性膜から露呈する領域の多結晶シリコン膜を
酸化シリコン膜と化する酸化工程と、第１の耐酸化性絶
縁膜を除去しストレージノードコンタクトまたはビット線コンタクトを形成する
第１のコンタクト形成工程と、該第１のコンタクトに接続するように所望の配線又は素子を形成後、第２の層間絶縁膜を形成する
第２の層間絶縁膜形成工程と、この第２の層間絶縁膜への第２のコンタクト形成に際して、前記第２の耐酸化性膜に被覆されて酸
化されずに残留している多結晶シリコン膜を、エッチン
グストッパとして用いる第２のコンタクト形成工程とを
含むことを特徴とする半導体装置の製造方法。
（２）前記第１の耐酸化性絶縁膜形成後、前記多結晶シ
リコン膜の形成に先立ち、第１のコンタクト形成領域の
前記第１の耐酸化性絶縁膜を除去する工程を含むことを
特徴とする請求項（１）に記載の半導体装置の製造方法
。
（３）前記第１のコンタクト形成工程がビット線コンタ
クト形成工程であり、前記第２のコンタクト形成工程がストレージノードコンタクト形成工程であることを特徴とする請
求項（１）記載の半導体装置の製造方法。
（４）半導体基板内に所望の素子領域を形成する素子形
成工程と、第１の電極を形成する第１の電極形成工程と、前記第１の電極の上部及び側壁を絶縁膜で被覆する絶縁膜形成工程と、コンタクト形成領域に、前記第１の電極の少なくとも一部を覆うように第１の耐酸化性絶縁膜を形
成する第１の耐酸化性絶縁膜形成工程と、この上層に多
結晶シリコン膜を形成する多結晶シリコン膜形成工程と、さらにこの上層の少なくとも一部に第２の耐酸化性絶縁膜を形成する第２の耐酸化性絶縁膜形成工
程と、この上層に第１の層間絶縁膜を形成する第１の層間絶縁膜形成工程と、この第１の層間絶縁膜の一部を除去し多結晶シリコン膜を露呈せしめる第１の層間絶縁膜エッチン
グ工程と、さらにこの多結晶シリコン膜をエッチングし第１の耐酸化性絶縁膜を露呈せしめる多結晶シリコン
膜エッチング工程と、該多結晶シリコン膜を酸化せしめ、前記第２の耐酸化性膜から露呈する領域の多結晶シリコン膜を
酸化シリコン膜と化する酸化工程と、第１の耐酸化性絶
縁膜を除去し、第１のコンタクトを形成する第１のコンタクト形成工程と、該第
１のコンタクトに接続するように所望の配線又は素子を形成後、第２の層間絶縁膜を形成する
第２の層間絶縁膜形成工程と、この第２の層間絶縁膜への第２のコンタクト形成に際して、前記第２の耐酸化性膜に被覆されて酸
化されずに残留している多結晶シリコン膜を、エッチン
グストッパとして用いる第２のコンタクト形成工程とを
含むことを特徴とする半導体装置の製造方法。
（５）さらに前記第１または第２ののコンタクト形成工
程の前または後に、多結晶シリコン膜を介することなく
形成された絶縁膜にコンタクトを形成する第３のコンタ
クト形成工程を含むことを特徴とする請求項（４）記載
の半導体装置の製造方法。