DE4007582A1

DE4007582A1 - Verfahren zum herstellen eines halbleiterbauelements

Info

Publication number: DE4007582A1
Application number: DE4007582A
Authority: DE
Inventors: Takashi Yamada; Fumio Horiguchi; Satoshi Inoue; Akihiro Nitayama; Kazumasa Sunouchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-09
Filing date: 1990-03-09
Publication date: 1990-09-13
Anticipated expiration: 2010-03-10
Also published as: DE4007582C2; US5043298A; JP2904533B2; JPH0316171A

Description

Die Erfindung betrifft ein Verfahren zum Herstellen von Halbleiterbauelementen, insbesondere ein Verfahren zum Aus bilden eines Kontakts in einem MOSFET, einem DRAM, usw.

In der jüngsten Zeit wurde die Erhöhung der Integrations dichte und der Kapazität sogenannter MOS-DRAMs beschleunigt durch die Entwicklung der Halbleiter-Herstellungsmethoden, insbesondere durch die Entwicklung der Feinstrukturmetho den.

Durch diese Zunahme der Integrationsdichte nimmt die Fläche der Information (elektrische Ladungen) speichernden Konden satoren ab, mit der Folge, daß als "soft errors" bezeich nete Fehler auftreten, die darin bestehen, daß der Inhalt eines Speichers fehlerhaft gelesen wird oder aber durch beispielsweise α-Strahlen zerstört wird.

Zur Erhöhung der Integrationsdichte von DRAMs wurden zahl reiche Verfahren vorgeschlagen, darunter das Ausbilden von Speicherknoten auf einem Siliciumsubstrat und das Ver größern der von den Kondensatoren belegten Fläche, das Ver größern der Kondensatorkapazität und mithin der Menge im Kondensator gespeicherter Ladungen.

Hierzu wurde eine Speicherzellenstruktur vorgeschlagen, die als geschichtete Speicherzelle bezeichnet wird. Bei einer solchen Speicherzelle ist in einem Speicherzellen-Flächen bereich ein MOS-Kondensator schichtförmig ausgebildet, wo bei eine Kondensatorelektrode und eine Elektrode eines auf dem Halbleitersubstrat ausgebildeten Schalttransistors mit einander in leitende Verbindung gebracht werden, um so die statische Kapazität des MOS-Kondensators wesentlich zu er höhen.

Wie aus den Fig. 26(a) bis 26(c) ersichtlich ist, umfaßt die geschichtete Speicherzelle einen Schalt-MOSFET, gebil det aus Source- und Drainzonen 104 a und 104 b einer n-lei tenden Diffusionsschicht, sowie einer Gateelektrode 106, die über eine Gateisolierschicht 105 zwischen den Source- und Drainzonen 104 a und 104 b in einem von zwei Bereichen vorgesehen ist, in die ein p-leitendes Siliciumsubstrat 101 durch eine Bauelement-Trennisolierschicht 102 unterteilt ist. Es ist ein Kondensator vorgesehen, der eine erste Kon densatorelektrode 110 und eine zweite Kondensatorelektrode 112 sowie dazwischen eine Isolierschicht 111 umfaßt, wobei die erste Kondensatorelektrode 110 derart gebildet ist, daß sie die Sourcezone 104 a des MOSFET kontaktiert und über die Isolierschicht 102 oberhalb der Gateelektroden (oder Wort leitungen) des MOSFET und eines MOSFETs einer benachbarten Speicherzelle liegt.

Die geschichtete Speicherzelle wird wie folgt aufgebaut: In der Zelle wird der MOSFET als Schalttransistor ausgebildet, indem die Source- und Drainzonen 104 a und 104 b aus einer n- leitenden Diffusionsschicht gebildet werden und die Gate elektrode 106 über der Gateisolierschicht 105 zwischen Source- und Drainzonen 104 a und 104 b in dem p-leitenden Siliciumsubstrat 101 gebildet wird.

Als Isolierschicht 107 wird auf der gesamten Substratober fläche ein Siliciumoxidfilm gebildet, und es wird ein Spei cherknotenkontakt 108 gebildet, der die Drainzone 104 b kon taktiert, um ein Muster der ersten Kondensatorelektrode 110 der stark dotierten polykristallinen Siliciumschicht zu bilden.

Dann wird eine Kondensator-Isolierschicht 111, beispiels weise aus Siliciumoxid, sowie eine polykristalline Sili ciumschicht nacheinander auf der ersten Kondensator elektrode 110 aufgebracht.

Danach werden Ionen, z.B. Phosphorionen, in die polykri stalline Siliciumschicht implantiert, die dann 120 Minuten lang einer Warmbehandlung bei einer Temperatur von etwa 900°C unterzogen wird, um eine stark dotierte polykristal line Siliciumschicht mit der gewünschten Leitfähigkeit zu erhalten.

Die polykristalline Siliciumschicht wird mit einem Muster versehen, um einen Kondensator auszubilden, der die erste und die zweite Kondensatorelektrode 110 bzw. 112 mit der dazwischenliegenden Isolierschicht 111 umfaßt.

Schließlich wird eine Zwischenisolierschicht 107′ gebildet, es wird ein Bitleitungskontakt 113 gebildet, und es wird beispielsweise aus Molybdänpolycid eine Bitleitung gebil det. Eine Zwischenisolierschicht 107′′ wird dann auf der Schicht 107′ gebildet, um eine Speicherzelle mit einem MOSFET und einem Kondensator zu erhalten.

Bei dieser Struktur erstreckt sich die Speicherknotenelek trode über die Bauelement-Trennzone, und man kann eine Stufe in der Speicherknotenelektrode ausnutzen, damit die Kapazität des Kondensators auf ein Vielfaches der Kapazität einer planaren Struktur ansteigt.

Um eine geschichtete Speicherzelle mit einer vergrößerten Kondensatormuster-Fläche zu erhalten, wird ein Verfahren vorgeschlagen, bei dem ein Schalttransistor, eine Bitlei tung und ein Kondensator in dieser Reihenfolge erzeugt wer den, wie es in den Fig. 27(a) bis 27(c) skizziert ist.

Die den Schichtaufbau aufweisende Speicherzelle wird wie folgt gebildet:.

Wie bei der Speicherzelle in Fig. 26 wird der MOSFET als Schalttransistor gebildet, indem die Source- und Drainzonen 204 a und 204 b aus einer n-leitenden Diffusionsschicht er zeugt werden und die Gateelektrode 206 über der Gateiso lierschicht 205 zwischen Source- und Drainzone 204 a, 204 b in dem p-leitenden Siliciumsubstrat 201 erzeugt wird.

Als Isolierschicht 207 auf der gesamten Substratoberfläche wird eine Siliciumoxidschicht gebildet, und es werden ein Bitleitungskontakt 213, der die Sourcezone 204 a kontak tiert, und es wird ein Muster einer Bitleitung 214 gebil det, z.B. aus Molybdänpolycid.

Dann wird eine Zwischenisolierschicht 207′ gebildet, und es wird ein Speicherknotenkontakt 208 gebildet, um die Drain zone 204 b zu kontaktieren und dadurch ein Muster der ersten Kondensatorelektrode 210 aus einer stark dotierten polykri stallinen Siliciumschicht zu bilden.

Dann werden auf der ersten Kondensatorelektrode 210 nach einander eine Kondensatorisolierschicht 211, z.B. aus Sili ciumoxid, und eine polykristalline Siliciumschicht gebil det.

Anschließend werden Ionen, beispielsweise Phosphorionen, in die polykristalline Siliciumschicht hineinimplantiert, die dann 120 Minuten lang einer Warmbehandlung bei etwa 900°C unterzogen wird, um dadurch eine stark dotierte polykri stalline Siliciumschicht zu erhalten, die die gewünschte Leitfähigkeit aufweist.

Die polykristalline Siliciumschicht (im folgenden: Polysi liciumschicht) wird mit einem Muster versehen, um einen Kondensator zu erhalten, der die erste und die zweite Kon densatorelektrode 210 bzw. 212 und die dazwischenliegende Isolierschicht 211 enthält. Die zweite Kondensatorelektrode 210 wird auf der gesamten Oberfläche des Substrats gebil det.

Schließlich wird eine Zwischenisolierschicht 207′′ auf der Schicht 207′ erzeugt, um die Speicherzelle mit dem MOSFET und dem Kondensator zu erhalten.

Da die spezielle Ausgestaltung der Speicherknotenelektrode sich in Ausbreitungsrichtung des Bitleitungskontakts er streckt, erhöht sich die Kondensatorkapazität im Vergleich zu den in Fig. 26 dargestellten Speicherzellen.

Allerdings ist auch bei dem DRAM mit einer derart geschich tet aufgebauten Speicherzellenstruktur der Abstand zwischen dem Speicherknotenkontakt und der Gateelektrode (in Fig. 26(a) und 27(a) mit 11 bezeichnet) sowie der Abstand zwi schen dem Bitleitungskontakt und der Gateelektrode (in Fig. 26(a) und Fig. 27(a) mit 12 bezeichnet) zwangsläufig klei ner, wenn feinstrukturierte Bauelemente infolge einer er höhten Integrationsdichte hergestellt werden. Daher kommt es mit höherer Wahrscheinlichkeit zu einem Kurzschluß zwi schen dem Speicherknoten und der Gateelektrode sowie zwi schen der Bitleitung und der Gateelektrode, so daß die Zu verlässigkeit des Bauelements leidet.

Das Problem eines verringerten Abstands zwischen dem Kontakt und der Gateelektrode stellt sich bei dem Muster der Speicherzellen ebenso wie bei irgendwelchen anderen Mustern von Peripherieschaltungen.

Fig. 28 zeigt als Beispiel einen Transistor in einer peri pheren Schaltung. Mit dem Verfeinern des Aufbaus einer sol chen peripheren Schaltung verringern sich die Abstände 13, 14 zwischen der Gateelektrode und dem benachbarten Kontakt, so daß das Problem möglicher Kurzschlüsse entsteht.

Es ist daher Aufgabe der vorliegenden Erfindung, eine in hohem Maße zuverlässige, miniaturisierte Speicherzellen struktur anzugeben, bzw. ein Verfahren zu dessen Herstel lung anzugeben, durch das die Entstehung von Kurzschlüssen zwischen dem Speicherknoten und der Gateelektrode, zwischen der Bitleitung und der Gateelektrode oder zwischen einer Leitung für jeden der Kontakte in peripheren Schaltungen und der Gateelektrode ungeachtet der Verringerung des von der Speicherzelle belegten Flächenbereichs verhindert wird.

Die Lösung dieser Aufgabe ist im Anspruch 1 angegeben. Vor teilhafte Weiterbildungen ergeben sich aus den Unteransprü chen.

Erfindungsgemäß ist die Gateelektrode mit einer dicken Iso lierschicht bedeckt. Eine Polysiliciumschicht wird in einem Zustand gebildet, in welchem mindestens die Gateelektrode in dem Kontaktbildungsbereich bedeckt ist mit einer ersten oxidationsbeständigen Isolierschicht. Dann wird eine Zwi schenisolierschicht in einem Zustand gebildet, in welche mindestens ein Teil der Polysiliciumschicht mit einer zwei ten oxidationsbeständigen Isolierschicht bedeckt ist. Es wird ein Kontaktloch gebildet, indem die Polysilicium schicht als Ätzsperre verwendet wird, und dann wird die Po lysiliciumschicht oxidiert. Weiterhin wird die Zwischeniso lierschicht auf der Oberseite der zweiten oxidationsbestän digen Isolierschicht mit einem Muster versehen, wobei die unterhalb der zweiten oxidationsbeständigen Isolierschicht liegende Polysiliciumschicht als Ätzsperre dient.

Da die Polysiliciumschicht (d.h. die polykristalline Sili ciumschicht) unter der Zwischenisolierschicht in dem Kon taktbildungsbereich gebildet wird, so daß sie die Gateelek trode des Halbleiterbauelements, das einen Mehrschichtkon takt enthält, abdeckt, wirkt sie als Sperre, wenn der Spei cherknotenkontakt gebildet wird. Dabei verhindert sie einen Kurzschluß mit der Gateelektrode selbst dann, wenn über haupt kein Abstand zwischen der Gateelektrode und dem Kno tenkontakt vorhanden ist.

Das Sperr-Polysilicium wird durch selektives Ätzen der oxi dationsbeständigen Isolierschicht geätzt, und das sich dar aus ergebende halbfertige Produkt wird anschließend oxi diert. Somit wird die Polysiliciumschicht, auf deren Ober seite keine zweite oxidationsbeständige Isolierschicht ge bildet wird, eine oxidierte Schicht, so daß keine Möglich keit eines Kurzschlusses durch die Polysiliciumschicht hin durch besteht.

Da die zweite oxidationsbeständige Isolierschicht auf der Oberseite der Polysiliciumschicht gebildet wird, wirkt das verbleibende, nicht oxidierte Polysilicium als Sperre beim nächsten Kontaktbildungsschritt. Wenn zum Beispiel die zweite oxidationsbeständige Isolierschicht so gebildet wird, daß sie die Gateelektrode in dem Bereich des Bitlei tungskontakts in einer geschichteten Zellenstruktur gemäß Fig. 27 abdeckt, so läßt sich der darunter liegende Spei cherknotenkontakt unter Verwendung des Polysiliciums als Sperre bilden, und der Bitleitungskontakt kann anschließend in ganz ähnlicher Weise ausgebildet werden, indem das Poly silicium als Sperre verwendet wird. Selbst wenn also kein Abstand zwischen dem Bitleitungskontakt und dem Gate vor handen ist, besteht keine Gefahr eines Kurzschlusses.

Aus den obigen Erläuterungen geht hervor, daß, wenn die Polysiliciumschicht bei Bedarf mit einer oxidationsbestän digen Isolierschicht abgedeckt wird, sie als Sperre oder Stopper verwendet werden kann, wenn der Bitleitungskontakt gebildet wird, und sie ebenfalls als Sperre dienen kann, wenn anschließend ein Kontakt in einer peripheren Schaltung gebildet wird. Dadurch erhält man auf sehr einfache Weise ein Halbleiterbauelement hoher Zuverlässigkeit.

Wenn die erste oxidationsbeständige Isolierschicht in dem Kontaktbildungsbereich vor der Bildung der Polysilicium schicht nach der Bildung der ersten oxidationsbeständigen Schicht entfernt wird, kann die Polysiliciumschicht bei der Kontaktherstellung durch Ionenimplantation dotiert werden. Wenn andererseits die Polysiliciumschicht aus den Source- und Drainzonen rediffundiert wird, so braucht sie bei der Erzeugung des Kontakts nicht entfernt zu werden und kann dazu dienen, eine Stufe der Oberfläche zu verkleinern.

Im folgenden werden Ausführungsbeispiele der Erfindung an hand der Zeichnung näher erläutert. Es zeigen:

Fig. 1(a) bis 1(c) ein DRAM mit einer geschichteten Speicherzellenstruktur als Ausführungsbeispiel der Erfindung;

Fig. 2 bis 9 Skizzen, die einzelne Verfahrensschritte beim Aufbau des DRAMs mit der Speicherzellenstruk tur veranschaulichen;

Fig. 10 bis 15 jeweils einen Abschnitt eines Prozesses beim Herstellen eines DRAMs nach einem anderen Ausfüh rungsbeispiel der Erfindung;

Fig. 16 bis 21 eine zweite Ausführungsform der Erfindung;

Fig. 22 bis 25 eine dritte Ausführungsform der Erfindung; und

Fig. 26 bis 28 ein herkömmliches DRAM mit einer geschichte ten Speicherzellenstruktur.

Beispiel 1

Fig. 1(a) bis (c) zeigen zwei benachbarte Bitzellen eines DRAMs einer geschichteten Speicherzellenstruktur als Aus führungsbeispiel der Erfindung, die in Bitleitungs-Richtung angeordnet sind, und zwar in Draufsicht (Fig. 1(a)), als Schnitt entlang der Linie A-A′ (Fig. 1(b)) und als Schnitt ansicht entlang der Linie B-B′ (Fig. 1(c)). Der Kondensator ist unterhalb der Bitleitung gebildet.

Das DRAM ist dadurch gekennzeichnet, daß die Gateelektrode 6 des MOSFETs oben und an der Seite durch eine dicke Iso lierschicht 8 bedeckt ist, und daß der Bitleitungskontakt und der Speicherknotenkontakt sehr nahe bei der Gateelek trode, oder diese überlappend, gebildet sind. Die anderen strukturellen Bestandteile sind ähnlich wie bei dem her kömmlichen DRAM mit schichtförmiger Zellenstruktur, in der ein Kondensator unterhalb der Bitleitung gebildet ist.

Ein p-leitendes Siliciumsubstrat mit einem spezifischen Wi derstand von etwa 5 Ohm×cm wird durch eine Bauelement- Trennschicht 2 in zwei aktive Zonen unterteilt, und in je der der Zonen wird ein MOSFET gebildet, welches n-leitende Diffusionsschichten 4 a und 4 b, welche die Source- und Drainzonen bilden, und eine Gateelektrode 6 enthält, die über einer Gateisolierschicht 5 zwischen Source- und Drain zonen liegt. Es wird ein Kondensator gebildet, und der Kon densator enthält: eine Speicherknotenelektrode 16, die so gebildet wird, daß sie in Kontakt ist mit der n-leitenden Diffusionsschicht 4 a, und zwar über einen Kontakt, der in der auf dem MOSFET gebildeten Zwischenisolierschicht ausge bildet ist; eine obere Belagelektrode 18, und eine Konden sator-Isolierschicht 17 zwischen den Elektroden 16 und 18. Über einen in der Zwischenisolierschicht 19 gebildeten Bit leitungskontakt 20 wird eine Bitleitung 21 gebildet.

Die Gateelektrode 6 ist derart ausgebildet, daß sie sich durchgehend in eine Richtung des Speicherfeldes erstreckt, so daß sie eine Wortleitung bildet.

Im folgenden wird ein Verfahren zum Herstellen des DRAMs unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 2 bis 9 veranschaulichen die Herstellungsschritte des DRAMs. Die Bezugszeichen (a)-(c) in den Figuren bedeuten jeweils eine Draufsicht, eine Schnittansicht entlang der Linie A-A′ bzw. eine Schnittansicht entlang der Linie B-B′, von zwei benachbarten Bit-DRAM-Strukturen, die in Längser streckung der Bitleitung angeordnet sind. Auf einer Fläche eines p-leitenden Siliciumsubstrats 1 mit einem spezifi schen Widerstand von etwa 5 Ohm×cm wird unter Verwendung des üblichen LOCOS-Verfahrens gemäß Fig. 2(a)-(c) eine zum Trennen benachbarter Bauelemente dienende Isolierschicht 2 sowie eine p-leitende Diffusionsschicht 3 als Sperre für einen Durchgriff gebildet. Durch thermische Oxi dation wird eine Gateisolierschicht 5 aus einer Silicium oxidschicht mit einer Dicke von etwa 10 nm gebildet. Auf der gesamten Oberfläche des sich so ergebenden halbfertigen Produkts wird eine Polysiliciumschicht (polykristalline Siliciumschicht), eine Metallschicht oder eine Polycid schicht als Gateelektrodenmaterial gebildet. Auf dem Gate elektrodenmaterial wird eine etwa 100-300 nm dicke Iso lierschicht gebildet, z.B. aus Siliciumoxid. Dies geschieht mit Hilfe des CVD-Verfahrens. Die Gateelektrode 6 und die Isolierschicht 7 auf dem Gate werden gleichzeitig unter Einsatz von Photolithographie und anisotropem Ätzen mit Mu stern versehen.

Als Isolierschicht 7 auf dem Gate kann eine Siliciumnitrid schicht oder eine Verbundschicht aus einer Siliciumnitrid schicht und einer Siliciumoxidschicht verwendet werden. Im Vergleich zu der Siliciumoxidschicht weist die Siliciumni tridschicht eine höhere Ätzbeständigkeit bei einem Ätzvor gang mit einer verdünnten Fluorwasserstofflösung auf, der bei der Ausbildung des Kontakts und der Verdrahtungsschicht durchzuführen ist. Deshalb verhindert die Siliciumnitrid schicht in wirksamerer Weise das Auftreten von Kurzschlüs sen zwischen der Gateelektrode und der Verdrahtungsschicht oberhalb des Kontakts.

Unter Verwendung der Gateelektrode 6 als Maske werden Arsen- oder Phosphorionen implantiert, um Source- und Drainzonen 4 a, 4 b aus einer n-leitenden Diffusionsschicht zu erzeugen und dadurch den MOSFET als Schalttransistor zu erhalten. Die Tiefe der Diffusionsschicht sollte beispiels weise 150 nm betragen. Anschließend wird zur Erhöhung der Isolator-Durchbruchspannung an der Gateisolierschicht eine thermische Oxidation bei Bedarf vorgenommen. Auf der ge samten Oberfläche des so erhaltenen halbfertigen Produkts wird eine Isolierschicht in Form einer Siliciumoxidschicht oder einer Siliciumnitridschicht mit einer Dicke von etwa 100 nm oder weniger aufgebracht. Die gesamte Fläche des sich ergebenden MOSFET wird dann mittels reaktiven Ionen ätzens (RIE) geätzt, um eine Seitenwand-Isolierschicht 8 stehenzulassen und damit eine Selbstausrichtung bezüglich der Seiten der Gateelektrode 6 zu erhalten. Anschließend erfolgt eine leichte Oxidation derart, daß die Kontaktzone mit einer dünnen Isolierschicht 9 bedeckt wird. Wie bei der Isolierschicht auf dem Gate ist es auch bei dieser Schicht möglich, durch Verwendung einer Siliciumnitridschicht für die Seitenwand-Isolierschicht 8 die Durchbruchspannung wei ter zu erhöhen.

Dann werden, wie in den Fig. 3(a) bis 3(c) gezeigt ist, eine erste Siliciumnitridschicht 10 mit einer Dicke von etwa 20 nm, eine Polysiliciumschicht 11 mit einer Dicke von etwa 70 nm und eine zweite Siliciumnitridschicht 12 mit einer Dicke von etwa 10 nm mit Hilfe des CVD-Verfahrens auf den Film 9 aufgebracht und mit Mustern versehen. Die jewei ligen Schichten werden je nach Bedarf mit einem Muster aus gestattet. Bei dem speziellen Ausführungsbeispiel hier kann die zweite Siliciumnitridschicht 12 mit einem Selektiv-Ver hältnis von 5 bis 15 bezüglich dem unter der Schicht 12 liegenden Polysilicium mit einem Muster versehen werden, indem mit reaktivem Ionenätzen (RIE) gearbeitet wird, bei dem beispielsweise CHF₃ und O₂ eingesetzt werden. Die Mu sterbildung erfolgt so, daß die Bitleitungskontaktzone und die sie umgebende Polysiliciumschicht abgedeckt werden. Nach einer derartigen Bildung von drei Schichten wird auf der gesamten Drei-Schicht-Struktur eine Zwischenisolier schicht 13 aus beispielsweise Phosphatglas gebildet.

Dann wird gemäß Fig. 4(a)-(c) die Zwischenisolierschicht 13 unter Einsatz von Photolithographie und reaktivem Ionen ätzen mit einem Muster versehen, um einen Speicherknoten kontakt 14 zu bilden. Jetzt werden Ätzbedingungen gewählt, bei denen die Ätzgeschwindigkeit der Polysiliciumschicht im Vergleich zu der Ätzgeschwindigkeit der Schicht 13 weit herabgesetzt ist, damit die Polysiliciumschicht 13 als Ätz sperre dient und damit verhindert, daß zwischen der Gate elektrode 6 und dem Speicherknotenkontakt 14 ein Kurzschluß auftritt. Der Kurzschluß tritt auch dann nicht auf, wenn praktisch kein Abstand zwischen dem Knotenkontakt 14 und der Gateelektrode 6 vorhanden ist. Die Ätzbedingungen wer den hinsichtlich des Ätzverhältnisses auf ein Selektions- Verhältnis von 5-15 eingestellt, wodurch gewährleistet ist, daß die unten liegende Polysiliciumschicht durch das reaktive Ionenätzen mit CHF₃ und O₂ beispielsweise nicht zu schnell abgetragen wird.

Wie in den Fig. 5(a)-(c) gezeigt ist, wird anschließend die Polysiliciumschicht 11 in dem Speicherknoten-Kontaktab schnitt 14 durch chemisches Trockenätzen (CDE-Verfahren) oder durch isotropes Trockenätzen weggeätzt, um die darun ter liegende Siliciumnitridschicht 10 freizulegen. Jetzt beträgt das Selektionsverhältnis 10-20 oder noch mehr für die darunter liegende Siliciumnitridschicht beim isotropen Trockenätzen unter Einsatz von CF₄ und O₂.

Wie in den Fig. 6(a)-(c) gezeigt ist, werden die Bereiche der Polysiliciumschicht 11, die an der Seitenwand des Spei cherknotenkontakts freiliegen und nicht von der zweiten Si liciumnitridschicht 12 bedeckt sind, in einer Dampfatmo sphäre oxidiert, um eine oxidierte Siliciumschicht 15 zu bilden. Die dabei vorherrschenden Bedingungen sollten so sein, daß zum Beispiel 30 Minuten lang bei 900°C eine Warm behandlung erfolgt. Das Phosphatglas ist auf der Polysili ciumschicht gebildet, und das Phosphor in dem Glas wird in das Polysilicium hineindotiert, so daß die Oxidationsge schwindigkeit des Polysiliciums zunimmt, wodurch das Poly silicium in einem Oxidationsschritt bei relativ geringer Temperatur innerhalb kurzer Zeitspanne oxidiert. Da die Siliciumoxidschicht 15 dazwischenliegt, besteht keine Ge fahr eines Kurzschlusses von Leitungen durch die Polysili ciumschicht 11 hindurch. Wenn eine Isolierschicht mit nied rigem Schmelzpunkt, zum Beispiel eine Schicht aus Phosphat glas, als Zwischenisolierschicht eingesetzt wird, so wird diese Zwischenisolierschicht bei dem Oxidationsvorgang an geschmolzen und flacht ab. Beim Oxidationsschritt des poly kristallinen Siliziums ist der Speicherknoten-Kontaktab schnitt mit den Öffnungen von der oxidationsbeständigen Isolierschicht wie der ersten Siliciumnitridschicht abge deckt, damit das darunter liegende Siliciumsubstrat nicht oxidiert wird.

Anschließend werden die erste Siliciumnitridschicht des Speicherknoten-Kontaktabschnitts und die darunter liegende Oxidschicht entfernt, zum Beispiel durch anisotropes Ätzen mit CHF₃ und O₂ als Ätzgas, um die Oberfläche des Silicium substrats freizulegen. Nun ist die Gateelektrode oben und an den Seiten mit einer dicken Isolierschicht abgedeckt, und es besteht keine Gefahr, daß die Gateelektrode erreicht wird. Alternativ kann man die Gateelektrode mit einer Schicht abdecken, die für das Ätzen ein geeignetes selekti ves Ätzbehältnis aufweist.

Nach dieser Bildung des Speicherknotenkontakts wird auf der gesamten Oberfläche des halbfertigen Produkts eine polykri stalline Siliciumschicht aufgebracht. Anschließend erfolgt ein Dotieren, und die Speicherknotenelektrode 16 wird mit tels Photolithographie und reaktivem Ionenätzen mit einem Muster versehen. Dann wird mit CVD auf der mit Muster ver sehenen Elektrodenoberfläche eine Siliciumnitridschicht mit einer Dicke von etwa 10 nm aufgebracht. Anschließend wird das halbfertige Produkt etwa 30 Minuten lang bei 900°C in einer Dampfatmosphäre oxidiert, um eine Kondensator-Iso lierschicht 17 einer Zwei-Schicht-Struktur der Siliciumni tridschicht und der Siliciumoxidschicht zu erhalten. Auf der Oberseite der Isolierschicht 17 wird eine Polysilicium schicht aufgebracht, es erfolgt eine Dotierung, und mit Hilfe von Lithographie und reaktivem Ionenätzen wird die Plattenelektrode 18 mit einem Muster versehen. Anschließend werden nicht benötigte Abschnitte der Kondensator-Isolier schicht unter Verwendung der Plattenelektrode 18 als Maske entfernt. Eine Zwischenisolierschicht 19 aus Siliciumoxid wird auf der Oberfläche des halbfertigen Bauelements gebil det. Auf diese Weise erhält man einen Kondensator, wie er in den Fig. 7(a) bis 7(c) gezeigt ist.

Anschließend wird gemäß Fig. 8(a) bis 8(c) ein Bitleitungs kontakt 20 gebildet. Zunächst werden die Zwischenisolier schichten 19 und 13 sowie die Siliciumnitridschicht 12 un ter Verwendung der Polysiliciumschicht 11 als Ätzsperre einem anisotropen Ätzvorgang unterzogen. Ein Selektionsver hältnis von 5-15 oder mehr ist erzielbar bei Anwendung des reaktiven Ionenätzens (RIE) mit CHF₃ und O₂ als Ätzmit tel, ähnlich wie bei der Bildung des Speicherknotenkon takts.

Anschließend wird gemäß Fig. 9(a) bis 9(c) die Polysili ciumschicht 11 für das Freilegen des Bitleitungskontakts 20 beispielsweise mittels CDE fortgeätzt.

Das halbfertige Produkt wird dann geglättet und einer Warm behandlung unterzogen, um die verbliebene Polysilicium schicht nach Bedarf zu oxidieren, und die Siliciumnitrid schicht 10 sowie die dünne Oxidschicht 9 werden durch anisotropes Ätzen weggeätzt. Anschließend werden eine Ver bundschicht aus einer beispielsweise mit Arsen dotierten Polysiliciumschicht und einer Molybdänsilicid-Schicht auf gebracht und durch Photolithographie und reaktives Ionen ätzen mit einem Muster versehen, um eine Bitleitung 21 zu bilden.

Anschließend wird als Schutzfilm eine Siliciumoxidschicht 22 aufgebracht, um das fertige DRAM zu erhalten, wie es in den Fig. 1(a) bis 1(c) dargestellt ist.

Da bei diesem Verfahren ein polykristallines Silicium als Ätzsperre zu jeder Zeit während der Bildung des Speicher knotenkontakts und des Bitleitungskontakts vorhanden ist, ist es nicht notwendig, eine Grenze vorzusehen, die eine gewisse Fehlausrichtung bezüglich der Gateelektrode gestat tet. Es läßt sich also eine höhere Miniaturisierung und eine verbesserte Zuverlässigkeit der Bauelemente erreichen.

Bei dem oben beschriebenen Ausführungsbeispiel ist die Warmbehandlung als Mittel zum Oxidieren des Polysiliciums nur beispielhaft angegeben, die bei Bedarf eingesetzt wird. Wenn zum Beispiel als erste und zweite oxidationsbeständige Isolierschichten Siliciumnitridschichten verwendet werden, werden deren Oxidationsbeständigkeiten verbessert, indem man die Schichten einer Warmbehandlung unterzieht, zum Bei spiel in einer nitrierenden Atmosphäre, oder die Schichten einer Oxidation unterzieht, nachdem die Isolierschichten aufgebracht sind. Dadurch wird auch die Fähigkeit der er sten Siliziumnitridschichten als Sperre verbessert, wenn es darum geht, die obere Polysiliciumschicht zu ätzen. Diese Warmbehandlung kann zwischen dem Aufbringen der ersten und der zweiten oxidationsbeständigen Isolierschicht und dem Ätzen der Polysiliciumschichten durchgeführt werden.

Alternativ kann eine Zwischenisolierschicht, zum Beispiel eine Phosphatglasschicht, auf der Polysiliciumschicht auf gebracht werden, die unter Verwendung einer N₂-Atmosphäre bei 900°C im Rahmen einer Warmbehandlung geschmolzen und abgeflacht wird, um anschließend die Kontaktbildung durch zuführen. Selbst dann, wenn kein Phosphatglas als Zwischen isolierschicht verwendet wird, läßt sich das Abflachen mit Hilfe eines anderen Glättungsverfahrens erreichen, bei spielsweise durch Zurückätzen.

Während bei dem oben beschriebenen Ausführungsbeispiel die Isolierschicht vorab auf der Gateelektrode aufgebracht und mit einem Muster versehen wird, und die aufgebrachte Iso lierschicht erneut auf der gesamten Oberfläche des sich er gebenden Produkts durch anisotropes Ätzen derart behandelt wird, daß sie an der Seitenwand der Gateelektrode stehen bleibt, um die Gateelektrode und deren Seitenwand selbst ausrichtend abzudecken, so können doch andere Verfahren an gewandt werden, darunter beispielsweise das Oxidieren in einer Dampfatmosphäre, nachdem die Gateelektrode mit einem Muster versehen wurde. Da die Gateelektrode stark dotiert ist, wird in diesem Fall eine Oxidschicht gebildet, die dicker ist als die Oberfläche des Siliciumsubstrats.

Während bei dem obigen Ausführungsbeispiel die Source- und Drainzone lediglich aus einer n-leitenden Diffusionsschicht gebildet sind, lassen sich Ionen mit hoher Dichte nach der Ausbildung der Seitenwand-Isolierschicht 8 implantieren, um eine LDD-Struktur zu erhalten und so das Leistungsvermögen des sich ergebenden Transistors zu verbessern.

Wie in den Fig. 10(a) bis 10(c) gezeigt ist, kann man nach der Ausbildung der Seitenwand-Isolierschicht 8 eine Sili ciumschicht 23 mit einer Dicke von etwa 200 nm durch selek tives epitaxiales Wachstum (SEG) in den Source- und Drain zonen ausbilden, und man kann Ionen mit hoher Dichte im plantieren, anstatt eine direkte Implantation mit Ionen ho her Dichte in die Substratoberfläche hinein vorzunehmen. Wie in den Fig. 11(a) bis 11(c) gezeigt ist, läßt sich ein Kurzkanaleffekt aufgrund der durch die hochdichten Störstellen bewirkten Verlängerung der Diffusionslänge ver meiden, so daß die Zuverlässigkeit verbessert wird.

Bei diesem Aufbau wird eine Stufe in dem Gate verkleinert, und die Bauelementzonen expandieren, wie aus Fig. 11(c) er sichtlich ist. Dies wird zusätzlich zu den obengenannten Vorteilen erreicht.

Wie in den Fig. 12(a) bis 12(c) gezeigt ist, wird die Aus bildungsgenauigkeit der Bitleitung verbessert, wenn eine Siliciumschicht 23 durch epitaxiales Wachstum (SEG-Verfah ren) nach der Ausbildung des Bitleitungskontakts ausgebil det wird, und die Stufe des Bitleitungskontakts wird besei tigt. Damit verringert sich der Kontaktwiderstand bei Ver besserung des Leistungsvermögens.

Die Ausbildung der Siliciumschicht auf dem Bitleitungskon takt läßt sich vor der Erzeugung des Kondensators durchfüh ren. Alternativ kann bei Bedarf eine mehrmals wiederholte Ionenimplantation zur Bildung der Schicht durchgeführt wer den.

Das Einbetten des Kontakts muß nicht notwendigerweise in der Polysiliciumschicht vorgenommen werden, das Einbetten kann auch in anderen Metallen oder Siliciden vorgenommen werden.

Während gemäß Fig. 3(a)-3(c) der Drei-Schicht-Aufbau aus Siliciumnitridschicht 10, Polysiliciumschicht 11 und Sili ciumnitridschicht 12 nach Bedarf mit einem Muster versehen wird, so kann die Polysiliciumschicht 11, die zwischen der Gateelektrode 6 und der Trennzone 2 liegt, vorab mit einem Muster versehen und durch Photolithographie und reaktives Ionenätzen entfernt werden, wie es in den Fig. 13(a)-13(c) durch das Bezugszeichen 200 angedeutet ist.

Dieser Aufbau ist wirksam bei der Bildung und insbesondere bei der Verbesserung der Zuverlässigkeit von feinstruktu rierten Bauelementen. Wenn der Abstand zwischen den Gate elektroden 6 und der Trennzone 2 schmaler wird, würde sonst der Raum bei 6 mit einem Teil der auf die Elektroden auf gebrachten Polysiliciumschicht 11 gefüllt. Wenn die Polysi liciumschicht 11 so, wie sie ist, belassen würde, würde sich die Polysiliciumschicht in diesem Abschnitt verdicken, so daß die Oxidation während des Oxidationsschritts unzu reichend wäre und Polysilicium in diesem Abschnitt unverän dert verbliebe, was möglicherweise Ursache für einen Kurz schluß wäre. Selbst dann, wenn eine Oxidation erfolgt, würde eine sehr starke Belastung auf die Gateelektrode ein wirken, mit der möglichen Folge von Kristallfehlern und Ga teverformungen aufgrund der Volumenausdehnung, die durch das Oxidieren der in dem Leerraum eingebetteten Polysili ciumschicht verursacht wird. Dieses Problem läßt sich ver meiden, indem man den Abschnitt der Polysiliciumschicht 11 in dem Bereich zwischen den Gateelektroden 6 und der Trenn zone 2 entfernt, wie oben ausgeführt ist.

Dies gilt für jegliche Muster, bei denen der Abstand zwi schen den Gateelektroden gering ist.

Bei der Ausbildung des Bitleitungskontakts in Fig. 8(a) bis 8(c) hat der Abstand zwischen dem Bitleitungskontakt und der Belagelektrode 18 die Neigung, zusammen mit einer Ver feinerung der Bauelementstruktur abzunehmen, so daß die Ge fahr eines Kurzschlusses zwischen dem Bitleitungskontakt und der Elektrode 18 besteht. Um diesem Problem zu begeg nen, kann man nach der Bildung einer Öffnung in dem Bitlei tungskontakt eine Seitenwand-Isolierschicht an der Seiten wand des Kontakts vorsehen.

Um das Auftreten eines Kurzschlusses zwischen dem Bitlei tungskontakt und der Elektrode 18 zu verhindern, kann das Muster der Elektrode 18 vorab ausgebildet werden, derart, daß es in Richtung auf die Bitleitungskontakte derart vor steht, daß Teile des Bitleitungskontakts die Elektrode 18 überlappen, wie in Fig. 14 gezeigt ist. Das polykristalline Silicium 11, das als Sperre verwendet wird, kann geätzt werden, während die in die Kontakte vorstehende Elektrode 18 fortgeätzt wird, wie in Fig. 15 zu sehen ist, und es kann gemäß Fig. 16 eine Oxidation erfolgen. Damit wird die Oberfläche des Polysiliciums der Plattenelektrode an der Seitenwand des Bitleitungskontakts oxidiert zu einer Sili ciumoxidschicht 15′, wie sie in Fig. 16(a) bis 16(c) ge zeigt ist, so daß ein Kurzschluß zwischen dem Bitleitungs kontakt und der Plattenelektrode 18 vermieden ist.

Auch in diesem Fall kann eine Siliciumoxidschicht oder eine Siliciumnitridschicht auf die gesamte Oberfläche des halb fertigen Bauelements aufgebracht werden, z. B. mittels CVD, anstatt die Siliciumoxidschicht durch Oberflächenoxidation zu bilden, und die Seitenwand-Isolierschicht kann unter An wendung von anisotropem Ätzen in einem Verfahrensschritt gebildet werden, in welchem eine Seitenwand stehenbleibt. Alternativ lassen sich die Oxidation und das Stehenlassen der Seitenwand kombinieren.

Alternativ läßt sich ein weiteres Verfahren anwenden, bei dem die Polysiliciumschicht der Plattenelektrode 18 auf dem gesamten Bitleitungskontakt stehengelassen wird. Beim Ätzen der Zwischenisolierschicht 19 erfolgt ein zeitweiliges Sperren durch die Polysiliciumschicht; anschließend wird die Polysiliciumschicht 17 geätzt; die Zwischenisolier schicht 13 wird bis zu der polykristallinen Siliciumschicht 11 geätzt, die anschließend geätzt wird; es erfolgt ein Oxidieren, um die Polysiliciumschicht als Sperre an der Seite zu oxidieren, und die Siliciumnitridschicht 10 sowie die dünne Siliciumoxidschicht 9 werden zur Bildung des Kon takts geätzt.

Auch in diesem Fall läßt sich ein Verfahren anwenden, bei dem nach dem Ätzen der Polysiliciumschicht 11 und dem Oxi dieren eine Isolierschicht, z.B. eine Siliciumoxidschicht oder eine Siliciumnitridschicht, erneut aufgebracht wird, eine Isolierschicht durch anisotropes Ätzen geringfügig an der Seitenwand überätzt wird, und die Siliciumnitridschicht 10 und die dünne Siliciumoxidschicht geätzt werden.

Bei der Bildung der in den Fig. 3(a) bis 3(c) gezeigten Drei-Schicht-Struktur können die Siliciumnitridschicht 10 und die dünne Siliciumoxidschicht 9 des Bitleitungskontakts unter Anwendung der Lithographie und des reaktiven Ionen ätzens mit einem Muster versehen werden, wie in den Fig. 17(a) bis 17(c) gezeigt ist. Die Ätzbedingungen sind hier bei ähnlich denen wie beim ersten Ausführungsbeispiel. Bei Bedarf können Arsenionen oder dergleichen in die polykri stalline Siliciumschicht implantiert werden.

Dies hat zur Folge, daß die Polysiliciumschicht 11 in dem Bitleitungskontakt nicht fortgeätzt werden muß, wenn der Bitleitungskontakt gebildet wird, da die Siliciumschicht 11 bei diesem Prozeß elektrisch leitend bezüglich der Source- und Drainzonen in dem Substrat ist. Es wird auch in vor teilhafter Weise eine Stufe in dem Kontakt verringert. Nach der Bildung des Kontakts kann die Polysiliciumschicht 11 dotiert werden.

Während bei dem speziellen Ausführungsbeispiel die Sili ciumnitridschicht direkt als die zweite oxidationsbestän dige Isolierschicht auf der Polysiliciumschicht gebildet wird, muß die darunter liegende Polysiliciumschicht in die sem Fall beim Ätzen ein Selektionsverhältnis aufweisen, um eine Musterbildung in der oxidationsbeständigen Isolier schicht zu erhalten. Beim Ätzen kommt nun das anisotrope Ätzen mit CHF₃ und O₂ in Frage. Wenn daher in der Oberfläche eine hohe Stufe vorhanden ist, wäre das Ätzen an der Stufe unzureichend. Damit kann die Siliciumnitridschicht gebildet werden durch die Siliciumoxidschicht, die erzeugt wird durch Oxidieren der Oberfläche der Polysiliciumschicht. Da durch läßt sich isotropes Ätzen, z.B. chemisches Trocken ätzen mit CF₄ und O₂ mit einem Selektionsverhältnis von 5 - 15 oder mehr für die Oxidschicht unterhalb der oxidations beständigen Isolierschicht beim Ätzen der oxidationsbestän digen Isolierschicht verwenden, so daß ein unzureichendes Ätzen unwahrscheinlich ist, wenn sich in der Oberfläche eine hohe Stufe befindet. Beim Einsatz von isotropem Ätzen ist es schwierig, Bedingungen zu schaffen, unter denen das Verhältnis des selektiven Ätzens der Siliciumnitridschicht gegenüber der Polysiliciumschicht eine starke Differenz aufweist, es ist jedoch einfach, Bedingungen zu schaffen, bei denen die Ätzverhältnisse der Siliciumnitridschicht und der Siliciumoxidschicht stark abweichen. Wenn die so auf dem Polysilicium freiliegende Siliciumoxidschicht geätzt werden muß, nachdem die zweite Siliciumnitridschicht durch isotropes Ätzen mit der Siliciumoxidschicht als Sperre oder Maske mit einem Muster versehen ist, so kann man beispiels weise mit Naßätzmitteln arbeiten, z.B. mit NH₄F, so daß die Siliciumoxidschicht leicht weggeätzt wird, ohne daß dabei die darunter liegende Polysiliciumschicht geätzt wird.

Ein Grund für das Durchführen des Atzens der Siliciumoxid schicht auf dem polykristallinen Silicium ist darin zu sehen, daß das Polysilicium und das Phosphatglas durch das Ätzen miteinander in Berührung gelangen, so daß in dem Phosphatglas enthaltenes Phosphor in das Polysilicium diffundiert. Damit wird das Polysilicium während der Bil dung des Speicherknotenkontakts sicher oxidiert.

Wenn die Siliciumoxidschicht nicht beseitigt werden muß, so kann man eine Zwischenisolierschicht aus beispielsweise Phosphatglas auf der vorhandenen Siliciumoxidschicht bil den. Da in diesem Fall das Polysilicium und das Phosphat glas nicht miteinander in Berührung gelangen, befindet sich das Polysilicium stets in nicht-dotiertem Zustand. Das Ätz- Selektionsverhältnis ist deshalb stets konstant, und man erreicht ein starkes Selektionsverhältnis beim reaktiven Ionenätzen, das beim Ätzen der Zwischenisolierschicht wäh rend der Kontaktbildung angewendet wird. (Beim Dotieren er gibt sich im allgemeinen eine hohe Ätzgeschwindigkeit bei herabgesetztem Ätz-Selektions-Verhältnis.)

Während in dem speziell dargestellten Ausführungsbeispiel die oxidationsbeständige Isolierschicht so dargestellt ist, daß sie mit der von einer dünnen Siliciumoxidschicht be deckten kontaktbildenden Zone gebildet wird, so ist es be absichtigt, Spannungen zu beseitigen, damit die Schicht durch eine andere Isolierschicht ersetzt oder, bei Bedarf, fortgelassen werden kann.

Während bei dem speziellen Ausführungsbeispiel die einen schichtartigen Aufbau aufweisende Speicherzellenstruktur einen Kondensator aufweist, der unterhalb der Bitleitung gebildet wird, so ist dieses Konzept anwendbar auf eine ge schichtete Speicherzellenstruktur, bei der der Kondensator oberhalb der Bitleitung gebildet ist.

Beispiel 2

Fig. 18(a)-18(c) zeigen zwei benachbarte Bitzellen eines DRAMs mit einer einen Schichtaufbau aufweisenden Speicher zellenstruktur nach einer zweiten Ausführungsform der Er findung, wobei die Bitzellen entlang der Bitleitung des RAM dargestellt sind, und zwar zeigt Fig. 18(a) eine Drauf sicht, Fig. 18(b) eine Schnittansicht entlang der Linie A-A′, und Fig. 18(c) eine Schnittansicht entlang der Linie B-B′.

Bei dieser Ausführungsform ist der Kondensator auf der Bitleitung gebildet.

Das DRAM ist dadurch gekennzeichnet, daß die Oberseite und die Seitenflächen der Gateelektrode 6 eines MOSFETs mit einer dicken Isolierschicht 8 bedeckt sind, und daß der Bitleitungskontakt und der Speicherknotenkontakt sehr nahe bei der Gateelektrode oder diese überlappend ausgebildet sind. Die übrigen strukturellen Einzelheiten des DRAMs sind ähnlich wie bei dem DRAM mit der herkömmlichen Speicherzel lenstruktur, bei der der Kondensator oberhalb der Bitlei tung liegt.

Anhand der Zeichnung soll nun ein Verfahren zum Herstellen des DRAMs erläutert werden. Fig. 19 bis 21 zeigen die Her stellungsschritte für das DRAM. In jeder der Fig. 19 bis 21 bezeichnen die Bezugszeichen (a)-(c) eine Draufsicht zweier benachbarter Bitzellen des DRAMs entlang der Bitlei tung, eine Querschnittansicht entlang der Linie A-A′, bzw. eine Schnittansicht entlang der Linie B-B′ in der jeweili gen Figur.

Wie in Fig. 2(a) bis 2(c) der ersten Ausführungsform sind eine Bauelement-Trennschicht 2 und eine p-leitende Diffu sionsschicht 3 als Durchgriffssperre in der Oberfläche eines p-leitenden Siliciumsubstrats 1 gebildet, und gleich zeitig sind die Gateisolierschicht 5, die Gateelektrode 6 und eine Isolierschicht 7 auf dem Gate mit einem Muster versehen.

Dann werden Ionen in die entstandene Oberfläche des halb fertigen Produkts implantiert, wobei die Gateelektrode 6 als Maske dient, so daß Source- und Drainzonen 4 a und 4 b gebildet werden, so daß als Schalttransistor ein MOSFET entsteht.

Auf der Gesamtfläche des MOSFET wird mittels CVD eine Iso lierschicht aus Siliciumoxid oder Siliciumnitrid aufge bracht. Durch reaktives Ionenätzen (RIE) wird dann die er haltene Gesamt-Isolierschichtfläche geätzt, um eine seitli che Isolierschicht 8 an der Seite der Gateelektrode 6 in selbstausrichtender Weise stehenzulassen. Anschließend er folgt ein leichtes Oxidieren, um die Kontaktfläche mit einer dünnen Isolierschicht 9 zu überziehen (Fig. 19(a) bis 19(c)).

Danach werden wie beim ersten Ausführungsbeispiel nach Fig. 3 eine erste Siliciumnitridschicht 10, eine Polysilicium schicht 11, eine zweite Siliciumschicht 12 und eine Zwi schenisolierschicht aus Phosphatglas auf der Isolierschicht 9 gebildet. Während beim ersten Ausführungsbeispiel die zweite Siliciumnitridschicht 12 auf der Seite des Bitlei tungskontakts gebildet wurde, wird zunächst ein Bitlei tungskontakt, wie bei 20, gebildet, und erst dann wird ein Speicherknotenkontakt, wie bei 14, gebildet, so daß die zweite Siliciumnitridschicht 12 auf der später gebildeten Seite ausgebildet wird (Fig. 20(a) bis 20(c)). Im speziel len Ausführungsbeispiel erfolgt eine leichte Oxidation nach der Bildung der Polysiliciumschicht, um eine dünne Siliciumoxidschicht 100 auf der Polysiliciumschicht 11 zu bilden, und anschließend wird eine zweite Siliciumnitrid schicht 12 gebildet.

Wie oben erwähnt, kann die Musterbildung in der zweiten Siliciumnitridschicht 12 erfolgen durch isotropes Trockenätzen bei Verwendung der darunter liegenden Sili ciumoxidschicht als Stopper oder Sperre. Nach der Muster bildung der zweiten Siliciumnitridschicht 12 kann die Sili ciumoxidschicht 100 stehenbleiben, während bei dem speziel len Ausführungsbeispiel die Schicht 100 geätzt wird, zum Beispiel mit einer NH₄F-Lösung, um die Siliciumoxidschicht 100 in dem freiliegenden Bereich zu entfernen.

Anschließend wird ein Bitleitungskontakt gebildet, indem ein ähnliches Verfahren eingesetzt wird wie bei der Bildung des Speicherknotenkontakts 14 des ersten Ausführungsbei spiels, um eine Bitleitung 21 zu erhalten, und um die Zwi schenisolierschicht 13 zu bilden.

Anschließend wird die Zwischenisolierschicht 13 mit einem Muster versehen, um den Speicherkontaktknoten 14 zu erhal ten, und dann wird ein Kondensator zur Vervollständigung des DRAMs gebildet, wie er in Fig. 18(a) bis 18(c) gezeigt ist.

Beispiel 3

Während bei dem obigen Ausführungsbeispiel das DRAM eine schichtförmige Speicherzellenstruktur aufweist, wie sie im einzelnen beschrieben wurde, so ist das Verfahren hier auch wirkungsvoll bei der Ausbildung eines Bauelements, bei der der Schritt zur Bildung mehrerer Kontakte durchgeführt wird, ohne daß eine Beschränkung auf DRAMs mit mehrschich tigem Speicherzellenaufbau besteht.

Im speziellen Ausführungsbeispiel werden drei Arten von Kontakten A, B und C in der Source-, Drain- bzw. Gatezone gebildet. Für den Kontakt C wird das Verfahren zum Bilden eines Kontakts gemäß der Erfindung einschließlich des Schritts des vorübergehenden Ätz-Stopps an der polykristal linen Siliciumschicht nicht verwendet.

Das Muster der zweiten Siliciumnitridschicht variiert ab hängig von der Folge beim Erzeugen der Kontakte A, B und C.

Zunächst wird die Bildung des Kontakts A in der Source-Zone beschrieben (Fig. 22(a) bis 22(c)). In diesem Fall wird die zweite Siliciumnitridschicht 12 vorab in einem Bereich ge bildet, in welchem der Kontakt B später unter Verwendung der Polysiliciumschicht als Stopper gebildet wird.

Entsprechend der Bildung des Speicherknotenkontakts des er sten Ausführungsbeispiels wird eine Leitung a gebildet. Es wird ein Kontakt B zur Erzeugung einer Leitung b erzeugt, und dann wird der Kontakt C zur Bildung einer Leitung c ge bildet. Die Folge bei der Bildung der Kontakte b und c kann umgekehrt werden.

Für den Kontakt B wird dort, wo die zweite Siliciumnitrid schicht 11 gebildet ist, die Zwischenisolierschicht mit einem Muster versehen, wobei die Polysiliciumschicht 11 als Ätzstopper fungiert, und es erfolgt eine Oxidation zu der Siliciumoxidschicht 15, wie bei der Ausbildung des Bitlei tungskontakts beim ersten Ausführungsbeispiel. Der Kontakt C wird direkt in der Gateelektrode gebildet, wie es bei der Bildung eines normalen Kontakts der Fall ist.

Zunächst soll anhand der Fig. 23(a) bis 23(c) die erste Ausbildung des Kontakts C in dem Gate-Bereich beschrieben werden. In diesem Fall kann der Kontakt C gebildet werden, nachdem das unter dem Kontakt C liegende Polysilicium oxi diert ist.

Wenn die zweite Siliciumnitridschicht 12 vorab in der Zone gebildet wird, in der die Kontakte A und B zu bilden sind, um so zu verhindern, daß die Polysiliciumschicht verschwin det, werden die Kontakte A und B wie bei der Erzeugung des Bitleitungskontakts des ersten Ausführungsbeispiels herge stellt. Beim vorliegenden Ausführungsbeispiel werden die Kontakte A und B gleichzeitig gebildet.

Fig. 24 zeigt die Bildung des Kontakts B nach der Ausbil dung der Kontakte A und C als Kontakte für die gleiche Lei tung. In diesem Fall ist es wünschenswert, die zweite Sili ciumnitridschicht auf der Seite des später zu bildenden Kontakts B zu erzeugen. Für die Kontakte A und B wird der Kontakt A geöffnet wie bei der Bildung des Speicherknoten kontakts des ersten Ausführungsbeispiels, und dann wird der Kontakt C wie bei der Ausbildung eines herkömmlichen Kon takts mittels Lithographie und unter Anwendung von Ätzver fahren erzeugt.

Wie oben beschrieben wurde, werden die beiden Kontakte un ter Verwendung getrennter Masken in zwei Schritten gebil det, und dann werden Leitungen gebildet.

Wie oben beschrieben, können die Kontakte selbst dann ge trennt gebildet werden, wenn ein regelmäßiger Kontakt C vorhanden ist. Das Polysilicium an dem Kontakt C läßt sich entfernen, indem man direkt nach dem Aufbringen des Polysi liciums Muster bildet.

Wie Fig. 25 zeigt, kann man die zweite Siliciumnitrid schicht 12 gemeinsam für die Kontakte A und B verwenden. In diesem Fall würde die Polysiliciumschicht zwischen den Kon takten A und B bleiben, es gibt jedoch keine Gefahr eines Kurzschlusses durch die Polysiliciumschicht 11, da die Po lysiliciumschicht auf der Seite der Kontakte A und B zu einer Oxidschicht umgewandelt ist.

Wie oben erläutert, ist es nicht notwendig, die Siliciumni tridschicht 12 für jeden Kontakt mit einem Muster zu verse hen. Wie erläutert, wird bei der erfindungsgemäßen Halblei terspeicher-Herstellung die Gateelektrode des MOSFETs durch eine dicke Isolierschicht abgedeckt, die untere und die obere kontaktbildende Zone werden mit dicken Isolierschich ten abgedeckt, und zumindest die Oberseite der Gateelek trode wird von der ersten oxidationsbeständigen Isolier schicht abgedeckt. Die Polysiliciumschicht wird gebildet, und zumindest ein Teil dieser Polysiliciumschicht wird dann mit der zweiten oxidationsbeständigen Isolierschicht abge deckt. Unter diesen Bedingungen wird dann die Zwischeniso lierschicht gebildet, das darunter liegende Kontaktloch wird in der Zwischenisolierschicht erzeugt, wobei die Poly siliciumschicht als Ätzsperre dient, die Polysilicium schicht in dem Kontakt wird beseitigt, und es erfolgt ein Oxidationsvorgang derart, daß die Polysiliciumschicht in dem nicht von der zweiten oxidationsbeständigen Isolier schicht abgedeckten Bereich oxidiert wird. Bei dieser Oxi dation wird die von der Oxidation nicht betroffene, auf grund der zweiten oxidationsbeständigen Isolierschicht also übrigbleibende Polysiliciumschicht als Stopper oder Sperre bei dem nächsten Kontaktbildungsvorgang eingesetzt und kann als später durch Oxidation gebildete Oxidschicht fungieren. Deshalb ist der Aufbau besonders wirksam bei der Bildung von Kontakten im anschließenden Prozeß, um ein zuverläs siges miniaturisiertes Halbleiterbauelement zu schaffen.

Claims

1. Verfahren zum Herstellen eines Halbleiterbauele ments mit einer Schichtkondensatorstruktur, umfassend: eine Zelle mit einem MOSFET und einem Kondensator in einem Substrat; wobei der Kondensator auf einer Isolierschicht gebildet ist, die die Oberfläche des Substrats, auf der der MOSFET gebildet ist, abdeckt, derart, daß eine Speicherknotenelek trode (16) des Kondensators eine Source- oder Drainzone (4 a, 4 b) des MOSFETs über einen in der Isolierschicht (8) offenen Speicherknotenkontakt (14) kontaktiert, gekennzeichnet durch folgende Schritte:
Bilden des MOSFETs in dem Halbleitersubstrat (1);
Bedecken der Gateelektrode des MOSFETs oben und an den Seiten mit einer Isolierschicht (8);
Ausbildung einer ersten oxidationsbeständigen Iso lierschicht (10) in einer Zone des Speicherknotenkontakts (14), einer Bitleitungskontakt-Zone oder beiden Zonen, der art, daß zumindest ein Teil der Gateelektrode (6) bedeckt ist;
Ausbilden einer polykristallinen Siliciumschicht (11) auf der ersten oxidationsbeständigen Schicht (10);
Ausbilden einer zweiten oxidationsbeständigen Iso lierschicht (12) auf zumindest einem Teil der polykristal linen Siliciumschicht (11) ;
Ausbilden einer ersten Zwischenisolierschicht (13) auf der zweiten oxidationsbeständigen Isolierschicht (12);
Entfernen eines Teils der ersten Zwischenisolier schicht (13), um die polykristalline Siliciumschicht (12) freizulegen;
Ätzen der polykristallinen Siliciumschicht (12), um die erste oxidationsbeständige Isolierschicht (10) freizu legen;
Oxidieren der polykristallinen Siliciumschicht (11), um diese polykristalline Siliciumschicht in dem in der zweiten oxidationsbeständigen Isolierschicht (12) freilie genden Bereich in eine Siliciumoxidschicht umzuwandeln;
Entfernen der ersten oxidationsbeständigen Isolier schicht (10), um den Speicherknotenkontakt (14) oder den Bitleitungskontakt (20) zu bilden;
Bilden einer Leitung (21) oder eines Bauteils, um den ersten Kontakt zu kontaktieren, und Bilden einer zweiten Zwischenisolierschicht; und
Bilden eines zweiten Kontakts auf der zweiten Zwi schenisolierschicht unter Verwendung der polykristallinen Siliciumschicht, die von der zweiten oxidationsbeständigen Isolierschicht bedeckt ist und nicht-oxidiert bleibt, als Ätz-Stopper.

2. Verfahren nach Anspruch 1, bei dem die erste oxi dationsbeständige Isolierschicht in der ersten kontaktbil denden Zone beseitigt wird, nachdem die erste oxidationsbe ständige Isolierschicht gebildet ist, und bevor die Polysi liciumschicht gebildet wird.

3. Verfahren nach Anspruch 1, bei dem der erste Kon taktbildungsschritt die Bildung einer Bitleitung umfaßt, und bei dem der zweite Kontaktbildungsschritt die Bildung eines Speicherknotenkontakts umfaßt.

4. Verfahren zum Herstellen eines Halbleiterbau elements, gekennzeichnet durch folgende Schritte:
Bilden einer definierten Bauelementfläche in einem Halbleitersubstrat;
Bilden einer ersten Elektrode;
Abdecken der Oberseite und der Seite der ersten Elek trode mit einer Isolierschicht;
Bilden einer ersten oxidationsbeständigen Isolier schicht in einem Kontaktbildungsbereich derart, daß sie zu mindest einen Teil der ersten Elektrode abdeckt;
Bilden einer polykristallinen Siliciumschicht auf der ersten oxidationsbeständigen Isolierschicht;
Bilden einer zweiten oxidationsbeständigen Isolier schicht auf zumindest einem Teil der polykristallinen Sili ciumschicht;
Bilden einer ersten Zwischenisolierschicht auf der zweiten oxidationsbeständigen Isolierschicht;
Freilegen der polykristallinen Siliciumschicht durch Beseitigen eines Teils der ersten Zwischenisolierschicht;
Ätzen der polykristallinen Siliciumschicht, um die erste oxidationsbeständige Isolierschicht freizulegen;
Oxidieren der polykristallinen Siliciumschicht, um die polykristalline Siliciumschicht in dem in der zweiten oxidationsbeständigen Schicht freiliegenden Bereich umzu wandeln in eine Siliciumoxidschicht;
Bilden eines ersten Kontakts durch Entfernen der er sten oxidationsbeständigen Isolierschicht;
Bilden einer gewünschten Leitung oder eines Bauele ments derart, daß eine Verbindung mit dem ersten Kontakt entsteht, und anschließendes Bilden einer zweiten Zwischen isolierschicht; und
Bilden eines zweiten Kontakts in der zweiten Zwi schenisolierschicht unter Verwendung der polykristallinen Siliciumschicht, die von der zweiten oxidationsbeständigen Schicht bedeckt bleibt und nicht oxidiert ist, als Ätz- Stopper.

5. Verfahren nach Anspruch 4, umfassend den Schritt des Bildens eines dritten Kontakts in der Isolierschicht, die durch nicht vorhandene polykristalline Siliciumschicht gebildet ist, entweder vor oder nach der Bildung des ersten oder des zweiten Kontakts.

6. Verfahren nach Anspruch 1, gekennzeichnet durch folgende Schritte:
Freilegen von Source- und Drain-Zonen durch Ätzen; und
Bilden einer Siliciumschicht in den Source- und Drain-Zonen durch selektives epitaxiales Wachstum, nachdem die Gateelektrode bedeckt ist und bevor die erste oxida tionsbeständige Isolierschicht gebildet ist.

7. Verfahren nach Anspruch 1, bei dem die erste Kon taktbildungsschicht die Bildung eines Speicherknotenkon takts aufweist, die zweite Kontaktbildungsschicht die Bil dung eines Bitleitungskontakts umfaßt, und weiterhin fol gende Schritte vorgesehen sind:
Ätzen eines Teils der Belagelektrode, wenn die in dem Bitleitungskontakt freiliegende Polysiliciumschicht geätzt wird, wobei die Kondensator-Elektrode derart gebildet wird, daß sie einen Teil des Bitleitungskontakts überlappt; und
Oxidieren der in dem Kontakt freiliegenden polykri stallinen Siliciumschicht sowie eines Endes der Elektrode.

8. Verfahren nach Anspruch 1, bei dem der zweite Kon taktbildungsschritt die Bildung eines Kontakts umfaßt, an den ein anderes Bauelement angeschlossen ist.

9. Verfahren nach Anspruch 1, bei dem der Schritt der Bildung der ersten oxidationsbeständigen Schicht die Bil dung einer Siliciumnitridschicht (10) enthält.

10. Verfahren nach Anspruch 1, bei dem die Bildung der zweiten oxidationsbeständigen Isolierschicht die Bil dung einer Siliciumnitridschicht (12) enthält.

11. Verfahren nach Anspruch 1, bei dem der Schritt zur Bildung der zweiten oxidationsbeständigen Schicht die Bildung einer Siliciumoxidschicht und einer Siliciumnitrid schicht umfaßt und der zweite Kontaktbildungsschritt ein isotropes Ätzen umfaßt.

12. Verfahren nach Anspruch 1, bei dem das Abdecken der Gateelektrode folgende Schritte umfaßt:
Bilden einer oberen Isolierschicht durch Aufbringen einer Isolierschicht auf die Gateelektrode und Muster-Bil dung in der Isolierschicht; und
Bilden einer Seitenwand-Isolierschicht durch Aufbrin gen einer Isolierschicht auf die gesamte Oberfläche der oberen Isolierschicht, wobei die Isolierschicht nur an einer Seitenwand der Gateelektrode stehengelassen wird, in dem durch anisotropes Ätzen eine Seitenwand-Isolierschicht in selbst ausrichtender Weise erzeugt wird.

13. Verfahren nach Anspruch 1, bei dem das Abdecken der Gateelektrode die Warmbehandlung der Gateelektrode in einer Dampfatmosphäre beinhaltet, so daß die Oberfläche der Gateelektrode nach deren Bildung oxidiert wird.

14. Verfahren nach Anspruch 1, bei dem die erste Zwi schenisolierschicht aus Phosphatglas gebildet wird.