DE19907070C2

DE19907070C2 - Halbleiterkontakt und zugehöriges Herstellungsverfahren

Info

Publication number: DE19907070C2
Application number: DE19907070A
Authority: DE
Inventors: Masakazu Okada; Keiichi Higashitani; Hiroshi Kawashima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-23
Filing date: 1999-02-19
Publication date: 2003-08-21
Anticipated expiration: 2019-02-20
Also published as: US20010042892A1; KR20000005599A; JP2000012687A; DE19907070A1; US6531737B2; KR100328536B1

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiterkontakt und auf ein zugehöriges Herstellungsverfahren mit einem verbesserten Kontakt in einem Kontaktloch durch eine Zwischen schichtisolierschicht. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleitervorrichtung, in der ein Trennungs bereich für einen aktiven Bereich in dem Halbleitersubstrat ei ner geringeren Erosion bzw. Abtragung ausgesetzt ist, sogar wenn sich das Zwischenschichtkontaktloch darauf befindet.

Eine der Anmelderin bekannte Halbleitervorrichtung besitzt die Kontaktstruktur, wie sie in einer Querschnittsansicht in Fig. 18 gezeigt ist. Es ist gezeigt, daß das Halbleitersubstrat 1 eine P-Wanne 2, eine N-Wanne 3 und einen darauf gebildeten Trennungs bereich (Trenn-Oxidschicht) 4 besitzt. Es ist ein aktives Halb leiterelement gebildet, welches eine Gateoxidschicht 5, eine Ga teelektrode 6, eine Seitenwand 7, eine N⁺-Diffusionsschicht 8 und eine hochschmelzende Silizidschicht 9 aufweist. Es ist eine Zwischenschichtoxidschicht 10 gebildet, durch welche ein Kon taktloch 11 für die Zwischenschichtverbindung über eine Alumini umelektrode 14 dringt. Es wird darauf hingewiesen, daß der Tren nungsbereich (Trenn-Oxidschicht) 4 einen erodierten bzw. abge tragenen Abschnitt 12 besitzt, welcher gebildet wird, wenn das Kontaktloch 11 gebildet wird. Ferner ist eine Diffusionsschicht 13 zum Verhindern eines Stromlecks gebildet.

Die oben erwähnte, der Anmelderin bekannte Halbleitervorrichtung ist gemäß des in den Schnittansichten in Fig. 19 gezeigten Pro zesses hergestellt.

Der der Anmelderin bekannte Prozeß beginnt mit der Abscheidung einer Oxidschicht 19 und einer Nitridschicht 20 auf einem Substrat 1, wie in Fig. 19(a) gezeigt ist, worauf ein selektives Ätzen folgt. Mit dem geätzten Teil, welcher mit einer Oxid schicht gefüllt ist, wird die gesamte Oberfläche des Wafers durch ein CMP-Verfahren (Chemical Mechanical Polishing, Chemome chanisches Polieren) derart poliert, daß eine Trenn-Oxidschicht 4 gebildet wird. Die Nitridschicht 20 und die Oxidschicht 19 werden anschließend entfernt.

Dann wird das Substrat 1 mit einem N-Dotierstoff und einem P- Dotierstoff durch Ionenimplantation derart dotiert, daß eine P- Wanne 2 und eine N-Wanne 3 gebildet werden, wie in Fig. 19(b) gezeigt ist.

In dem nächsten Schritt wird die gesamte Oberfläche des Wafers derart oxidiert, daß eine Gateoxidschicht 5 gebildet wird, auf welcher Polysilizium durch ein CVD-Verfahren (Chemical Vapor De position, Chemische Dampfphasenabscheidung) abgeschieden wird. Diesem Schritt folgt ein selektives Ätzen zum Bilden einer Ga teelektrode 6, wie in Fig. 19(c) gezeigt ist.

Nachfolgend wird auf der gesamten Oberfläche eine Oxidschicht abgeschieden, welche einem Rückätzen derart unterzogen wird, daß eine Seitenwand 7 auf der Seite der Gateelektrode 6 gebildet wird. Eine N⁺-Diffusionsschicht (Dotierstoffbereich) 8 wird durch Implantation eines N-Dotierstoffes gebildet. Die gesamte Oberfläche des Wafers wird einem Sputtern mit einem hochschmel zenden Metall unterzogen, welches auf selektive Weise in eine hochschmelzende Silizidschicht 9 durch Erwärmen mit einer Lampe umgewandelt wird.

In dem in Fig. 19(d) gezeigten nachfolgenden Schritt wird eine Zwischenschichtoxidschicht 10 durch CVD abgeschieden und ein Kontaktloch 11 wird durch selektives Ätzen gebildet. Dieses Ät zen muß derart ausgeführt werden, daß die Tiefe des Ätzens 120% der Dicke der Zwischenschichtoxidschicht 10 überschreitet, wobei die Veränderung bzw. Schwankung der Dicke der Zwischenschich toxidschicht 10 und die Fluktuation der Ätzrate in Betracht ge zogen wird.

Als nächstes kommt eine Ionenimplantation eines N-Dotierstoffs in den Boden des Kontaktloches 11 und das Bilden einer Diffusi onsschicht 13 zum Verhindern eines Stromlecks.

Der gesamte Prozeß wird durch Sputtern mit Materialien einer Barrierenmetallschicht und Aluminium und einem nachfolgenden se lektiven Ätzen zum Bilden einer Barrierenmetallschicht 28 und einer Aluminiumelektrode 14 vervollständigt. (Siehe Fig. 18.)

Die oben erwähnte, der Anmelderin bekannte Halbleitervorrichtung ist wie in einer Schnittansicht in Fig. 20(a) und 20(b) aufge baut, welche gezeigt werden, um ihre Arbeitsweise zu erklären.

Wie Fig. 20(a) zeigt, hat die der Anmelderin bekannte Halblei tervorrichtung einen Kontakt 14, welcher derart ausgebildet ist, daß die Tiefe D des abgetragenen Abschnittes 12 in der Trenn- Oxidschicht 4 größer ist als die Diffusionstiefe X_j der N⁺- Diffusionsschicht 8. Eine unerwünschte Folge davon ist, daß eine große Menge von Strom durch nicht nur den primären Stromweg AA, sondern auch durch den sekundären Stromweg BB fließt. Um mit dieser Situation zurechtzukommen, ist eine Diffusionsschicht 13 zum Blockieren des Stromlecks gebildet, wie in Fig. 20(b) ge zeigt ist.

Zum Bilden einer Diffusionsschicht 13 sind die Schritte einer Photolithograhie und einer Ionenimplantation nötig. Dies erzeugt eine Erhöhung der Anzahl der Schritte. Ferner erhöht die Diffusionsschicht 13 zum Verhindern des Stromlecks die Übergangskapa zität zwischen der N⁺-Diffusionsschicht 8 und der P-Wanne 2, wie in Fig. 20(b) gezeigt ist. Dies führt zu einer Verlangsamung von Schaltungsgeschwindigkeiten.

Die WO 96/24160 A2 beschreibt ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem eine Feldeffektisolierung, die aus Siliziumoxid oder alternativ einem anderen isolierenden Ma terial wie Siliziumnitrid oder Siliziumoxidnitrid gebildet ist, mit Streifen eines leitfähigen Materials versehen wird, die an Dotierungsbereiche angrenzen und einen Kontakt mit aktiven Be reichen herstellen. Als Stand der Technik wird in diesem Doku ment auf die US 4,566,914 verwiesen, wo ein Herstellungsverfah ren beschrieben wird, bei dem in einem auf einer Halbleiter scheibe bereitgestellten isolierenden Material Gräben eingebracht werden, die anschließend mit Halbleitermaterial gefüllt werden. Anschlie ßend werden in diesem Halbleitermaterial die aktiven Bereiche und auf dem Feldisolierbereich der Streifen des leitfähigen Materials gebildet.

In der EP 0 838 862 A1 wird unter Bezugnahme auf einen Stand der Technik gemäß JP 62190847 A eine Halbleitervorrichtung gemäß dem Oberbegriff des Anspruchs 4 beschrieben.

Die DE 43 37 355 C2 beschreibt im Abschnitt zum Stand der Tech nik den Einbau einer dünnen Siliziumnitridschicht als Ätzstopp zur späteren Bildung des Kontaktlochs mittels Naßätzen, wodurch auch ein übermäßiges Abtragen der Kanten des Feldoxides beim Nassätzen vermieden wird.

In der DE 196 29 736 C2 kommt zur Bildung eines Kontaktlochs durch eine dicke Isolierschicht eine Siliziumnitrid-Ätzstopp schicht zum Einsatz, die auf einer Siliziumoxidschicht gebildet ist.

In der GB 2 289 984 A kommt für die Bildung eines Kontaktlochs durch einen dicken Isolierfilm ein Doppellagenaufbau aus einem Siliziumfilm als Ätzstoppschicht und einem weiteren Oxidisolier film zum Einsatz.

Bei der DE 36 25 742 C2 wird zur Trennung von Bauelementen einer integrierten CMOS-Schaltungsanordnung eine Grabenisolierung her gestellt, indem in einem Halbleitersubstrat eingeführte Gräben an deren Seitenwänden mit einer dünnen Siliziumoxidschicht be deckt und anschließend die Gräben mit einem Isoliermaterial ge füllt werden.

Die vorliegende Erfindung ist auf das oben erwähnte Problem ge richtet. Demgemäß ist es eine Aufgabe der vorliegenden Erfin dung, einen verbesserten Halbleiterkontakt und ein zugehöriges Herstellungsverfahren anzugeben, wobei die Notwendigkeit des Bildens der Diffusionsschicht für die Leck-Verhinderung ausge schlossen wird und daher eine geringere Anzahl von Bearbeitungs schritten erforderlich ist, und wobei eine verringerte Kapazität zwischen dem Dotierstoffbereich (N⁺-Diffusionsschicht) und dem Halbleitersubstrat (P-Wanne) vorhanden ist.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach einem der Ansprüche 1, 4 oder 6 bzw. einem Verfahren nach einem der Ansprüche 12 bis 18.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

In der vorliegenden Anmeldung werden die Begriffe "Isolierbe reich" und "Trennungsbereich" (oder "Trennbereich") synonym ver wendet.

Gemäß eines Aspektes der Erfindung weist eine Halbleitervorrich tung ein Halbleitersubstrat und eine Mehrzahl von Dotierstoffbe reichen, welche auf der Oberfläche des Halbleitersubstrats ge bildet sind, auf. Ein Isolier- bzw. Trennungsbereich (Trennbereich) ist auf der Oberfläche des Halbleitersubstrats zum elek trischen Trennen der Dotierstoffbereiche voneinander gebildet. Eine Zwischenschichtisolierschicht ist auf der Oberfläche des Siliziumhalbleitersubstrats gebildet. Ein Kontaktloch ist vorge sehen, um die Zwischenschichtisolierschicht zu durchdringen und den Dotierstoffbereich und den Trennungsbereich über dem zugehö rigen Grenzbereich zu erreichen. Ein Kontaktmaterial ist in das Kontaktloch gefüllt. Ferner weist der Trennungsbereich ein Mate rial mit einer wesentlich kleineren Ätzrate (hohe Ätzselektivi tät) als die Zwischenschichtisolierschicht auf und der Boden des Kontaktloches erstreckt sich in den Trennungsbereich bis zu einer Tiefe, die ge ringer ist als die Tiefe des Dotierstoffbereiches.

In der Halbleitervorrichtung kann das Halbleitersubstrat aus Si lizium bestehen, die Zwischenschichtisolierschicht kann aus Si liziumdioxid bestehen und der Trennungsbereich kann aus Silizi umnitrid bestehen.

In der Halbleitervorrichtung kann das Halbleitersubstrat aus Si lizium bestehen, die Zwischenschichtisolierschicht kann aus Si liziumdioxid bestehen, und der Trennungsbereich kann aus einem Doppellagenaufbau einer Siliziumnitridschicht und einer Siliziu moxidschicht, welche unterhalb der Siliziumnitridschicht gebil det ist, bestehen.

Gemäß eines anderen Aspektes kann in einer Halbleitervorrichtung der Trennungsbereich ein Material aufweisen mit einer wesentlich kleineren Ätzrate als die Zwischenschichtisolierschicht, minde stens an der Grenzfläche zwischen den aktiven Bereichen, welche einen Dotierstoffbereich aufweisen.

In der Halbleitervorrichtung kann das Halbleitersubstrat aus Si lizium bestehen, die Zwischenschichtisolierschicht kann aus Si liziumdioxid bestehen und das Material in dem Trennungsbereich kann aus Siliziumnitrid bestehen.

Gemäß eines Aspektes weist eine Halbleitervorrichtung eine Zwi schenschicht, welche auf der gesamten Oberfläche des Halbleiter substrats gebildet ist, und eine Zwischenschichtisolierschicht, welche auf der Zwischenschicht gebildet ist, auf. Ein Kontaktloch ist vorgesehen, welches die Zwischenschichtisolierschicht und die Zwischenschicht durchdringt und den Dotierstoffbereich und den Trennungsbereich über dem zugehörigen Grenzbereich er reicht und ein Kontaktmaterial ist in das Kontaktloch gefüllt. Ferner weist die Zwischenschicht ein Material mit einer wesent lich kleineren Ätzrate als die Zwischenschichtisolierschicht auf, und der Boden des Kontaktloches erstreckt sich in den Tren nungsbereich bis zu einer Tiefe, die geringer ist als die Tiefe des Dotierstoffbereiches. Bei der Ausführungsform gemäß Anspruch 4 und 6 weist der Dotierstoffbereich einen Vorsprung auf, wel cher in den Trennungsbereich hineinragt, und das Kontaktloch er reicht den Dotierstoffbereich in dem Vorsprung und dem auf bei den Seiten des Vorsprungs benachbarten Trennungsbereich.

In der Halbleitervorrichtung kann das Halbleitersubstrat aus Si lizium bestehen, die Zwischenschichtisolierschicht kann aus Si liziumdioxid bestehen und das Material in der Zwischenschicht kann aus Siliziumnitrid bestehen.

In der Halbleitervorrichtung kann das Halbleitersubstrat aus Si lizium bestehen, die Zwischenschichtisolierschicht kann aus Si liziumdioxid bestehen, und die Zwischenschicht kann aus einem Doppellagenaufbau einer Siliziumnitridschicht und einer Silizi umoxidschicht, welche unterhalb der Siliziumnitridschicht gebil det ist, bestehen.

In der Halbleitervorrichtung kann das Halbleitersubstrat aus Si lizium bestehen, die Zwischenschichtisolierschicht kann aus Si liziumdioxid bestehen und die Zwischenschicht kann aus einem Doppellagenaufbau einer Polysiliziumschicht und einer Siliziumdioxidschicht, welche unterhalb der Polysiliziumschicht gebildet ist, bestehen.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der fol genden Beschreibung von Ausführungsformen der Erfindung anhand der beiliegenden Figuren. Von diesen zeigen:

Fig. 1 eine Querschnittsansicht einer Halbleiter vorrichtung gemäß einer ersten Ausführungs form der vorliegenden Erfindung,

Fig. 2(a)-2(d) Querschnittsansichten eines Prozesses bzw. Vorgangs zum Herstellen einer Halbleiter vorrichtung, welche in der ersten Ausfüh rungsform beschrieben ist,

Fig. 3(a)-3(d) Querschnittsansichten eines anderen Prozes ses zum Herstellen einer Halbleitervorrich tung, welche in der ersten Ausführungsform beschrieben ist,

Fig. 4 eine Querschnittsansicht einer Halbleiter vorrichtung gemäß einer vierten Ausfüh rungsform der vorliegenden Erfindung,

Fig. 5(a)-5(d) Querschnittsansichten eines Prozesses zum Herstellen einer Halbleitervorrichtung, welche in der vierten Ausführungsform be schrieben ist,

Fig. 6 eine Querschnittsansicht einer Halbleiter vorrichtung gemäß einer sechsten Ausfüh rungsform der vorliegenden Erfindung,

Fig. 7(a)-7(d) Querschnittsansichten eines Prozesses zum Herstellen einer Halbleitervorrichtung, welche in der sechsten Ausführungsform be schrieben ist,

Fig. 8 eine Querschnittsansicht einer Halbleiter vorrichtung gemäß einer achten Ausführungs form der vorliegenden Erfindung,

Fig. 9(a)-9(c) Querschnittsansichten eines Prozesses zum Herstellen einer Halbleitervorrichtung, welche in der achten Ausführungsform be schrieben ist,

Fig. 10 eine Querschnittsansicht einer Halbleiter vorrichtung gemäß einer zehnten Ausfüh rungsform der vorliegenden Erfindung,

Fig. 11(a)-11(c) Querschnittsansichten eines Prozesses zum Herstellen einer Halbleitervorrichtung, welche in der zehnten Ausführungsform be schrieben ist,

Fig. 12 eine Querschnittsansicht einer Halbleiter vorrichtung gemäß einer zwölften Ausfüh rungsform der vorliegenden Erfindung,

Fig. 13(a)-13(c) Querschnittsansichten eines Prozesses zum Herstellen einer Halbleitervorrichtung, welche in der zwölften Ausführungsform be schrieben ist,

Fig. 14(a) u. 14(b) eine Querschnittsansicht und eine Drauf sicht einer Struktur einer Halbleitervor richtung, welche in der zwölften Ausfüh rungsform beschrieben ist, für einen Test zweck,

Fig. 15 eine Beziehung zwischen dem Ausmaß der Ero sion bzw. Abtragung in der Trenn- Oxidschicht und dem Muster in dem Kontakt loch in einer Halbleitervorrichtung gemäß einer zwölften Ausführungsform der vorlie genden Erfindung,

Fig. 16 eine Teildraufsicht einer Struktur um das Kontaktloch in einer Halbleitervorrichtung gemäß einer vierzehnten Ausführungsform der vorliegenden Erfindung,

Fig. 17 eine Teildraufsicht einer anderen Struktur um das Kontaktloch in einer Halbleitervor richtung gemäß einer vierzehnten Ausfüh rungsform der vorliegenden Erfindung,

Fig. 18 eine Querschnittsansicht einer der Anmelde rin bekannten Halbleitervorrichtung,

Fig. 19(a)-19(d) Querschnittsansichten eines Prozesses zum Herstellen einer der Anmeldern bekannten Halbleitervorrichtung,

Fig. 20(a)-20(b) Querschnittsansichten einer Struktur einer der Anmelderin bekannten Halbleitervorrich tung, um die Wirkungsweise bzw. Arbeitswei se zu zeigen.

Es werden einige bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen be schrieben, in denen dieselben oder entsprechenden Teil durch dieselben Bezugszeichen gekennzeichnet sind, wobei deren Be schreibung vereinfacht oder unterlassen wird.

Erste Ausführungsform

Die Halbleitervorrichtung, die die erste Ausführungsform der Er findung betrifft, ist wie in einer Querschnittsansicht in Fig. 1 aufgebaut.

Es wird auf Fig. 1 Bezug genommen; es ist ein Halbleitersubstrat 1 gezeigt, welches auf einem P-Leitungstyp-Siliziumeinkristall gebildet ist. (Das Wort "P-Leitungstyp" wird im folgenden ein fach als "P-Typ" bezeichnet) Das Halbleitersubstrat 1 hat eine P-Wanne 2 als einen aktiven Bereich und eine darin gebildete N- Wanne 3, mit benachbarten P-Wannen 2, welche voneinander durch eine Siliziumnitridschicht 15 getrennt sind.

Zusätzlich sind eine Gateoxidschicht (Siliziumdioxidschicht) 5, eine Gateelektrode 6, eine Seitenwand (Siliziumdioxidschicht) 7, eine N⁺-Diffusionsschicht 8 als ein Dotierstoffbereich, eine hochschmelzende Silizidschicht 9, eine Zwischenschichtoxid schicht 10 als eine Zwischenschichtisolierschicht, ein Kontakt loch 11, ein erodierter bzw. abgetragener Abschnitt 12, welcher gebildet wird, wenn das Kontaktloch 11 in dem Trennbereich 15 gebildet wird, und eine Aluminiumelektrode 14 als ein Kontakt vorgesehen.

In der Halbleitervorrichtung, welche diese Ausführungsform be trifft, ist der Trennbereich 15 durch eine trennende Nitrid schicht anstelle der in der Beschreibungseinleitung beschriebe nen Siliziumdioxidschicht gebildet.

Als ein typisches Beispiel kann das Kontaktloch 11 in der Halb leitervorrichtung einen Durchmesser von ungefähr 0,2 bis 0,3 µm aufweisen. Es gibt einen Trend zu einem viel kleineren Durchmes ser als Antwort auf eine Forderung nach einer kleineren Größe und einer höheren Dichte. Es gibt auch eine Forderung nach einer Verringerung der Breite der N⁺-Diffusionsschicht 8. Die Konse quenz des Nachkommens nach diesen Forderungen besteht darin, daß sich das Kontaktloch 11 unterhalb des Bereiches der N⁺- Diffusionsschicht 8 erstreckt und sich teilweise auf der Trenn- Nitridschicht 15 befindet.

Im folgenden wird der Aufbau bzw. die Struktur der Halbleiter vorrichtung, die die oben erwähnte erste Ausführungsform be trifft, zusammengefaßt.

Die Halbleitervorrichtung hat auf der Oberfläche eines aus Sili zium oder dergleichen gebildeten Halbleitersubstrats 1 eine Mehrzahl von P-Wannen 2 (als den aktiven Bereich), welche eine N⁺-Diffusionsschicht 8 (als den Dotierstoffbereich) aufweist, und eine Trenn-Nitridschicht 15 (als den Trennungsbereich) zum elektrischen Trennen der P-Wannen 2. Der Trennungsbereich oder mindestens die obere Schicht davon ist aus einem Material ge macht, welches eine höhere Ätzselektivität als die Zwischen schichtisolierschicht (Siliziumdioxidschicht) aufweist. In ande ren Worten wird das Material des Trennungsbereiches einem Ätzen bei einer niedrigeren Rate als der Rate für die Zwischenschicht isolierschicht unterzogen. Zusätzlich ist der Trennungsbereich derart gebildet, daß er in Kontakt mit der Seitenoberfläche der N⁺-Diffusionsschicht 8 kommt. Er kann vorzugsweise tiefer als die Tiefe der N⁺-Diffusionsschicht 8 gebildet sein. Die Silizi umnitridschicht ist ein typisches Beispiel für die Trennschicht.

Auf der Oberfläche des Siliziumhalbleitersubstrats 1 ist ferner eine Zwischenschichtoxidschicht 10 gebildet, welche von einem Kontaktloch 11, das die N⁺-Diffusionsschicht 8 erreicht, durch drungen ist.

Typischerweise ist das Kontaktloch 11 derart gebildet, daß es sich über bzw. quer zu der N⁺-Diffusionsschicht 8 und der Sili ziumnitridschicht 15 (Trennungsbereich) befindet und die Ober fläche der Siliziumnitridschicht 15 (Trennungsbereich) in einem derartigen Ausmaß abträgt, daß die Tiefe D kleiner als die Tiefe X_j der N⁺-Diffusionsschicht 8 (Dotierstoffbereich).

Eine hochschmelzende Silizidschicht 9 kann auf der N⁺- Diffusionsschicht 8 auf dem Halbleitersubstrat 1 gebildet sein. Zusätzlich kann eine Barrierenmetallschicht 28 auf der Innensei te des Kontaktloches 11 gebildet sein.

Wie oben erwähnt wurde, bietet die Halbleitervorrichtung, die die erste Ausführungsform betrifft, einen Vorteil, daß es keine Möglichkeit eines Stromlecks gibt, welches von der Aluminiume lektrode 14 zu der P-Wanne 2 verläuft, sogar wenn sich das Kon taktloch 11 auf der Siliziumnitridschicht 15 (Trennungsbereich) befindet, weil die Stärke bzw. das Ausmaß der Abtragung in der Trenn-Nitridschicht 15 klein ist und der abgetragene Abschnitt 12 nicht tiefer als die N⁺-Diffusionsschicht 8 ist.

Ferner ist in dieser Halbleitervorrichtung die Diffusionsschicht zum Verhindern des Stromlecks nicht erforderlich, anders als in der Technologie, die in der Beschreibungseinleitung beschrieben ist. Dies führt zu einem anderen Vorteil des Verringerns der An zahl von Bearbeitungsschritten und des Eliminierens der Möglich keit des Erhöhens der Kapazität zwischen der N⁺- Diffusionsschicht 8 und der P-Wanne 2.

Zweite Ausführungsform

Die zweite Ausführungsform zeigt, wie in den Schnittansichten der Fig. 2(a)-2(d) gezeigt ist, einen Prozeß bzw. Vorgang zum Herstellen der Halbleitervorrichtung, welche in der ersten Aus führungsform beschrieben wurde.

Wie in Fig. 2(a) gezeigt ist, beginnt der Prozeß mit dem Ab scheiden einer Siliziumdioxidschicht 19 und einer Siliziumni tridschicht 20 auf der gesamten Oberfläche eines Siliziumhalb leitersubstrats 1. Mit einem Resistmuster (nicht gezeigt), wel ches auf der obersten Schicht gebildet ist, wird ein selektives Ätzen ausgeführt, um den Teil dieser drei Schichten zu entfer nen, in dem ein Trennungsbereich gebildet werden soll.

In dem durch Ätzen entfernten Teil des Halbleitersubstrats 1 wird eine Siliziumnitridschicht eingebettet. Die gesamte Ober fläche des Wafers wird durch CMP poliert, so daß eine Trenn- Nitridschicht 15 gebildet wird. Die Nitridschicht 20 und die Oxidschicht 19 werden dann entfernt.

Das Substrat wird mit einem N-Dotierstoff und einem P- Dotierstoff durch Ionenimplantation derart dotiert, daß eine P- Wanne 2 bzw. eine N-Wanne 3 gebildet werden.

Wie in Fig. 2(b) gezeigt ist, wird die gesamte Oberfläche des Wafers derart oxidiert, daß eine Gateoxidschicht 5 gebilden wird. Polysilizium wird durch CVD darauf abgeschieden und wird einem selektiven Ätzen derart unterzogen, daß eine Gateoxid schicht 6 gebildet wird.

Auf der gesamten Oberfläche wird eine Siliziumdioxidschicht ab geschieden. Ein Rückätzen wird derart ausgeführt, daß eine Sei tenwand 7 auf der Seite der Gateelektrode 6 gebildet wird. Eine N⁺-Diffusionsschicht 8 wird durch Implantation eines N- Dotierstoffes gebildet. Die gesamte Oberfläche des Wafers wird einem Sputtern mit einem hochschmelzenden Metall unterzogen, worauf ein Erwärmen durch eine Lampe folgt, so daß eine hoch schmelzende Silizidschicht 9 selektiv gebildet wird.

Wie in Fig. 2(c) gezeigt ist, wird eine Zwischenschichtoxid schicht 10 durch CVD abgeschieden. Mit einem darauf gebildeten Resistmuster (nicht gezeigt) wird die Zwischenschichtoxidschicht 10 einem selektiven Ätzen derart unterzogen, daß ein Kontaktloch 11 mit einer höheren Ätzselektivität für die Trenn-Nitridschicht 15 gebildet wird. Ein gewisses Ausmaß von Überätzen sollte der art ausgeführt werden, daß die Tiefe des Ätzens die Dicke der Zwischenschichtoxidschicht 10 überschreitet, wobei die Verände rung bzw. die Schwankung der Dicke der Zwischenschichtoxid schicht 10 und die Fluktuation der Ätzrate in Betracht gezogen werden.

Fig. 2(d) ist eine vergrößerte Schnittansicht des Bodens des Kontaktloches 11. Das Ätzen sollte derart gesteuert sein, daß es endet, wenn die Tiefe D des abgetragenen Abschnitts 12 der Trenn-Nitridschicht 15 noch kleiner ist als die Diffusionstiefe X_j der N⁺-Diffusionsschicht 8. Alternativ kann die N⁺- Diffusionsschicht 8 im voraus derart gebildet werden, daß seine Diffusionstiefe X_j größer als die Tiefe D des abgetragenen Ab schnittes 12 der Trenn-Nitridschicht 15.

Das Ätzen der Siliziumdioxidschicht durch Verwenden der Silizi umnitridschicht als eine Ätzstopperschicht kann beispielsweise mit Hilfe von C₄F₈/O₂-Gas bei 0,133 Pa in einem Plasmagenerator des ECR-Typs ausgeführt werden.

Der Prozeß wird durch Sputtern mit einem Material für eine Bar rierenmetallschicht und Aluminium und selektivem Ätzen zum Bil den einer Barrierenmetallschicht 28 auf der Innenseitenoberflä che des Kontaktloches 11 und einer Aluminiumelektrode 14, welche das Kontaktloch 11 innerhalb der Barrierenmetallschicht 28 füllt, vervollständigt. (Siehe Fig. 1.)

Der Prozeß, welcher die zweite Ausführungsform betrifft, unter scheidet sich von dem der Anmelderin bekannten Prozeß, wie unter Bezugnahme auf Fig. 19(d) erklärt wurde, darin, daß die Diffusi onsschicht 13 zum Verhindern eines Stromlecks nicht gebildet wird. Ferner wird in dem Prozeß, um das Kontaktloch 11 zu bilden, ein Ätzgas mit einer hohen Selektivität bzw. einem hohen Trennungsvermögen für die Oxidschicht gegenüber bzw. im Ver gleich zu der Nitridschicht verwendet.

Der oben erwähnte Prozeß kann wie folgt zusammengefaßt werden. Ätzen bis zu einer vorgeschriebenen Tiefe wird auf der Oberflä che des Halbleitersubstrats 1 derart ausgeführt, daß ein Hohl raum gebildet wird, in dem der Trennungsbereich, welcher eine Mehrzahl von P-Wannen 2 (aktive Bereiche) elektrisch trennt, ge bildet wird. In dem auf diese Weise gebildeten Hohlraum in dem Halbleitersubstrat 1 wird eine Siliziumnitridschicht eingebet tet. Die Oberfläche des Halbleitersubstrats 1 mit der darin ein gebetteten Siliziumnitridschicht wird durch CMP derart poliert, daß der Trennungsbereich 15 der Trenn-Nitridschicht gebildet wird.

Dann folgen Schritte zum Bilden eines erwünschten Elementes auf der P-Wanne, zum Bilden der Zwischenschichtoxidschicht 10 dar auf, und zum Bilden des Kontaktloches 11, welches die Zwischen schichtoxidschicht für den Zwischenschichtkontakt durchdringt.

Was in der zweiten Ausführungsform wichtig ist, ist, daß sogar wenn sich das Kontaktloch 11 über bzw. quer zu der N⁺- Diffusionsschicht 2 (Dotierstoffbereich) und der Trenn- Nitridschicht 15 (Trennungsbereich) befindet, das Kontaktloch 11 derart gebildet wird, daß die Tiefe D des Abtragens in der Trenn-Nitridschicht 15 kleiner ist als die Tiefe X_j der N⁺- Diffusionsschicht 8.

Wie oben erwähnt wurde, ist in der zweiten Ausführungsform die Trenn-Nitridschicht 15 als der Trennungsbereich gebildet, um den aktiven Bereich zu trennen, und sie verhindert, daß übermäßiges Überätzen an dem Boden des Kontaktlochs 11 auftritt.

Das gesteuerte Überätzen erlaubt, daß die Tiefe D des Abtragens der Trenn-Nitridschicht 15 (Trennungsbereich) in dem Kontaktloch 11 kleiner ist als die Tiefe X_j der N⁺-Diffusionsschicht 8. Dies unterdrückt ein Stromleck, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft.

Zusätzlich verzichtet, anders als die in der in der Beschrei bungseinleitung beschriebenen Technologie, der Prozeß der zwei ten Ausführungsform auf den Schritt des Bildens der Diffusions schicht zum Verhindern eines Stromlecks. Die Abwesenheit der Diffusionsschicht trägt zu der Verringerung der Kapazität zwi schen der P-Wanne 2 und der N⁺-Diffusionsschicht 8 bei.

Dritte Ausführungsform

Die dritte Ausführungsform zeigt, wie in Schnittansichten in Fig. 3(a)-3(d) gezeigt ist, einen Prozeß zum Herstellen der Halbleitervorrichtung, welcher in der ersten Ausführungsform be schrieben wurde.

Wie in Fig. 3(a) gezeigt ist, beginnt der Prozeß mit dem Ab scheiden einer Siliziumnitridschicht auf der gesamten Oberfläche eines Halbleitersubstrats 1. Die Siliziumnitridschicht wird ei nem selektiven Ätzen derart unterzogen, daß ein Teil der Silizi umnitridschicht, in dem der aktive Bereich gebildet werden soll, entfernt wird. Die verbleibende Siliziumnitridschicht wird zur Trenn-Nitridschicht 15.

Wie in Fig. 3(b) gezeigt ist, wird der freigelegte Teil der Oberfläche des Halbleitersubstrats 1, in dem die Nitridschicht entfernt ist, mit einer Siliziumschicht 27 bedeckt, welche epi taktisch durch selektives CVD aus einem Gas aufgewachsen wird, welches aus SiH₂Cl₂ und HCl zusammengesetzt ist. Die gesamte Oberfläche des Wafers wird durch CMP poliert.

Der Wafer wird mit einem N-Dotierstoff und einem P-Dotierstoff durch Ionenimplantation derart versehen, daß eine P-Wanne 2 bzw. eine N-Wanne 3 gebildet werden, wie in Fig. 3(c) gezeigt ist. Nachfolgende Schritte sind mit denjenigen, die in der zweiten Ausführungsform unter Bezugnahme auf Fig. 2(b) gezeigt ist, identisch.

Dieselben Schritte, wie sie unter Bezugnahme auf Fig. 2(c) er klärt wurden, werden ausgeführt, wie in Fig. 3(d) gezeigt ist.

Es wird darauf hingewiesen, daß die dritte Ausführungsform von der Technologie, welche unter Bezugnahme auf Fig. 19(d) erklärt wurde, darin verschieden ist, daß die Diffusionsschicht 13 zum Verhindern eines Stromlecks nicht gebildet wird. Zusätzlich ver wendet das Ätzen für das Kontaktloch 11 ein Gas mit einer hohen Selektivität bzw. einem hohen Trennungsvermögen für die Oxid schicht und die Nitridschicht.

Der oben erwähnte Prozeß kann wie folgt zusammengefaßt werden. Zuerst wird auf der Oberfläche des Halbleitersubstrats 1, wel ches beispielsweise aus Silizium gemacht ist, eine Siliziumni tridschicht abgeschieden. Die Siliziumnitridschicht wird einem selektiven Ätzen unterzogen, um seinen bestimmten Teil, in dem der aktive Bereich auf der Oberfläche des Halbleitersubstrats 1 gebildet werden soll, zu entfernen. Auf der Oberfläche des Halb leitersubstrats 1, in der die Siliziumnitridschicht entfernt ist, wird die Siliziumschicht 27 aufgewachsen. Die Oberfläche des Halbleitersubstrats 1 wird durch CMP poliert. Die auf diese Weise gebildete Siliziumschicht 27 wirkt bzw. dient als der ak tive Bereich.

Nachfolgend folgen gewöhnliche Schritte zum Bilden der P-Wanne 2 in der Siliziumschicht 27 und zum Bilden eines erwünschten Ele mentes. Darauf wird die Zwischenschichtoxidschicht 10 gebildet. Das Kontaktloch 11, welches die Zwischenschichtoxidschicht 10 durchdringt, wird gebildet, um die Zwischenschichtverbindung zu vereinfachen.

Was in der dritten Ausführungsform wichtig ist, ist, daß das Kontaktloch 11 sich über der N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und der Trenn-Nitridschicht 15 (Trennungsbereich) befindet bzw. quer dazu erstreckt und das Kontaktloch 11 derart gebildet ist, daß die Tiefe D des Abtra gens in der Trenn-Nitridschicht 15 kleiner ist als die Tiefe X_j der N⁺-Diffusionsschicht 8 (Dotierstoffbereich).

Wie oben erwähnt wurde, wird in der dritten Ausführungsform das Kontaktloch 11 derart gebildet, daß die Tiefe D des Abtragens in der Trenn-Nitridschicht 15 (Trennungsbereich) kleiner ist als die Tiefe X_j der N⁺-Diffusionsschicht 8 (Dotierstoffbereich). Diese Struktur bzw. dieser Aufbau verhindert, daß ein Stromleck von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft.

Zusätzlich verzichtet, anders als in der in der Beschreibungs einleitung beschriebenen Technologie, der Prozeß der dritten Ausführungsform auf den Schritt des Bildens der Diffusions schicht 13 zum Verhindern eines Stromlecks. Die Abwesenheit der Diffusionsschicht trägt zu der Verringerung der Kapazität zwi schen der P-Wanne 2 und der N⁺-Diffusionsschicht 8 bei.

Vierte Ausführungsform

Die Halbleitervorrichtung, welche die vierte Ausführungsform der vorliegenden Erfindung betrifft, ist aufgebaut, wie es in einer Schnittansicht in Fig. 4 gezeigt ist.

Es wird auf Fig. 4 Bezug genommen; es ist ein Trennungsbereich 18 gezeigt, welcher eine Mehrzahl von P-Wannen 2 (aktive Berei che) voneinander trennt. Er besitzt eine Viellagen- bzw. Viel schichtstruktur, welche eine Trenn-Oxidschicht 17 und eine Trenn-Nitridschicht 16 aufweist. Dies ist ein Merkmal der vierten Ausführungsform. Andere Teile sind identisch mit denjenigen der ersten Ausführungsform und daher wird deren Erklärung unter lassen.

Im folgenden wird die Struktur der Halbleitervorrichtung, welche die oben erwähnte vierte Ausführungsform betrifft, zusammenge faßt.

Die Halbleitervorrichtung besitzt den Trennungsbereich 18, wel cher zwei Schichten aufweist, wobei die obere Schicht eine Sili ziumnitridschicht 16 und die untere Schicht eine Siliziumdioxid schicht 17 ist. Siliziumnitrid hat eine niedrigere Ätzrate als die Siliziumdioxidschicht. Die Siliziumnitridschicht 16 ist der art ausgebildet, daß sie in Kontakt mit dem Seitenrand der N⁺- Diffusionsschicht 8 (Dotierstoffbereich) kommt. Sie muß vorzugs weise tiefer gebildet sein als die N⁺-Diffusionsschicht 8.

Die oben erwähnte Struktur bietet den Vorteil des Eliminierens eines Stromlecks, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft, sogar obwohl das Kontaktloch 11 sich auf dem Trennungsbereich 18 befindet, weil die Tiefe D des Abtragens in dem Trennungsbereich 18 kleiner ist als die Dicke der N⁺- Diffusionsschicht 8 (Dotierstoffbereich).

Zusätzlich verzichtet, anders als die in der Beschreibungsein leitung beschriebene Halbleitervorrichtung, die Halbleitervor richtung der vierten Ausführungsform auf die Diffusionsschicht zum Verhindern eines Stromlecks, und dies trägt zu der Verringe rung von Schritten bei und eliminiert die Möglichkeit der erhöh ten Kapazität zwischen der N⁺-Diffusionsschicht 8 und der P- Wanne 2.

Zusätzlich unterdrückt die oben erwähnte Struktur einen Bela stungsstromleck, welches über das Halbleitersubstrat 1 und die N⁺-Diffusionsschicht 8 aufgrund einer Belastung in der Trenn- Nitridschicht 15 verläuft. Ein Belastungsstromleck kann in der Halbleitervorrichtung der ersten Ausführungsform verursacht wer den. Ferner verringert die Oxidschicht 17, welche eine niedrige di-elektrische Konstante besitzt, die Kapazität zwischen dem Halbleitersubstrat 1 und der Aluminiumelektrode 14, falls die Trennschicht bzw. Trennungsschicht dieselbe Dicke besitzt.

Fünfte Ausführungsform

Die fünfte Ausführungsform zeigt, daß wie in Schnittansichten in Fig. 5(a)-5(b) gezeigt ist, einem Prozeß zum Herstellen der Halbleitervorrichtung, welche in der vierten Ausführungsform be schrieben wurde.

Wie in Fig. 5(a) gezeigt ist, beginnt der Prozeß mit dem Bedec ken der gesamten Oberfläche des Siliziumhalbleitersubstrats 1 mit einer Siliziumdioxidschicht 17 durch CVD oder thermische Oxidation.

Auf der Oxidschicht 17 wird eine Siliziumnitridschicht 16 durch CVD abgeschieden. Die Nitridschicht 16 und die Oxidschicht 17 werden einem selektiven Ätzen derart unterzogen, daß ein Hohl raum für den aktiven Bereich auf dem Halbleitersubstrat 1 gebil det wird. Nicht geätzte Teile der Nitridschicht 16 und der Oxid schicht 17 bilden einen Trennungsbereich 18 (Trennungs- Viellagen-Schicht).

Wie in Fig. 5(b) gezeigt ist, wird der freigelegte Teil der Oberfläche des Halbleitersubstrats 1 mit einer Siliziumschicht 27 bedeckt, welche Si-epitaktisch durch CVD von einem Gas, wel ches aus SiH₂Cl₂ und HCl aufgewachsen wird. Die gesamte Oberflä che des Wafers wird durch CMP poliert.

Der Wafer wird mit einem N-Dotierstoff und einem P-Dotierstoff durch Ionenimplantation derart versehen, daß eine P-Wanne 2 bzw. eine N-Wanne 3 gebildet wird. Nachfolgende Schritte sind mit denjenigen, welche in der zweiten Ausführungsform unter Bezug nahme auf Fig. 2(b) erklärt wurden, identisch.

Dieselben Schritte wie diejenigen, welche unter Bezugnahme auf Fig. 2(c) erklärt wurden, werden ausgeführt, wie in Fig. 5(d) gezeigt ist.

In der fünften Ausführungsform ist die Diffusionsschicht 13 zum Verhindern eines Stromlecks, welche in der Technologie, wie sie in Fig. 19(d) gezeigt ist, wesentlich ist, nicht vorhanden. Zu sätzlich wird in der fünften Ausführungsform ein Ätzgas benutzt, welches eine hohe Selektivität bzw. eine hohes Trennungsvermögen für die Oxidschicht gegen die bzw. im Vergleich zu der Nitrid schicht aufweist, wenn das Kontaktloch 11 gebildet wird.

Der oben erwähnte Prozeß kann wie folgt zusammengefaßt werden.

Als erstes wird auf der Oberfläche des Halbleitersubstrats 1 ei ne Siliziumdioxidschicht 17 abgeschieden, worauf fortlaufend ei ne Siliziumnitridschicht 16 gebildet wird. Die Siliziumnitrid schicht 16 und die Siliziumdioxidschicht 17 auf dem Halbleiter substrat 1 werden einem selektiven Ätzen unterzogen, um ihren bestimmten Teil, in dem die Siliziumschicht 27 aufgewachsen wird, zu entfernen. Die Oberfläche des Halbleitersubstrats 1 mit der darauf aufgewachsenen Siliziumschicht 27 wird durch CMP po liert. Die auf diese Weise gebildete Siliziumschicht 27 wirkt bzw. dient als der aktive Bereich.

Nachfolgend folgen Schritte zum Bilden der P-Wanne 2 in der Si liziumschicht 27 und zum Bilden eines erwünschten Elementes. Darauf wird die Zwischenschichtoxidschicht 10 gebildet. Das Kon taktloch 11, welches die Zwischenschichtoxidschicht 10 durch dringt, wird zum Erleichtern der Zwischenschichtverbindung ge bildet.

Was in der fünften Ausführungsform wichtig ist, ist, daß das Kontaktloch 11 sich über der N⁺-Diffusionsschicht 8 (Dotier stoffbereich) und dem Trennungsbereich 18 befinden kann bzw. sich quer dazu erstreckt und das Kontaktloch 11 derart gebildet ist, daß die Tiefe D der Abtragung in dem Trennungsbereich 18 kleiner ist als die Tiefe X_j der N⁺-Diffusionsschicht 8 (Dotier stoffbereich).

Wie oben erwähnt, wird in der fünften Ausführungsform das Kon taktloch 11 derart gebildet, daß die Tiefe D des Abtragens in dem Trennungsbereich 18 kleiner ist als die Tiefe X_j der N⁺- Diffusionsschicht 8 (Dotierstoffbereich). Dieser Aufbau bzw. diese Struktur verhindert, daß ein Stromleck von der Aluminiume lektrode 14 zu der P-Wanne 2 verläuft.

Zusätzlich verzichtet, anders als die in der Beschreibungsein leitung beschriebenen Technologie, der Prozeß der fünften Aus führungsform auf den Schritt des Bildens der Diffusionsschicht 13 zum Verhindern eines Stromlecks. Die Abwesenheit der Diffusi onsschicht trägt zu der Verringerung der Kapazität zwischen der P-Wanne 2 und der N⁺-Diffusionsschicht 8 bei.

Sechste Ausführungsform

Die Halbleitervorrichtung welche die sechste Ausführungsform der vorliegenden Erfindung betrifft eine Halblei tervorrichtung gemäß Anspruch 4. Der Dotierstoffbereich 8 weist einen Vorsprung 8a auf, wie in der vierzehnten und fünfzehnten Ausführungsform unten beschrieben und in den Fig. 16 und 17 dargestellt. Der Trennungsbereich 29 ist aufgebaut wie in der Schnittansicht in Fig. 6 gezeigt und wie an sich aus der EP 08 38 862 A1 und JP 62-190847 A bekannt.

In Fig. 6 ist ein Trennungsbereich 29 vorgesehen, welcher eine Mehrzahl von P-Wannen 2 (aktive Be reiche) voneinander trennt. Er weist eine Trenn-Oxidschicht 4 und eine Siliziumnitridschicht 21 auf, wobei die letztere zwi schen der ersteren und dem Halbleitersubstrat 1 angeordnet ist. Dies ist ein Merkmal der sechsten Ausführungsform wie sie aus dem o. g. Stand der Technik bekannt sind.

Die vorliegende Erfindung zeigt in der sechsten Ausführungs form über diesen Stand der Technik hinaus einen Dotierstoffbereich 8 mit einem Vorsprung 8a auf, wie in den Fig. 16 und 17 dargestellt und in der vierzehnten und fünfzehnten Ausführungsform beschrieben.

Im folgenden wird die Struktur des Trennbereichs 29, welche die oben erwähnte sechste Ausführungsform betrifft, erläutert.

Die Halbleitervorrichtung hat ein Siliziumhalbleitersubstrat 1, auf welchem eine Mehrzahl von P-Wannen 2 (aktive Bereiche) ge bildet sind, wobei jede eine N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und einen Trennungsbereich 29 besitzt, wel cher diese P-Wannen 2 elektrisch trennt. Der Trennungsbereich 29 weist zwei Materialien auf. Eines der zwei Materialien, welches in Kontakt mit der P-Wanne 2 ist, hat eine niedrigere Ätzrate als Siliziumdioxid. Ein bevorzugtes Beispiel eines derartigen Materials ist eine Siliziumnitridschicht.

Der Trennungsbereich 29 weist eine Siliziumnitridschicht 21 und eine Trenn-Oxidschicht 4 auf, wobei die erstere in Kontakt mit dem Siliziumhalbleitersubstrat 1 ist und die letztere von der ersteren umgeben ist.

Typischerweise befindet sich das Kontaktloch 11 über bzw. quer zu der N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und dem Tren nungsbereich 29. Und das Kontaktloch 11 ist derart gebildet, daß das Bodenteil, welches sich auf dem Trennungsbereich 29 befin det, durch die Siliziumnitridschicht 21 blockiert wird.

Siebte Ausführungsform

Die siebte Ausführungsform zeigt, wie in Schnittansichten in Fig. 7(a)-7(d) gezeigt ist, einem Prozeß zum Herstellen der Halbleitervorrichtung mit einem Trennbereich, welche in der sechsten Ausführungsform beschrieben wurde.

Wie in Fig. 7(a) gezeigt ist, beginnt der Prozeß mit dem Ab scheiden einer Oxidschicht 19 und einer Nitridschicht 20 auf der gesamten Oberfläche des Halbleitersubstrats 1. Ein selektives Ätzen wird zum Entfernen der Oxidschicht 19, der Nitridschicht 20 und des Halbleitersubstrats 1 ausgeführt, wodurch ein Hohl raum erzeugt wird, in dem der Trennungsbereich für das Halblei tersubstrat 1 gebildet werden soll.

Der Wafer wird einem Erwärmen in einer Atmosphäre von Stickstoff enthaltenden Gas derart unterzogen, daß eine Siliziumnitrid schicht 21 auf der geätzten Oberfläche des Halbleitersubstrats 1 gebildet wird, wie in Fig. 7(b) gezeigt ist.

Die Vertiefung, welche mit der Siliziumnitridschicht 21 in dem Halbleitersubstrat 1 bedeckt ist, wird mit einer Siliziumdioxid schicht gefüllt, und die Siliziumdioxidschicht wird durch CMP derart poliert, daß eine Trenn-Oxidschicht 4 gebildet wird, wie in Fig. 7(c) gezeigt ist.

Ein Ätzen wird ausgeführt zum Entfernen der Nitridschicht 20 und der Oxidschicht 19 auf der Oberfläche des Halbleitersubstrats 1.

Eine Ionenimplantation mit einem N-Dotierstoff und einem P- Dotierstoff wird ausgeführt zum Bilden einer P-Wanne 2 und einer N-Wanne 3, wie in Fig. 7(d) gezeigt ist. Die nachfolgenden Schritte sind identisch mit denjenigen, welche unter Bezugnahme auf Fig. 2(b) und 2(c) in der ersten Ausführungsform erklärt wurden.

Die siebte Ausführungsform unterscheidet sich von der unter Be zugnahme auf Fig. 19(d) erklärten Technologie darin, daß die Diffusionsschicht 13 zum Verhindern eines Stromlecks nicht ge bildet wird. Zusätzlich wird das Kontaktloch 11 durch Ätzen mit einem Gas mit einer hohen Selektivität bzw. einem hohen Tren nungsvermögen für die Oxidschicht gegen die bzw. im Vergleich zu der Nitridschicht geätzt.

Im folgenden wird der Prozeß zum Herstellen der Halbleitervor richtung gemäß der oben erwähnten siebten Ausführungsform zusam mengefaßt.

Der Prozeß beginnt mit einem selektiven Ätzen bis zu einer vor geschriebenen Tiefe zum Bilden eines Raums, in welchem ein Trennbereich zum elektrischen Trennen aktiver Bereiche in dem Halbleitersubstrat 1 gebildet werden. Die Innenseite der in dem Halbleitersubstrat 1 durch ein oben erwähntes Ätzen gebildeten Vertiefung wird derart nitridiert (d. h. in ein Nitrid umgewan delt), daß eine Siliziumnitridschicht 21 gebildet wird. Auf der Siliziumnitridschicht 21 wird eine Siliziumdioxidschicht gebil det. Mit der darauf gebildeten Siliziumdioxidschicht wird die Oberfläche des Halbleitersubstrats 1 durch CMP poliert. Daher wird der Trennungsbereich 29 gebildet, welcher die Siliziumni tridschicht 21 und die Trenn-Oxidschicht 4 aufweist.

Nachfolgend folgen Schritte zum Bilden der P-Wanne 2 (aktiver Bereich) und zum Bilden eines erwünschten Elementes. Darauf wird die Zwischenschichtoxidschicht 10 gebildet. Das Kontaktloch 11, welches die Zwischenschichtoxidschicht 10 durchdringt, wird ge bildet, um die Zwischenschichtverbindung zu dem aktiven Bereich in dem Substrat zu vereinfachen. Das Kontaktloch 11 kann sich über der N⁺-Diffusionsschicht 2 (Dotierstoffbereich) und dem Trennungsbereich 29 befinden bzw. sich quer dazu erstrecken.

Die oben erwähnte Struktur bietet den Vorteil des Eliminierens eines Stromlecks, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft, sogar wenn das Kontaktloch 11 sich auf dem Trennungsbereich 29 befindet und das Ausmaß der Abtragung in dem Trennungsbereich 29 ist groß, weil die Aluminiumelektrode 14 durch die Siliziumnitridschicht 21 abgetrennt ist.

Zusätzlich verzichtet, anders als die in der Beschreibungsein leitung beschriebene, die Halbleitervorrichtung der siebten Aus führungsform auf die Diffusionsschicht zum Verhindern eines Stromlecks, und dies trägt zu der Verringerung von Schritten bei und eliminiert die Möglichkeit des Erhöhens der Kapazität zwi schen der N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und der P- Wanne 2.

Die oben erwähnte Struktur macht es einfach, die Siliziumnitrid schicht 21 zu bilden, welche als eine Ätzstopperschicht wirkt.

Achte Ausführungsform

Die Halbleitervorrichtung der achten Ausführungsform der vorliegenden Erfindung ist aufgebaut, wie es in einer Schnittansicht in Fig. 8 gezeigt ist, wobei der Dotier stoffbereich 8 einen Vorsprung 8a aufweist.

Es wird auf Fig. 8 Bezug genommen; es sind eine Trenn-Oxid schicht 4 aus Siliziumdioxid, eine andere Silizium dioxidschicht 23, welche auf der gesamten Oberfläche des Wafers, oder insbesondere auf einer hochschmelzenden Silizidschicht 9 gebildet ist, eine Polysiliziumschicht 22, welche auf der Sili ziumdioxidschicht 23 gebildet ist, und eine Seitenwand 24 (Sili ziumdioxidschicht), welche auf der Seitenoberfläche des Kontakt loches 11 gebildet ist, vorhanden.

Derartige Ätzstop- oder Ätzschutzschichten sind beispielsweise aus der GB 2289984 A bekannt - auch zum Schutz des Anätzens eines Trenn-Oxid- Bereiches. Diese Schrift bildet daher den Oberbegriff des Anspruchs 6.

Darüberhinaus weist diese achte Ausführungsform einen Dotierbereich 8 mit einem Vorsprung 8a auf, wie in den Fig. 16 und 17 dargestellt und in den Ausführungsformen vierzehn und fünfzehn erläutert.

Nachfolgend wird vor allem die Herstellung der Ätzschutzschichten und deren Anordnung beschrieben.

In der Halbleitervorrichtung der achten Ausführungsform ist die Polysiliziumschicht 22, welche als eine Ätzstopperschicht wirkt, unterhalb der Zwischenschichtoxidschicht 10 (Zwischenschichtisolierschicht) gebildet, und unter der Polysi liziumschicht 22 ist die Siliziumdioxidschicht 23 gebildet, wel che in Kontakt mit der hochschmelzenden Silizidschicht 9 ist. Ferner ist in dem Kontaktloch 11 die innere Seitenwand 24 einer Isolierschicht gebildet, so daß angrenzende Kontakte vor einem Kurzschließen durch die Polysiliziumschicht 22 beschützt werden.

Die Halbleitervorrichtung besitzt ein Halbleitersubstrat 1, wel ches beispielsweise aus Silizium gemacht ist und auf welcher ei ne Mehrzahl von P-Wannen 2 (aktiver Bereich) gebildet sind, von denen jede eine N⁺-Diffusionsschicht (Dotierstoffbereich) be sitzt, und eine Trenn-Oxidschicht 4, welche diese P-Wannen 2 elektrisch trennt.

Die gesamte Oberfläche des Siliziumhalbleitersubstrats 1, auf welchem aktive Elemente gebildet sind, ist mit einer Siliziumdi oxidschicht 23 bedeckt. Auf dieser Siliziumdioxidschicht 23 ist eine Polysiliziumschicht 22 gebildet, und auf dieser Polysilizi umschicht 22 ist eine Zwischenschichtoxidschicht 10 gebildet.

Ein Kontaktloch 11 wird derart geöffnet, daß es die Zwischen schichtoxidschicht 10, die Polysiliziumschicht 22 und die Sili ziumdioxidschicht 23 durchdringt und die N⁺-Diffusionsschicht 8 erreicht. Auf der Innenseitenoberfläche des Kontaktloches 11 ist eine Seitenwand 24 (Siliziumdioxidschicht) gebildet.

Typischerweise ist das Kontaktloch 11 derart gebildet, daß es sich über der N⁺-Diffusionsschicht 8 und der Trenn-Oxidschicht 4 befindet bzw. sich quer dazu erstreckt und es die Trenn- Oxidschicht 4 in einem derartigen Ausmaß abträgt, daß die Tiefe D in der Trenn-Oxidschicht 4 kleiner ist als die Tiefe X_j der N⁺- Diffusionsschicht 8.

Falls nötig, ist eine hochschmelzende Silizidschicht 9 auf der Oberfläche der N⁺-Diffusionsschicht 8 in dem Siliziumhalbleiter substrat 1 gebildet. Ferner ist ein Barrierenmetallschicht 28 auf der Innenseite des Kontaktloches 11 gebildet.

Wie oben erwähnt, bietet die Halbleitervorrichtung der achten Ausführungsform den Vorteil des Eliminierens eines Stromlecks, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft, sogar obwohl der Boden des Kontaktloches 11 sich auf der Trenn- Oxidschicht 4 befindet, weil die Stärke bzw. das Ausmaß der Ab tragung in der Trenn-Oxidschicht 4 klein ist und die Tiefe der Abtragung kleiner ist als die Tiefe der N⁺-Diffusionsschicht 8.

Zusätzlich verzichtet die achte Ausführungsform auf die Diffusi onsschicht zum Verhindern eines Stromlecks, anders als die in der Beschreibungseinleitung beschriebene Technologie. Dies ver ringert die Anzahl von Schritten und eliminiert die Möglichkeit, daß die Kapazität zwischen der N⁺-Diffusionsschicht 8 und der P- Wanne 2 erhöht wird.

Neunte Ausführungsform

Die neunte Ausführungsform zeigt, wie in Schnittansichten in Fig. 9(a) bis 9(c) gezeigt ist, vor allem einen Prozeß zum Herstellen der Ätzstopschichten und deren Anordnung Halbleitervorrichtung, welche in der achten Ausführungsform be schrieben wurde.

Wie in Fig. 9(a) gezeigt ist, beginnt der Prozeß mit dem Bilden einer Trenn-Oxidschicht 4, einer P-Wanne 2, einer N-Wanne 3, einer Gateelektrode 6, einer Seitenwand 7, einer N⁺- Diffusionsschicht 8 und einer hochschmelzenden Silizidschicht 9 auf der Oberfläche des Halbleitersubstrats 1. Diese Schritte sind identisch mit denjenigen der in der in der Beschreibungs einleitung beschriebenen Technologie.

Wie in Fig. 9(b) gezeigt ist wird eine Oxidschicht 23 durch CVD auf der gesamten Oberfläche des Wafers, auf dem aktive Elemente gebildet worden sind, abgeschieden (insbesondere auf der hoch schmelzenden Silizidschicht 9). Auf der Oxidschicht 23 wird eine Polysiliziumschicht 22 gebildet, auf welcher weiter eine Zwi schenschichtoxidschicht 10 durch CVD abgeschieden wird.

Wie in Fig. 9(c) gezeigt ist, wird ein Kontaktloch in der Zwi schenschichtoxidschicht 10 durch selektives Ätzen mit einer gro ßen Selektivität bzw. großem Trennungsvermögen für die Oxid schicht gegenüber bzw. im Vergleich zu der Polysiliziumschicht durch ein Resistmuster (nicht gezeigt) mit einer Öffnung an ei ner vorgeschriebenen Stelle geöffnet. Dieses Ätzen wird an der Polysiliziumschicht 22 beendet.

Ein Ätzen mit einem chlorhaltigen Gas, welches durch das Loch zugeführt wird, wird auf der Polysiliziumschicht 22 ausgeführt und ein weiteres Ätzen mit einem fluorhaltigen Gas wird auf der dünnen Oxidschicht 23 ausgeführt.

Eine dünne Oxidschicht wird auf der gesamten Oberfläche des Wa fers abgeschieden, und ein Rückätzen mit einem fluorhaltigen Gas wird ausgeführt, um eine Seitenwand 24 in dem Kontaktloch 11 zu bilden.

Der letzte Schritt ist ein Sputtern mit Materialien eines Bar rierenmetalls und Aluminium und nachfolgendes selektives Ätzen zum Bilden einer Barrierenmetallschicht 28 auf der Innenseite des Kontaktloches 11 und einer Aluminiumelektrode 14 in dem Kontaktloch 11, welche durch die Barrierenmetallschicht 28 umgeben ist. (Siehe Fig. 8.)

Wie oben gezeigt wurde, verzichtet die neunte Ausführungsform auf die Diffusionsschicht 13 zum Verhindern eines Stromlecks, anders als die unter Bezugnahme auf Fig. 19(d) erklärte Techno logie.

Im folgenden wird der Prozeß zum Herstellen einer Halbleitervor richtung gemäß der oben erwähnten neunten Ausführungsform zusam mengefaßt.

Der Prozeß beginnt mit dem Bilden einer Mehrzahl von P-Wannen 2 (aktiver Bereich) und einer Trenn-Oxidschicht 4 zum elektrischen Trennen der P-Wannen voneinander auf der Oberfläche des Halblei tersubstrats 1. Jede P-Wanne hat eine N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und ein darauf gebildetes Element. Dann wird die gesamte Oberfläche des Wafers mit einer Siliziumdioxid schicht 23 bedeckt, welche weiter mit einer Polysiliziumschicht 22 bedeckt wird.

Nachfolgend wird die Polysiliziumschicht 22 mit einer Zwischen schichtoxidschicht 10 bedeckt, auf welcher weiter ein Resistmu ster (nicht gezeigt) mit einer vorgeschriebenen Öffnung gebildet wird. Ein Kontaktloch wird geöffnet durch Ätzen mit einer hohen Selektivität für die Zwischenschichtoxidschicht 10 im Vergleich zu der Polysiliziumschicht 22.

Ein Ätzen durch dieses Kontaktloch wird auf der Polysilizium schicht 22 und der Siliziumdioxidschicht 23 derart ausgeführt, daß ein Kontaktloch 11 geöffnet wird, welches die N⁺- Diffusionsschicht 8 erreicht. Dieses Kontaktloch 11 kann derart ausgebildet sein, daß es sich über die N⁺-Diffusionsschicht 8 und die Trenn-Oxidschicht 4 bzw. quer dazu erstreckt und daß die Tiefe der Abtragung in der Trenn-Oxidschicht 4 durch das Kontaktloch 11 kleiner ist als die Tiefe der N⁺-Diffusionsschicht 8.

Wie oben erwähnt, wird in der neunten Ausführungsform das Ätzen der dicken Zwischenschichtoxidschicht 10 durch die Polysilizium schicht 22, welche als ein Ätzstopper benutzt wird, blockiert, und dann wird ein zusätzliches Ätzen auf der dünnen Polysilizi umschicht 22 und der Oxidschicht 23 auf dem Boden des Kontaktlo ches 11 ausgeführt. Das Ätzen in dieser Weise bietet den Vorteil des einfachen Steuerns des Überätzens für den Boden des Kontakt loches 11 und eliminiert die Notwendigkeit eines übermäßigen Überätzens. Dies erlaubt es, die Stärke der Abtragung in der Trenn-Oxidschicht 4 zu begrenzen.

Demzufolge wird gemäß der neunten Ausführungsform das Kontakt loch 11 derart gebildet, daß die Tiefe D der Abtragung in der Trenn-Oxidschicht 4 kleiner ist als die Tiefe X_j der N⁺-Diffu sionsschicht 8. Diese Struktur verhindert ein Stromleck, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft.

Ferner verzichtet die neunte Ausführungsform, anders als die in der Beschreibungseinleitung beschriebene Technologie, auf den Schritt des Bildens der Diffusionsschicht 13 zum Verhindern ei nes Stromlecks. Die Abwesenheit der Diffusionsschicht verringert die Kapazität zwischen der P-Wanne 2 und der N⁺-Diffusions schicht B.

Zehnte Ausführungsform

Die Halbleitervorrichtung der zehnten Ausführungsform der Erfindung betrifft eine Halbleitervorrichtung gemäß Anspruch 6 mit einem Dotierstoffbereich 8 mit einem Vorsprung 8a, wie unten in der vierzehnten und fünfzehnten Ausfüh rungsform beschrieben.

Der Ätzschutz der Trenn-Oxid schicht 4, welche aus einer Siliziumdioxidschicht gebildet ist, wird durch eine Nitrid(Siliziumnitrid)-Schicht 25, welche auf der gesamten Oberfläche des Wafers (oder insbesondere auf der hoch schmelzenden Silizidschicht 9) gebildet ist, erreicht. Andere Teile sind mit denjenigen in der ersten Ausführungsform iden tisch und ihre Erklärung wird unterlassen.

Die zehnte Ausführungsform unterscheidet sich von der fünften Ausführungsform darin, daß sie die Nitridschicht 25 als eine Ätzstopperschicht verwendet, wohingegen die letztere als eine Ätzstopperschicht die Polysiliziumschicht 22 und die Oxidschicht 23, welche oberhalb der gesamten Oberfläche des Wafers abge schieden sind, als eine Ätzstopperschicht verwendet.

In der Halbleitervorrichtung in der zehnten Ausführungsform hat das Siliziumhalbleitersubstrat 1 auf seiner Oberfläche eine Mehrzahl von P-Wannen 2 (aktiver Bereich) mit einer N⁺- Diffusionsschicht 8 (Dotierstoffbereich) und eine Trenn- Oxidschicht 4, welche elektrisch diese P-Wannen voneinander trennt. Auf der gesamten Oberfläche des Halbleitersubstrats 1, auf welchem Elemente gebildet sind, ist eine Nitridschicht 25 (Siliziumnitridschicht) gebildet, auf welcher ferner eine Zwi schenschichtoxidschicht 10 gebildet ist.

Diese Zwischenschichtoxidschicht 10 wird von einem Kontaktloch 11 durchdrungen, welches die N⁺-Diffusionsschicht 8 erreicht.

Typischerweise ist dieses Kontaktloch 11 derart gebildet, daß es sich über der N⁺-Diffusionsschicht 8 und der Trenn-Oxidschicht 4 befindet bzw. quer dazu erstreckt und daß die Tiefe D der durch es hervorgerufenen Abtragung in der Trenn-Oxidschicht 4 kleiner ist als die Tiefe X_j er N⁺-Diffusionsschicht 8.

Wie oben erwähnt, bietet die Halbleitervorrichtung der zehnten Ausführungsform den Vorteil des Eliminierens eines Stromlecks, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft, sogar wenn der Boden des Kontaktloches 11 sich auf der Trenn- Oxidschicht 4 befindet, weil die Stärke der Abtragung in der Trenn-Oxidschicht 4 klein ist und die Tiefe der Abtragung klei ner ist als die Tiefe der N⁺-Diffusionsschicht 8.

Zusätzlich verzichtet die zehnte Ausführungsform auf die Diffu sionsschicht zum Verhindern eines Stromlecks, anders als die in der Beschreibungseinleitung beschriebene Technologie. Dies ver ringert die Anzahl von Schritten und eliminiert die Möglichkeit, daß die Kapazität zwischen der N⁺-Diffusionsschicht 8 und der P- Wanne 2 erhöht wird.

Ein anderer Vorteil der oben erwähnten Struktur ist die stärkere Verringerung der Kapazität zwischen der Aluminiumelektrode 14 und dem Halbleitersubstrat 1 als in der fünften Ausführungsform, welche die Doppellagenstruktur der Polysiliziumschicht 22 und der Oxidschicht 23 verwendet.

Elfte Ausführungsform

Die elfte Ausführungsform zeigt, wie in den Schnittansichten in Fig. 11(a)-11(c) gezeigt ist, einem Prozeß zum Herstellen der Halbleitervorrichtung, welche in der zehnten Ausführungsform be schrieben wurde.

Wie in Fig. 11(a) gezeigt ist, beginnt der Prozeß mit dem Bilden einer Trenn-Oxidschicht 4, einer P-Wanne 2, einer N-Wanne 3, ei ner Gateelektrode 6, einer Seitenwand 7, einer N⁺- Diffusionsschicht 8 und einer hochschmelzenden Silizidschicht 9 auf der Oberfläche des Halbleitersubstrats 1. Diese Schritte sind identisch mit denjenigen der in der Beschreibungseinleitung beschriebenen Technologie.

Wie in Fig. 11(b) gezeigt ist, wird auf der gesamten Oberfläche des Wafers durch CVD eine Nitridschicht 25 abgeschieden, auf welcher weiter durch CVD eine Zwischenschichtoxidschicht 10 ab geschieden wird.

Nachfolgend wird, wie Fig. 11(c) zeigt, in der Zwischenschich toxidschicht 10 ein Loch geöffnet durch selektives Ätzen mit ei ner hohen Selektivität bzw. hohem Trennungsvermögen für die Zwi schenschichtoxidschicht 10 im Vergleich zur Nitridschicht 25 durch ein Resistmuster (nicht gezeigt) mit einer Öffnung an ei ner vorgeschriebenen Stelle. Dieses Ätzen wird in der Nitrid schicht 25 beendet. Die Nitridschicht 25 wird nachfolgend einem Ätzen durch dieses Loch mit einem fluorhaltigen Gas unterzogen.

Der letzte Schritt ist ein Sputtern mit Materialien eines Bar rierenmetalls und Aluminium und nachfolgendem selektiven Ätzen zum Bilden einer Barrierenmetallschicht 28 und einer Aluminiume lektrode 14. (Siehe Fig. 10.)

Wie oben gezeigt, verzichtet die elfte Ausführungsform auf die Diffusionsschicht 13 zum Verhindern eines Stromlecks, anders als die in der Beschreibungseinleitung beschriebene Technologie, wie sie unter Bezugnahme auf Fig. 19(d) erklärt wurde.

Im folgenden wird der Prozeß zum Herstellen der Halbleitervor richtung gemäß der oben erwähnten elften Ausführungsform zusam mengefaßt.

Der Prozeß beginnt mit dem Bilden einer Mehrzahl von P-Wannen 2 (aktiver Bereich) und eines Trennungsbereichs 4 zum elektrischen Trennen der P-Wannen voneinander, auf der Oberfläche des Halb leitersubstrats 1. Jede P-Wanne hat eine N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und ein darauf gebildetes aktives Element. Dann wird die gesamte Oberfläche des Siliziumhalbleitersubstrats 1 mit einer Siliziumnitridschicht 25 bedeckt.

Auf dieser Siliziumnitridschicht 25 wird eine Zwischenschich toxidschicht 10 gebildet, auf welcher weiter ein Resistmuster mit einer vorgeschriebenen Öffnung gebildet wird. In der Zwi schenschichtoxidschicht 10 wird ein Loch geöffnet durch Ätzen mit einer hohen Selektivität bzw. hohem Trennungsvermögen gegenüber bzw. im Vergleich zu der Siliziumnitridschicht 25. Nachfol gendes Ätzen durch dieses Loch wird auf der Siliziumnitrid schicht 25 derart ausgeführt, daß ein Kontaktloch 11 geöffnet wird, welches die N⁺-Diffusionsschicht 8 erreicht. Dieses Kon taktloch 11 muß derart ausgebildet werden, daß es sich über der N⁺-Diffusionsschicht 8 und der Trenn-Oxidschicht 4 befindet und daß die Tiefe der Abtragung in der Trenn-Oxidschicht 4 durch das Kontaktloch 11 kleiner ist als die Tiefe der N⁺- Diffusionsschicht 8.

Wie oben erwähnt wurde, wird in der elften Ausführungsform das Ätzen der dicken Zwischenschichtoxidschicht 10 durch die Silizi umnitridschicht 25 als ein Ätzstopper blockiert und dann wird ein zusätzliches Ätzen ausgeführt auf der dünnen Siliziumnitrid schicht 25 auf dem Boden des Kontaktloches 11. Ein Ätzen in die ser Weise bietet den Vorteil eines leichten Steuerns des Überät zens für den Boden des Kontaktloches 11 und des Eliminierens der Notwendigkeit eines übermäßigen Überätzens. Dieses erlaubt, daß Ausmaß der Abtragung in der Trenn-Oxidschicht 4 zu begrenzen.

Demzufolge wird gemäß der elften Ausführungsform das Kontaktloch 11 derart gebildet, daß die Tiefe D der Abtragung in der Trenn- Oxidschicht 4 kleiner ist als die Tiefe X_j der N⁺- Diffusionsschicht 8. Diese Struktur verhindert ein Stromleck, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft.

Ferner verzichtet die elfte Ausführungsform, anders als die in der Beschreibungseinleitung beschriebene Technologie, auf die Diffusionsschicht zum Verhindern eines Stromlecks. Die Abwesen heit der Diffusionsschicht verringert die Kapazität zwischen der P-Wanne 2 und der N⁺-Diffusionsschicht 8.

Zwölfte Ausführungsform

Die Halbleitervorrichtung der zwölften Ausfüh rungsform der Erfindung zeigt gemäß Anspruch 6 einen Dotierstoffbereich 8 mit einem Vorsprung 8a, wie unten in der vierzehnten und fünf zehnten Ausführungsform beschrieben.

Es wird auf Fig. 12 Bezug genommen; es sind eine Trennoxid(Si liziumdioxid)-Schicht 4 als ein Trennungsbereich, eine Silizium dioxidschicht 26, welche auf der gesamten Oberfläche des Wafers, oder insbesondere auf der hochschmelzenden Silizidschicht 9 ge bildet ist, und eine Siliziumnitridschicht 25, welche auf der Siliziumdioxidschicht 26 gebildet ist, vorgesehen. Andere Teile sind identisch mit denjenigen in der fünften oder sechsten Aus führungsform, und ihre Erklärung wird unterlassen.

Die zwölfte Ausführungsform unterscheidet sich von der sechsten Ausführungsform darin, daß sie die dünne Oxidschicht 26 als eine Ätzstopperschicht verwendet, welche zwischen der Metallsilizid schicht 9 und der Nitridschicht 25, wie in Fig. 12 gezeigt ist, angeordnet ist, wohingegen die sechste Ausführungsform die Ni tridschicht 25 als eine Ätzstopperschicht, welche auf der Me tallsilizidschicht 9 abgeschieden ist, verwendet. Diese Oxid schicht ist vorzugsweise diejenige, welche durch Tieftemperatur abscheidung gebildet ist und noch wünschenswerter eine NSG- Schicht.

In der Halbleitervorrichtung in der zwölften Ausführungsform weist das Siliziumhalbleitersubstrat 1 auf seiner Oberfläche ei ne Mehrzahl von P-Wannen 2 (aktiver Bereich) mit einer N⁺- Diffusionsschicht 8 (Dotierstoffbereich) und eine Trenn-Oxid schicht 4 auf, welche elektrisch diese P-Wannen voneinander trennt. Auf der gesamten Oberfläche des Halbleitersubstrats 1, auf welchem Elemente gebildet sind, ist eine Siliziumdioxid schicht 26 gebildet, auf welcher ferner eine Zwischenschicht oxidschicht 10 gebildet ist. Die Siliziumdioxidschicht 26 ist vorzugsweise diejenige, welche durch Tieftemperaturabscheidung gebildet ist, und noch wünschenswerter eine NSG-Schicht.

Diese Zwischenschichtoxidschicht 10, Siliziumnitridschicht 25 und Siliziumoxidschicht 26 sind von einem Kontaktloch 11 durch drungen, welches die N⁺-Diffusionsschicht 8 erreicht. Typischer weise ist dieses Kontaktloch 11 derart gebildet, daß es sich über der N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und der Trenn-Oxidschicht 4 befindet bzw. quer dazu erstreckt und die Tiefe D der Abtragung in der Trenn-Oxidschicht 4 ist kleiner als die Tiefe X_j der N⁺-Diffusionsschicht 8.

Wie oben erwähnt, bietet die Halbleitervorrichtung der zwölften Ausführungsform den Vorteil des Eliminierens eines Stromlecks, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft, sogar wenn das Kontaktloch 11 sich auf der Trenn-Oxidschicht 4 befindet, weil das Ausmaß der Abtragung in der Trenn-Oxidschicht 4 klein ist und die Tiefe der Abtragung kleiner ist als die Tie fe der N⁺-Diffusionsschicht 8.

Zusätzlich verzichtet die zwölfte Ausführungsform auf die Diffu sionsschicht zum Verhindern eines Stromlecks, anders als die in der Beschreibungseinleitung beschriebene Technologie. Dies ver ringert die Anzahl von Stufen und eliminiert die Möglichkeit der Erhöhung der Kapazität zwischen der N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und der P-Wanne 2.

Einer anderer Vorteil des oben erwähnten Aufbaus besteht darin, daß es möglich ist, zu verhindern, daß die Metallsilizidschicht 9 während der Abscheidung der Siliziumnitridschicht 25 oxidiert wird, und es ist auch möglich zu verhindern, daß der Widerstand der Metallsilizidschicht 9 erhöht wird.

Dreizehnte Ausführungsform

Die dreizehnte Ausführungsform zeigt, wie in den Schnittansich ten in Fig. 13(a)-13(c) gezeigt ist, einen Prozeß zum Herstellen der Halbleitervorrichtung, welche in der zwölften Ausführungs form beschrieben wurde.

Wie in Fig. 13(a) gezeigt ist, beginnt der Prozeß mit dem Bilden eines Trennungsbereiches 4, einer P-Wanne 2, einer N-Wanne 3, einer Gateelektrode 6, einer Seitenwand 7, einer N⁺- Diffusionsschicht 8 und einer hochschmelzenden Silizidschicht 9 auf dem Halbleitersubstrat 1 eines P-Siliziums. Diese Schritte sind identisch mit denjenigen der in der Beschreibungseinleitung beschriebenen Technologie.

Wie in Fig. 13(b) gezeigt ist, wird auf der gesamten Oberfläche des Halbleitersubstrats 1 eine Siliziumoxidschicht 26, vorzugs weise durch Tieftemperaturabscheidung gebildet. Noch wünschens werter Weise kann die Siliziumdioxidschicht 26 besser eine Schicht von USG (Undoped Silicate Glass, Undotiertes Silikatglas) oder NSG (Non-Silicate Glass, Nichtsilikatglas) sein. Ein Bei spiel ist eine nichtdotierte Oxidschicht, welche durch CVD in Atmosphärendruck gebildet wird.

Auf der Oxidschicht 26 ist eine Nitridschicht 25 durch CVD abge schieden, und dann wird eine Zwischenschichtoxidschicht 10 durch CVD abgeschieden.

Nachfolgend wird, wie Fig. 13(c) zeigt, in der Zwischenschich toxidschicht 10 ein Loch geöffnet durch selektives Ätzen mit ei ner hohen Selektivität für die Oxidschicht und die Nitridschicht durch ein Resistmuster (nicht gezeigt), mit einer Öffnung an ei ner vorgeschriebenen Stelle. Dieses Ätzen wird in der Nitrid schicht 25 beendet.

Die Nitridschicht 25 und die Oxidschicht (NSG-Schicht) 26 werden nachfolgend einem Ätzen durch dieses Loch mit einem fluorhalti gen Gas unterzogen, durch beispielsweise Verwenden eines ECR- Plasmaätzsystems und CHF₃/O₂-Gas bei 0,5 bis 0,8 Pa.

Der letzte Schritt besteht aus einem Sputtern mit Materialien eines Barrierenmetalls und Aluminium und nachfolgendem selekti ven Ätzen zum Bilden einer Barrierenmetallschicht 28 auf der In nenseite des Kontaktloches 11 und Bilden einer Aluminiumelektro de 14 darin. (Siehe Fig. 12.)

Um die Halbleitervorrichtung, welche die dreizehnte Ausführungs form betrifft, zu bewerten, wurde ein Ätzen zum Bilden eines Kontaktloches ausgeführt. Die sich ergebende Probe hat den Auf bau und das Ebenenlayout, wie es in Fig. 14(a) bzw. 14(b) ge zeigt ist. Das Ausmaß der Abtragung (aufgrund des Ätzens) in der Trenn-Oxidschicht 4 wurde gegen das Muster (Fläche) in dem Kon taktloch wie in Fig. 15 gezeigt aufgetragen.

In der Halbleitervorrichtung, wie es in Fig. 14(a) und 14(b) ge zeigt ist, welche derart aufgebaut ist, daß das Kontaktloch 11 sich auf der Trenn-Oxidschicht 4 befindet, ist die Tiefe D der Abtragung aufgrund des Ätzens wie folgt definiert:

D = 100 + 950 × SB/(SA + SB) (10^-10 nm),

wobei SA die freigelegte Fläche der Trenn-Oxidschicht 4 an dem Boden des Kontaktloches und SB die freigelegte Fläche der Me tallsilizidschicht 9 ist. Es gibt 10239 00070 552 001000280000000200012000285911012800040 0002019907070 00004 10120eine Beziehung zwischen D und SB/(SA + SB) wie in Fig. 15 gezeigt ist.

Diese Gleichung deutet darauf hin, daß je kleiner SB ist, und je größer SA ist, desto kleiner ist D.

In dieser Ausführungsform wurde die N⁺-Diffusionsschicht derart gebildet, daß seine Tiefe X_j größer ist als D, welches von SA und SB in dem Layout des Kontaktloches berechnet wurde.

Im folgenden wird der Prozeß zum Herstellen der Halbleitervor richtung gemäß der oben erwähnten dreizehnten Ausführungsform zusammengefaßt.

Der Prozeß beginnt mit dem Bilden einer Mehrzahl von P-Wannen 2 (aktive Bereiche) und einer Trenn-Oxidschicht 4 zum elektrischen Trennen der P-Wannen voneinander auf der Oberfläche des Halblei tersubstrats 1. Jede P-Wanne hat eine N⁺-Diffusionsschicht 8 (Dotierstoffbereich) und ein darauf gebildetes aktives Element. Dann wird die gesamte Oberfläche des Halbleitersubstrats 1 mit einer Oxidschicht 26 (Siliziumdioxidschicht) bedeckt. Auf dieser Oxidschicht wird eine Nitridschicht 25 (Siliziumnitridschicht) gebildet.

Auf dieser Siliziumnitridschicht 25 wird eine Zwischenschich toxidschicht 10 gebildet, auf welcher weiter ein Resistmuster mit einer vorgeschriebenen Öffnung (nicht gezeigt) gebildet wird. In der Zwischenschichtoxidschicht 10 wird ein Loch geöff net durch Ätzen mit einer hohen Selektivität bzw. einem hohen Trennvermögen gegenüber oder zur Siliziumnitridschicht 25. Zu sätzliches Ätzen durch dieses Loch wird ausgeführt auf der Ni tridschicht 25 und der Oxidschicht 26, so daß ein Kontaktloch 11 geöffnet wird, das die N⁺-Diffusionsschicht 8 erreicht.

Vorzugsweise wird die Oxidschicht 26 besser durch Tieftempera turabscheidung gebildet, mehr vorzugsweise aus einer USG- Schicht.

Dieses Kontaktloch 11 kann derart gebildet sein, daß es sich über der N⁺-Diffusionsschicht 8 und der Trenn-Oxidschicht 4 be findet bzw. sich quer dazu erstreckt und daß die Tiefe der Ab tragung in der Trenn-Oxidschicht 4 durch das Kontaktloch 11 kleiner ist als die Tiefe X_j der N⁺-Diffusionsschicht 8.

Alternativ kann die N⁺-Diffusionsschicht 8 derart gebildet sein, daß seine Tiefe X_j größer ist als D, die Tiefe der Abtragung in der Trenn-Oxidschicht 4, durch Schätzen von D aus dem Layout des Kontaktloches 11.

Wie oben erwähnt, wird in der dreizehnten Ausführungsform das Ätzen der dicken Zwischenschichtoxidschicht 10 durch die Nitrid schicht 25 als ein Ätzstopper blockiert und dann wird ein zu sätzliches Ätzen auf der dünnen Nitridschicht 25 und der Oxid schicht 26 auf dem Boden des Kontaktloches 11 ausgeführt. Ein Ätzen in dieser Weise bietet den Vorteil des leichten Steuerns des Überätzens für den Boden des Kontaktloches 11 und des Elimi nierens der Notwendigkeit eines übermäßigen Überätzens. Dieses erlaubt, das Ausmaß der Abtragung in der Trenn-Oxidschicht 4 zu begrenzen.

Demzufolge wird gemäß der dreizehnten Ausführungsform das Kon taktloch 11 derart gebildet, daß die Tiefe D der Abtragung in der Trenn-Oxidschicht 4 kleiner ist als die Tiefe X_j der N⁺- Diffusionsschicht 8. Dieser Aufbau verhindert ein Stromleck, welches von der Aluminiumelektrode 14 zu der P-Wanne 2 verläuft.

Ferner verzichtet die dreizehnte Ausführungsform, anders als die in der Beschreibungseinleitung beschriebene Technologie, auf die Diffusionsschicht zum Verhindern eines Stromlecks. Die Abwesen heit der Diffusionsschicht verringert die Kapazität zwischen der P-Wanne 2 und der N⁺-Diffusionsschicht 8.

Vierzehnte Ausführungsform

Die Halbleitervorrichtung, welche die vierzehnte Ausführungsform der vorliegenden Erfindung betrifft, ist aufgebaut, wie es in einer Teildraufsicht in Fig. 16 gezeigt ist.

Es wird auf Fig. 16 Bezug genommen; es ist eine N⁺- Diffusionsschicht 8 (Dotierstoffbereich) und eine Trenn- Oxidschicht 4 zum Isolieren aktiver Bereiche voneinander vorhan den. In dieser Ausführungsform weist die N⁺-Diffusionsschicht 8 einen Vorsprung 8a auf, welcher in die Trenn-Oxidschicht 4 eindringt bzw. hineinragt, und das Kontaktloch 11 ist derart ge bildet, daß es sich über dem Vorsprung 8a der N⁺- Diffusionsschicht 8 und der Trenn-Oxidschicht 4 befindet, welche den Vorsprung 8a umgibt.

In Fig. 16 bezeichnet SA die freigelegte Fläche des Trennungsbe reiches 4 (Trenn-Oxidschicht) an dem Boden des Kontaktloches, und SB bezeichnet die freigelegte Fläche der Metallsilizid schicht 9 an dem Boden des Kontaktloches.

In dieser Ausführungsform wurden Versuche gemacht, die Trenn- Oxidschicht 4 in drei Richtungen innerhalb des Kontaktloches 11 einzubauen, und die Fläche SA groß werden zu lassen (wie in Fig. 16 gezeigt ist), wodurch die Tiefe D der Abtragung, welche mit SA und SB verbunden ist, zu verringern, wie in der dreizehnten Ausführungsform erklärt wurde.

Im folgenden wird der Aufbau der Halbleitervorrichtung, welche die oben erwähnte vierzehnte Ausführungsform betrifft, zusammen gefaßt.

In der vierzehnten Ausführungsform weist die P-Wanne 2 (aktiver Bereich) einen Vorsprung auf, welcher in die Trenn-Oxidschicht 4 über der Grenze bzw. über dem Grenzbereich zwischen der P-Wanne 2 und der Trenn-Oxidschicht 4 hineinragt. In anderen Worten ist die N⁺-Diffusionsschicht 8 derart gebildet, daß sie den Vor sprung 8a aufweist. Zusätzlich ist das Kontaktloch 11 so gebil det, daß es sich auf dem Vorsprung 8a der N⁺-Diffusionsschicht 8 und der Trenn-Oxidschicht 4, welche den Vorsprung 8a umgibt, be findet.

Genauer gesagt, ist das Kontaktloch 11 in einer derartigen Art ausgebildet, daß es den Vorsprung 8a der N⁺-Diffusionsschicht 8, die Trenn-Oxidschicht 4 in Kontakt mit dem spitzen Ende des Vorsprungs 8a und die Trenn-Oxidschicht 4 in Kontakt mit beiden Seiten des Vorsprungs 8a erreicht.

Wie oben erwähnt, ist es gemäß dieser Ausführungsform möglich, das Ausmaß der Abtragung in der Trenn-Oxidschicht 4 durch Aus wählen eines geeigneten Musters in dem Kontaktloch 11 zu verrin gern. Alternativ ist es möglich, die N⁺-Diffusionsschicht 8 der art zu bilden, daß ihre Tiefe größer ist als das vorausgesagte Ausmaß der Abtragung der Trenn-Oxidschicht 4.

Das Layout gemäß dieser Ausführungsform macht es möglich, die Kapazität zwischen der P-Wanne 2 und der N⁺-Diffusionsschicht 8 zu verringern.

Fünfzehnte Ausführungsform

Die Halbleitervorrichtung, welche die fünfzehnte Ausführungsform der Erfindung betrifft, ist aufgebaut, wie es in einer Teil draufsicht in Fig. 17 gezeigt ist.

Diese Ausführungsform hat einen Vorteil gegenüber der vierzehn ten Ausführungsform. In der vierzehnten Ausführungsform fluktu iert bzw. variiert, wenn das Kontaktloch 11 in der x-Richtung, wie in der Figur angezeigt, versetzt ist, die freigelegte Fläche SB der Metallsilizidschicht 9 an dem Boden des Kontaktloches und daher fluktuiert der Kontaktwiderstand.

In dieser Ausführungsform ist die freigelegte Fläche der Tren nungsschicht bzw. Trennschicht 4 durch zwei Richtungen in dem Kontaktloch bestimmt.

In anderen Worten ist in dieser Ausführungsform das Kontaktloch 11 derart gebildet, daß es den mittleren Abschnitt des Vor sprungs 8a der N⁺-Diffusionsschicht 8 und die Trenn-Oxidschicht 4 in Kontakt mit beiden Seiten des Vorsprungs 8a erreicht, wobei das Spitzenende des Vorsprungs 8a der N⁺-Diffusionsschicht 8, welche in dem Vorsprung der P-Wanne 2 gebildet ist, ausgeschlos sen ist.

Der Vorteil dieses Aufbaus besteht darin, daß die freigelegte Fläche SB der Metallsilizidschicht 9 unverändert bleibt, wodurch der Kontaktwiderstand stabil bleibt, sogar wenn das Kontaktloch 11 in der x-Richtung versetzt ist.

Nun können die Wirkungsweise und die Vorteile der Erfindung wie folgt zusammengefaßt werden.

Wie oben erwähnt, bietet die Halbleitervorrichtung der Erfindung den Vorteil des Verhinderns eines Stromlecks, welches von dem Kontakt zu dem Dotierstoffbereich verläuft, weil das Ausmaß der Abtragung in dem Trennungsbereich bzw. Trennbereich klein ist, sogar obwohl das Kontaktloch für die Zwischenschichtverbindung sich auf dem Trennungsbereich befindet, oder weil das Kontakt loch von dem Dotierstoffbereich des aktiven Bereiches derart ge trennt ist, daß der Kontakt nicht in Kontakt mit dem Dotier stoffbereich kommt.

Zusätzlich wird in der Halbleitervorrichtung die Diffusions schicht zum Verhindern des Stromlecks nicht benötigt, anders als in der in der Beschreibungseinleitung beschriebenen Technologie. Dieses macht es möglich, die Kapazität zwischen dem Halbleiter substrat (oder Wanne) und dem Dotierstoffbereich zu verringern. Die Abwesenheit der Diffusionsschicht führt zu einer Verringe rung in der Anzahl von Herstellungsschritten.

Claims

1. Halbleitervorrichtung mit
einem Halbleitersubstrat (1),
einer Mehrzahl von Dotierstoffbereichen (8), welche an der Oberfläche des Halbleitersubstrats (1) gebildet sind, wobei die Dotierstoffbereiche (8) eine vorbestimmte Tiefe aufweisen, mindestens einem Isolierbereich (15), welcher an der Oberflä che des Halbleitersubstrats (1) gebildet ist, zum elektrischen Trennen der Dotierstoffbereiche (8) voneinander,
einer Zwischenschichtisolierschicht (10), welche auf der Ober fläche des Halbleitersubstrats (1) gebildet ist,
einem Kontaktloch (11) für den jeweiligen Dotierstoffbereich (8) der Mehrzahl von Dotierstoffbereichen, wobei das Kontakt loch die Zwischenschichtisolierschicht (10) durchdringt und den jeweiligen Dotierstoffbereich (8) und den Isolierbereich (15) über die zugehörige Grenze hinweg erreicht,
einem Kontaktmaterial (14), welches in das Kontaktloch (11) gefüllt ist,
dadurch gekennzeichnet, daß der Isolierbereich (15) ein Mate rial aufweist, welches eine wesentlich kleinere Ätzrate als die Zwischenschichtisolierschicht (10) besitzt, und der Boden des Kontaktloches (11) sich in den Isolierbereich (15) bis zu einer Tiefe erstreckt, welche geringer ist als die Tiefe des Dotierstoffbereiches (8).

2. Halbleitervorrichtung nach Anspruch 1, bei der das Halb leitersubstrat (1) Silizium aufweist, die Zwischenschichtiso lierschicht (10) Siliziumdioxid aufweist und der Isolierbe reich (15) Siliziumnitrid aufweist.

3. Halbleitervorrichtung nach Anspruch 1, bei der das Halb leitersubstrat (1) Silizium aufweist, die Zwischenschichtiso lierschicht (10) Siliziumdioxid aufweist und der Trennungsbe reich (18) einen Doppellagenaufbau einer Siliziumnitridschicht (16) und einer Siliziumoxidschicht (17), welche unterhalb der Siliziumnitridschicht (16) gebildet ist, aufweist.

4. Halbleitervorrichtung mit
einem Halbleitersubstrat (1),
einer Mehrzahl von Dotierstoffbereichen (8), welche an der Oberfläche des Halbleitersubstrats (1) gebildet sind,
einem Isolierbereich (29), welcher an der Oberfläche des Halb leitersubstrats (1) gebildet ist zum elektrischen Trennen der Dotierstoffbereiche (8) voneinander,
einer Zwischenschichtisolierschicht (10), welche auf der Ober fläche des Halbleitersubstrats (1) gebildet ist,
einem Kontaktloch (11) für den jeweiligen Dotierstoffbereich (8) der Mehrzahl von Dotierstoffbereichen, wobei das Kontakt loch die Zwischenschichtisolierschicht (10) durchdringt und den jeweiligen Dotierstoffbereich (8) und den Isolierbereich (29) über die zugehörige Grenze hinweg erreicht,
einem Kontaktmaterial (14), welches in das Kontaktloch (11) gefüllt ist,
wobei der Isolierbereich (29) ein Material (21) aufweist, wel ches eine wesentlich kleinere Ätzrate als die Zwischenschicht isolierschicht (10) besitzt, mindestens an der Grenzfläche zu den Dotierstoffbereichen (8),
dadurch gekennzeichnet, daß der Dotierstoffbereich (8) einen Vorsprung (8a) aufweist, welcher in den Isolierbereich (29) quer zu der Grenze zwischen dem Dotierstoffbereich (8) und dem Isolierbereich (29) hineinragt, und das Kontaktloch (11) den Dotierstoffbereich (8) in dem Vorsprung (8a) und den auf bei den Seiten des Vorsprungs (8a) benachbarten Isolierbereich (29) erreicht.

5. Halbleitervorrichtung nach Anspruch 4, bei der das Halb leitersubstrat (1) Silizium aufweist, die Zwischenschichtiso lierschicht (10) Siliziumdioxid aufweist und das Material (21) in dem Isolierbereich (29) Siliziumnitrid aufweist.

6. Halbleitervorrichtung mit
einem Halbleitersubstrat (1),
einer Mehrzahl von Dotierstoffbereichen (8), welche an der Oberfläche des Halbleitersubstrats (1) gebildet sind, wobei die Dotierstoffbereiche (8) eine vorbestimmte Tiefe aufweisen,
einem Isolierbereich (4), welcher an der Oberfläche des Halb leitersubstrats (1) gebildet ist, zum elektrischen Trennen der Dotierstoffbereiche (8) voneinander,
einer Zwischenschicht (22, 23; 25; 25, 26), welche auf der ge samten Oberfläche des Halbleitersubstrats (1) gebildet ist,
einer Zwischenschichtisolierschicht (10), welche auf der Zwi schenschicht (22, 23; 25; 25, 26) gebildet ist, und
einem Kontaktloch (11) für den jeweiligen Dotierstoffbereich (8) der Mehrzahl von Dotierstoffbereichen, wobei das Kontakt loch die Zwischenschichtisolierschicht (10) und die Zwischen schicht (22, 23; 25, 25, 26) durchdringt und den jeweiligen Dotierstoffbereich (8) und den Isolierbereich (4) über die zu gehörige Grenze hinweg erreicht,
einem Kontaktmaterial (14), welches in das Kontaktloch (11) gefüllt ist,
wobei die Zwischenschicht (22, 23; 25, 25, 26) ein Material mit einer wesentlich kleineren Ätzrate als die Zwischen schichtisolierschicht (10) aufweist, und der Boden des Kon taktloches 11 sich in den Isolierbereich (4) bis zu einer Tie fe erstreckt, die geringer ist als die Tiefe des Dotierstoff bereiches (8),
dadurch gekennzeichnet, daß der Dotierstoffbereich (8) einen Vorsprung (8a) aufweist, welcher in den Isolierbereich (29) quer zu der Grenze zwischen dem Dotierstoffbereich (8) und dem Isolierbereich (29) hineinragt, und das Kontaktloch (11) den Dotierstoffbereich (8) in dem Vorsprung (8a) und den auf bei den Seiten des Vorsprungs (8a) benachbarten Isolierbereich (29) erreicht.

7. Halbleitervorrichtung nach Anspruch 6, bei der das Halb leitersubstrat (1) Silizium aufweist, die Zwischenschichtisolierschicht (10) Siliziumdioxid aufweist, und das Material in der Zwischenschicht (25) Siliziumnitrid aufweist.

8. Halbleitervorrichtung nach Anspruch 6, bei der das Halb leitersubstrat (1) Silizium aufweist, die Zwischenschichtiso lierschicht (10) Siliziumdioxid aufweist und die Zwischen schicht (25, 26) einen Doppellagenaufbau aus einer Siliziumni tridschicht (25) und einer Siliziumoxidschicht (26), welche unterhalb der Siliziumnitridschicht (25) gebildet ist, auf weist.

9. Halbleitervorrichtung nach Anspruch 8, bei der die Sili ziumdioxidschicht (26) eine USG-Schicht ist, welche durch Tieftemperaturabscheidung gebildet ist.

10. Halbleitervorrichtung nach Anspruch 6, bei der das Halb leitersubstrat (1) Silizium aufweist, die Zwischenschichtiso lierschicht (10) Siliziumdioxid aufweist und die Zwischen schicht (22, 23) einen Doppellagenaufbau aus einer Polysili ziumschicht (22) und einer Siliziumdioxidschicht (23), welche unterhalb der Polysiliziumschicht (22) gebildet ist, aufweist.

11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der der Dotierstoffbereich (8) einen Vorsprung (8a) auf weist, welcher in den Isolierbereich (4, 15, 18) quer zu der Grenze zwischen dem Dotierstoffbereichen (8) und dem Isolier bereich (4, 15, 18) hineinragt, und das Kontaktloch (11) den Dotierstoffbereich (8) in dem Vorsprung (8a) und den auf bei den Seiten des Vorsprungs (8a) benachbarten Isolierbereich (4, 15, 18) erreicht.

12. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten
Ausführen eines Ätzens auf der Oberfläche eines Halbleitersub strats (1), wodurch selektiv bis zu einer vorgeschriebenen Tiefe der Teil, in dem ein Isolierbereich zum elektrischen Trennen einer Mehrzahl von aktiven Bereichen voneinander ge bildet werden soll, entfernt wird,
Einbetten einer Siliziumnitridschicht (15) in dem Teil des Halbleitersubstrats (1), welcher durch das Ätzen entfernt wur de,
Polieren der Oberfläche des Halbleitersubstrats (1), in dem die Siliziumnitridschicht (15) eingebettet wurde, durch ein CMP-Verfahren, wodurch ein Isolierbereich (15) aus der Sili ziumnitridschicht gebildet wird,
Bilden von Dotierstoffbereichen (8) an der Oberfläche des Halbleitersubstrats,
Bilden einer Zwischenschichtisolierschicht (10) auf der Ober fläche des Halbleitersubstrats,
selektives Ätzen der Zwischenschichtisolierschicht (10) an einer Stelle, an der die Siliziumnitridschicht (15) und ein Dotierstoffbereich (8) unterhalb der Zwischenschichtisolier schicht (10) eine Grenze bilden, mit einer höheren Ätzselekti vität für die Siliziumnitridschicht (15) und mit einem Überät zen derart, daß die Tiefe des Ätzens die Dicke der Zwischen schichtisolierschicht (10) überschreitet, jedoch geringer ist als die Tiefe des Dotierstoffbereiches (8).

13. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten
Abscheiden einer Siliziumnitridschicht (15) auf der Oberfläche eines Siliziumhalbleitersubstrats (1),
selektives Entfernen der Siliziumnitridschicht (15) von dem Teil der Oberfläche des Siliziumhalbleitersubstrats (1), in dem ein aktiver Bereich gebildet werden soll,
Aufwachsen einer Siliziumschicht (27) in dem Teil, von dem die Siliziumnitridschicht auf dem Siliziumhalbleitersubstrat (1) entfernt wurde, und
Polieren der Oberfläche des Siliziumhalbleitersubstrats (1), auf dem die Siliziumschicht aufgewachsen wurde, durch ein CMP- Verfahren, wodurch ein Isolierbereich (15) aus der Silizium schicht (27) gebildet wird,
Bilden von Dotierstoffbereichen (8) an der Oberfläche des Halbleitersubstrats,
Bilden einer Zwischenschichtisolierschicht (10) auf der Ober fläche des Halbleitersubstrats,
selektives Ätzen der Zwischenschichtisolierschicht (10) an einer Stelle, an der die Siliziumnitridschicht (15) und ein Dotierstoffbereich (8) unterhalb der Zwischenschichtisolier schicht (10) eine Grenze bilden, mit einer höheren Ätzselekti vität für die Siliziumnitridschicht (15) und mit einem Überät zen derart, daß die Tiefe des Ätzens die Dicke der Zwischen schichtisolierschicht (10) überschreitet, jedoch geringer ist als die Tiefe des Dotierstoffbereiches (8).

14. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
Bilden einer Siliziumdioxidschicht (17) auf der Oberfläche eines Siliziumhalbleitersubstrats (1);
Abscheiden einer Siliziumnitridschicht (16) auf der Silizium dioxidschicht;
Selektives Entfernen der Siliziumnitridschicht (16) und der Siliziumdioxidschicht (17) von dem Teil der Oberfläche des Si liziumhalbleitersubstrats (1), in dem ein aktiver Bereich ge bildet werden soll;
Aufwachsen einer Siliziumschicht (27) in dem Teil auf dem Si liziumhalbleitersubstrat (1), von dem die Siliziumnitrid schicht (16) und die Siliziumdioxidschicht (17) entfernt sind; und
Polieren der Oberfläche des Siliziumhalbleitersubstrats (1), auf der die Siliziumschicht (27) aufgewachsen wurde, durch ein CMP-Verfahren, wodurch ein aktiver Bereich (27) aus der Sili ziumschicht (27) gebildet wird;
Bilden von Dotierstoffbereichen (8) an der Oberfläche des Halbleitersubstrats;
Bilden einer Zwischenschichtisolierschicht (10) auf der Ober fläche des Halbleitersubstrats;
Selektives Ätzen der Zwischenschichtisolierschicht (10) an einer Stelle, an der die Siliziumnitridschicht (16) und ein Dotierstoffbereich (8) unterhalb der Zwischenschichtisolier schicht (10) eine Grenze bilden, mit einer höheren Ätzselekti vität für die Siliziumnitridschicht (16) und mit einem Überät zen derart, daß die Tiefe des Ätzens die Dicke der Zwischen schichtisolierschicht (10) überschreitet, jedoch geringer ist als die Tiefe des Dotierstoffbereiches (8).

15. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
Ausführen eines Ätzens auf der Oberfläche eines Siliziumhalb leitersubstrats (1), wodurch bis zu einer vorgeschriebenen Tiefe der Teil, in dem ein Isolierbereich zum elektrischen Trennen einer Mehrzahl von aktiven Bereichen voneinander ge bildet werden soll, selektiv entfernt wird;
Nitridieren der Oberfläche des Teiles des Siliziumhalbleiter substrats (1), welches durch das Ätzen entfernt wurde;
Einbetten einer Siliziumdioxidschicht (4) auf der Siliziumni tridschicht (21); und
Polieren der Oberfläche des Siliziumhalbleitersubstrats (1), auf der die Siliziumdioxidschicht (4) eingebettet wurde, durch ein CMP-Verfahren, wodurch ein Isolierbereich (29) der Sili ziumnitridschicht (21) und der Siliziumdioxidschicht (4) ge bildet wird;
Bilden von Dotierstoffbereichen (8) an der Oberfläche des Siliziumhalbleitersubstrats (1);
Bilden einer Zwischenschichtisolierschicht (10) auf der Ober fläche des Halbleitersubstrats;
Selektives Ätzen der Zwischenschichtisolierschicht (10) an einer Stelle, an der der Isolierbereich (29) und ein Dotier stoffbereich (8) unterhalb der Zwischenschichtisolierschicht (10) eine Grenze bilden, mit einem Überätzen derart, daß die Tiefe des Ätzens durch die eingebettete Siliziumdioxidschicht (4) geht und die Siliziumnitridschicht (21) erreicht,
dadurch gekennzeichnet, daß ein Dotierstoffbereich (8) derart gebildet ist, daß er einen Vorsprung (8a) aufweist, der über die Grenze des Dotierstoffbereichs (8) zur Isolierschicht (4) hinaus in den Isolierbereich (4) hineinragt und das Kontaktloch (11) so gebildet ist, daß es sich auf dem Vorsprung (8a) befindet.

16. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
Bilden einer Siliziumdioxidschicht (23) auf der gesamten Ober fläche eines Siliziumhalbleitersubstrats (1), welches eine Mehrzahl von aktiven Bereichen aufweist, wobei jeder einen Do tierstoffbereich (8) und ein darauf gebildetes Element auf weist, und eines Isolierbereiches (4) zum elektrischen Trennen der aktiven Bereiche voneinander;
Bilden einer Polysiliziumschicht (22) auf der Siliziumdioxid schicht (23);
Bilden einer Zwischenschichtisolierschicht (10) auf der Poly siliziumschicht (22);
Bilden eines Resistmusters mit einer vorgeschriebenen Öffnung auf der Zwischenschichtisolierschicht (10);
Ätzen der Zwischenschichtisolierschicht (10) mit einer hohen Ätzselektivität gegen die Polysiliziumschicht (22), wobei ein Kontaktloch (11) an einer Stelle gebildet wird, an der der Isolierbereich (4) und ein Dotierstoffbereich (8) eine Grenze bilden;
Ätzen der Polysiliziumschicht und der Siliziumdioxidschicht (23) durch das Loch, derart, daß ein Kontaktloch (11) gebildet wird, welches den Dotierstoffbereich erreicht und den Isolier bereich (4) in einem Ausmaß abträgt, daß die Ätztiefe geringer ist als die Tiefe des Dotierstoffbereichs (8); und
Bilden einer Seitenwand auf der Innenseite des Kontaktloches (11),
dadurch gekennzeichnet, daß ein Dotierstoffbereich (8) derart gebildet ist, daß er einen Vorsprung (8a) aufweist, der über die Grenze des Dotierstoffbereichs (8) zur Isolierschicht (4) hinaus in den Isolierbereich (4) hineinragt und das Kontakt loch (11) so gebildet ist, daß es sich auf dem Vorsprung (8a) befindet.

17. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
Bilden einer Siliziumnitridschicht (25) auf der gesamten Ober fläche eines Siliziumhalbleitersubstrats (1), welches eine Mehrzahl von aktiven Bereichen (2) aufweist, wobei jeder einen Dotierstoffbereich (8) und ein darauf gebildetes Element auf weist, und eines Isolierbereiches (4) zum elektrischen Trennen der aktiven Bereiche voneinander;
Bilden einer Zwischenschichtisolierschicht (10) auf der Sili ziumnitridschicht (25);
Bilden eines Resistmusters mit einer vorgeschriebenen Öffnung auf der Zwischenschichtisolierschicht (10);
Ätzen der Zwischenschichtisolierschicht (10) mit einer hohen Ätzselektivität gegen die Siliziumnitridschicht (25), wobei ein Loch an einer Stelle gebildet wird, an der der Iso lierbereich (4) und ein Dotierstoffbereich eine Grenze bilden; und
Ätzen der Siliziumnitridschicht (25) durch das Loch mit einer hohen Ätzselektivität für die Siliziumnitridschicht derart, daß ein Kontaktloch (11) gebildet wird, welches den Dotier stoffbereich erreicht und den Isolierbereich (4) in einem Aus maß abträgt, daß die Ätztiefe geringer ist als die Tiefe des Dotierstoffbereichs (8),
dadurch gekennzeichnet, daß ein Dotierstoffbereich (8) derart gebildet ist, daß er einen Vorsprung (8a) aufweist, der über die Grenze des Dotierstoffbereichs (8) zur Isolierschicht (4) hinaus in den Isolierbereich (4) hineinragt und das Kontakt loch (11) so gebildet ist, daß es sich auf dem Vorsprung (8a) befindet.

18. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten:
Bilden einer Siliziumdioxidschicht (26) auf der gesamten Ober fläche eines Siliziumhalbleitersubstrats (1), welches eine Mehrzahl von aktiven Bereichen (2) aufweist, wobei jeder einen Dotierstoffbereich (8) und ein darauf gebildetes Element aufweist, und eines Isolierbereiches (4) zum elektrischen Trennen der aktiven Bereiche voneinander;
Bilden einer Siliziumnitridschicht (25) auf der Siliziumdi oxidschicht (26);
Bilden einer Zwischenschichtisolierschicht (10) auf der Sili ziumnitridschicht (25);
Bilden eines Resistmusters mit einer vorgeschriebenen Öffnung auf der Zwischenschichtisolierschicht (10), Ätzen der Zwi schenschichtisolierschicht (10) mit einer hohen Ätzselektivi tät für die Siliziumnitridschicht (25), wodurch ein Loch an einer Stelle gebildet wird, an der der Isolierbereich (4) und ein Dotierstoffbereich (8) eine Grenze bilden; und
Ätzen der Siliziumnitridschicht (25) und der Siliziumdioxid schicht (26) durch das Loch derart, daß ein Kontaktloch (11) gebildet wird, welches den Dotierstoffbereich erreicht und den Isolierbereich (4) in einem Ausmaß abträgt, daß die Ätztiefe geringer ist als die Tiefe des Dotierstoffbereichs (8),
dadurch gekennzeichnet, daß ein Dotierstoffbereich (8) derart gebildet ist, daß er einen Vorsprung (8a) aufweist, der über die Grenze des Dotierstoffbereichs (8) zur Isolierschicht (4) hinaus in den Isolierbereich (4) hineinragt und das Kontakt loch (11) so gebildet ist, daß es sich auf dem Vorsprung (8a) befindet.