DE4127967C2 - MOS-Transistor mit Gate-Drain-Elektrodenüberlapp und Verfahren zu seiner Herstellung - Google Patents

MOS-Transistor mit Gate-Drain-Elektrodenüberlapp und Verfahren zu seiner Herstellung

Info

Publication number
DE4127967C2
DE4127967C2 DE4127967A DE4127967A DE4127967C2 DE 4127967 C2 DE4127967 C2 DE 4127967C2 DE 4127967 A DE4127967 A DE 4127967A DE 4127967 A DE4127967 A DE 4127967A DE 4127967 C2 DE4127967 C2 DE 4127967C2
Authority
DE
Germany
Prior art keywords
layer
gate
insulation layer
conductive layer
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE4127967A
Other languages
English (en)
Other versions
DE4127967A1 (de
Inventor
Young-Seok Choi
Kwang-Dong Yu
Tae-Young Won
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Korea Semiconductor Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE4127967A1 publication Critical patent/DE4127967A1/de
Application granted granted Critical
Publication of DE4127967C2 publication Critical patent/DE4127967C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having significant overlap between the lightly-doped extensions and the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und insbesondere einen Metalloxidhalbleitertransistor (MOS-Transistor) mit einem überlappenden Gate-Drain-Elektrodenbereich gemäß dem Oberbegriff des Anspruchs 1 und ein Verfahren zu dessen Herstellung.
Zur Verbesserung der Zuverlässigkeit gegenüber Leitungsträgern hoher Energie (hot carrier) und zur Verbesserung der Leistungsfähigkeit eines Submikrometerbereichs MOS sind bestimmte Strukturen für einen MOS-Transistor bekannt, wie z. B. Strukturen mit schwach dotierten Drain-Elektroden (Lightly Doped Drain) (LDD) mit einem vollständigen Überlapp zwischen einem Diffusionsbereich mit geringer Konzentraton und einer Gate-Elektrode, wie z. B. einer schwach dotierten Drain-Elektrodenstruktur in Form eines inversen T (Inverse-T) Lightly Doped Drain (ITLDD) und eine Struktur mit einer die Drain-Elektrode überlappenden Gate-Elektrode (gate overlapped drain (GOLD)).
Die ITLDD und GOLD-Strukturen sind im International Electron Device Meeting (IEDM) Tech. Dig., 1989, Seiten 769-772, IEDM Tech. Dig., 1986, S. 742-745, IEDM Techn. Dig., 1987, S. 38-41 und IEDM Tech. Dig., 1989, S. 617-620 beschrieben worden. Strukturen mit großem Gate-Drain-Überlapp und schwach dotiertem Drain- Elektroden im Überlappbereich sind zudem in IEEE Electron Device Letters, Vol. 11, No. 2, February 1990, pp 78-81, geschildert.
In Fig. 1 ist eine Querschnittsansicht eines bekannten MOS-Transistors mit ITLDD-Struktur dargestellt.
Diffusionsbereiche 6 vom zweiten Leitfähigkeitstyp sind voneinander durch einen Kanalbereich isoliert. Dieser ist in einem Halbsubstrat 1 vom ersten Leitfähigkeitstyp ausgebildet. Eine Isolationsschicht 7 ist auf der Oberfläche des Substrats 1 angeordnet. Eine Gate- Elektrode 9 in der Form eines umgekehrten T ist oberhalb des Kanalbereichs und der dem Kanalbereich benachbarten Diffusionsbereiche aufgetragen.
Isolierzwischenlagenbereiche 11 sind auf den äußeren Seitenwänden der Gate-Elektroden 9 ausgebildet. In diesem Fall enthält der Diffusionsbereich 6 Bereiche 3 mit niedriger Konzentration und Bereiche 5 mit hoher Konzentration, wobei die Gate-Elektrode 9 und die Bereiche 3 mit niedriger Konzentration überlappen.
Durch eine Struktur der vorstehend beschriebenen Art erhält man eine verbesserte Stromcharakteristik und eine Verminderung des elektrischen Feldes zwischen der Isolationsschicht und dem Siliziumsubstrat. Allerdings wird durch den Überlapp von Gate- und Drain-Elektrode die Gate-Drain-Elektroden-Überlappkapazität Cgdo erhöht, wodurch die Übertragungszeit verlängert wird.
Der Erfindung liegt daher die Aufgabe zugrunde, die Struktur eines MOS-Transistors so zu verändern, daß die Gate-Drain-Elektrodenkapazität weitmöglichst minimiert wird, ohne jedoch einen zusätzlichen maskenlithographischen Prozeß nötig zu machen.
Diese Aufgabe wird von einem Mos-Transistor und einem Verfahren zu dessen Herstellung gemäß den Ansprüchen 1 und 7 gelöst.
Im folgenden wird die Erfindung durch eine in den Figuren dargestellte Ausführungsform weiter erläutert und beschrieben. Es zeigen:
Fig. 1 eine Querschnittansicht einer konventionellen MOS-Transistor-Struktur;
Fig. 2 eine Querschnittsansicht einer erfindungsgemäßen MOS-Transistor-Struktur; und
Fig. 3A bis 3F ein Herstellungsverfahren eines MOS-Transistors gemäß der Erfindung.
Im folgenden wird auf die Fig. 2 Bezug genommen. Diffusionsbereiche 41 eines zweiten Leitfähigkeitstyps sind isoliert voneinander durch einen Kanalbereich innerhalb eines Halbleitersubstrats 15 des ersten Leitfähigkeitstyps gebildet. Die Diffusionsbereiche umfassen Bereiche 25 mit niedriger Konzentration und Bereiche 39 mit hoher Konzentration von Dotierungen. Eine erste Isolationsschicht 17 mit einer ersten Dicke ist auf der Oberfläche des Substrats angeordnet. Eine erste leitfähige Schicht 23 ist mit einem ersten Muster auf der ersten Gate-Isolierungsschicht 17 ausgebildet. Die erste leitfähige Schicht 23 umfaßt eine untere leitfähige Schicht 19 aus polykristallinem Silizium und eine obere leitfähige Schicht 21 aus einem feuerbeständigen Metall, wie einem Silizid. Zweite leitfähige Schichten 35 sind mit einem zweiten Muster isoliert von den unteren Abschnitten von äußeren Seitenwänden der ersten leitfähigen Schicht 23 aufgetragen, wobei die Isolierung durch eine Gate-Isolierungsschicht 27b und die Isolierung vom Substrat 15 mit einer dritten Dicke erfolgt, welche gleich der Summe der ersten Dicke der ersten Gate-Isolierungsschicht 17 und der zweiten Dicke der Gate-Isolierungsschicht 27b ist. Die zweiten leitfähigen Schichten 32 sind an den oberen Abschnitten der äußeren Seitenwände der ersten leitfähigen Schicht 23 angeschlossen. Die erste leitfähige Schicht 23 und die zweite leitfähige Schicht 33 bilden eine Gate-Elektrode 35. In diesem Fall sind Isolationszwischenlagenbereiche 37 auf beiden äußeren Seitenwänden der Gate-Elektrode 35 ausgebildet.
Gemäß Fig. 2 ist die Zweite Gate-Isolierungsschicht 23, die die erste Gate-Isolierungsschicht 17 und die Gate-Isolierungsschichten 27b umfaßt, in den Bereichen, in denen sich Gate-Elektrode und Drain-Elektrode überlappen, dicker als die Gate-Isolierungsschicht oberhalb des Kanalbereichs. Eine solche Struktur wird als LDD-Struktur mit Zwillingsoxid-überlappender Gate-Elektrode (gate-overlapped-on-twin-oxid (GOTO)) bezeichnet.
in Fig. 3A ist eine erste Gate-Oxidschicht 17 mit einer Dicke von 15-20 nm (150-200 Å)auf der Oberfläche eine P-Typ- Halbleitersubstrats 15 ausgebildet. Danach ist eine leitfähige Schicht 23 mit einem ersten Muster auf der ersten Gate-Oxidschicht 17 gebildet. In diesem Fall wird die leitfähige Schicht 23 durch Aufeinanderstapeln einer Wolfram-Silizidschicht 21 von ungefähr 150 nm (1500 Å) Dicke auf einer ersten polykristallinen Siliziumschicht 19 von ungefähr 250 nm (2500 Å) Dicke gebildet, um die elektrischen Eigenschaften zu verbessern. Darauffolgend werden die Source- und Drainbereiche 25 mit niedriger Konzentration durch Implantieren von n-Typ-Verunreinigungen von der Oberseite in das Substrat 15 gebildet. In diesem Fall dient die leitfähige Schicht 23 mit dem ersten Muster als Dotierungsmaske.
In Fig. 3B ist eine dünne Pufferoxidschicht 27a von ungefähr 15-20 nm (150-200 Å) Dicke durch thermische Oxidation auf der Oberfläche der leitfähigen Schicht 23 und der ersten Gate-Oxidschicht 17 gebildet. Danach wird die gesamte Oberfläche durch einen Photolack 28 bedeckt.
In Fig. 3C wird der Photolack 28 durch ein Rückätzverfahren bis zu einer vorbestimmten Dicke abgeätzt, bis die auf der Oberfläche und auf dem oberen Abschnitt der Seitenwände der ersten leitfähigen Schicht 23 gebildete Pufferoxidschicht 27a freigelegt ist.
In Fig. 3D wird die freigelegte Pufferoxidschicht 27a durch Naß- oder Trockenätzen entfernt und darauffolgend der auf dem Substrat 15 verbliebene Photolack 28 entfernt. Durch das vorstehende Verfahren wird die zweite Gate-Oxidschicht, 43 mit einer Dicke von 22-30 nm (220-300 Å) auf der Oberfläche der Source- und Drain-Bereiche 25 von niedriger Konzentration durch die auf der ersten Gate-Oxidschicht 17 gebildete Pufferoxidschicht 27b und durch die erste Gate-Oxidschicht 17 gebildet.
Der Photolack 28 und die Pufferoxidschicht 27a werden in den Fig. 3C und 3D aufeinanderfolgend geätzt. Stattdessen können bei einer anderen Ausführungsform der Erfindung Photolack 28 und Pufferoxidschicht 27a gleichzeitig geätzt werden. Das bedeutet, daß ein Rückätzverfahren unter der Bedingung durchgeführt wird, daß die Ätzrate der Pufferoxidschicht höher ist als diejenige der Photolackschicht. Dazu wird Kohlenstofftetrachlorid CF4 oder Sauerstoff O2 verwendet, um dadurch gleichzeitig die auf der Oberfläche und den Seitenwänden der Wolfram-Silizidschicht 21 gebildete Pufferaxidschicht zu entfernen.
Bei einer weiteren Ausführungsform der Erfindung wird nur die auf den Seitenwänden der ersten polykristallinen Siliziumschicht 19 gebildete Pufferoxidschicht beibehalten, wobei die Höhe der auf den Seitenwänden der leitfähigen Schicht mit dem ersten Muster verbleibenden Pufferoxidschicht in einer anderen Ausführungsform der Erfindung geändert werden kann.
In Fig. 3E werden eine zweite polykristalline Siliziumschicht 29 mit einer Dicke von 50-200 nm (500-2000 Å) und einer Niedrigtemperaturoxidschicht 31 mit einer Dicke von 100-200 nm (1000-2000 Å) auf der ersten leitfähigen Schicht 23 und der zweiten Gate-Oxidschicht 43 gebildet.
Darauffolgend wird gemäß Fig. 3F durch ein reaktives Ionenätzverfahrn (reactive ion etching (RIE)) die Oberfläche der Wolfram-Silizidschicht 21 freigelegt.
Danach werden auf beiden äußeren Seitenwänden der zweiten polykristallinen Siliziumschicht 29 die Niedrigtemperaturoxidzwischenlagenbereiche 37 an den nach oben weisenden Stellen der Seitenwände gebildet. In diesem Fall werden die Niedrigtempeaturoxidschicht 31 und die zweite polykristalline Siliziumschicht 29 außer in unteren und inneren Bereichen der Niedrigtemperaturoxidzwischenlagenbereiche 27 entfernt. Dadurch werden zweite leitfähige Schichten 33 gebildet. Danach werden Source- und Drain-Bereiche 39 mit hoher Konzentration durch Implantieren von n-Typ-Verunreinigungen in das Substrat 15 gebildet, wobei die durch die leitfähigen Schichten 23 und 33 vom ersten und zweiten Muster gebildete Gate-Elektrode 35 als Maske verwendet wird.
Die Kapazität C in dem Bereich, in dem Gate- und Drain-Elektrode überlappen, kann durch
ausgedrückt werden. Dabei entspricht ε der Dielektrizitätskonstante, A der Fläche, in der Gate- und Drain-Elektrode überlappen und d entspricht der Dicke der Isolationsschicht in dem Bereich, in dem Gate- und Drain-Elektrode überlappen. Entsprechend der Formel ist die Kapazität C proportional zur Fläche A und umgekehrt proportional zur Dicke d. Falls die Dicke der Isolationsschicht in dem Bereich, in dem Gate- und Drain-Elektrode Überlappen gemäß der vorbekannten Struktur d1 und gemäß der Erfindung d2 beträgt, ist die Dicke d2 viel größer als die Dicke d1, jeweils bei gleicher Fläche A. Daher weist der erfindungsgemäße Transistor eine erheblich reduzierte Kapazität auf.
Wie vorstehend ausgeführt, zeichnet sich die vorliegende Erfindung dadurch aus, daß bei einer Struktur eines MOS-Transistors mit überlappender Gate- und Drain-Elektrode die zweite Gate-Oxidschicht dicker als die erste Gate-Oxidschicht auf der Oberfläche von Source- und Drain-Bereich ist. Dies wird dadurch erreicht, daß ein Verfahren durchgeführt wird, bei dem die erste Gate-Oxidschicht auf der Oberfläche des Substrats und die leitfähige Schicht mit einem ersten Muste auf der Puffer- Oxidschicht gebildet wird. Danach wird ein Rückätzprozeß so lange durchgeführt, bis die Oberfläche und die oberen Abschnitte der Seitenwände der leitfähigen Schicht mit dem ersten Muster freigelegt sind und eine zweite polykristalline Siliziumschicht darauf abgelagert.
Folglich weist die vorliegende Erfindung den Vorteil auf, daß die Kapazität zwischen Gate- und Drain-Bereich durch den überlappenden Bereich vermindert ist. Weiterhin ergibt sich bei der vorliegenden Erfindung der Effekt, daß die Betriebscharakteristik des Elements durch Minimierung der Übertragungsverzögerungszeit des MOS-Transistors verbessert ist. Insbesondere weist die vorliegende Erfindung den Vorteil auf, daß das Verfahren der Bildung einer zweiten Gate-Oxidschicht ohne Zusätzliche Maske durchgeführt werden kann.
Wenn auch die Erfindung insbesondere bezüglich einer bevorzugten Ausführungsform dargestellt und beschrieben worden ist, sind Abweichungen im Detail ohne ein Verlassen des erfinderischen Gedankens möglich.

Claims (15)

1. Ein MOS-Transistor mit überlappendem Gate- und Drain-Bereich
einem Halbleitersubstrat vom ersten Leitfähigkeitstyp;
einem ersten und zweiten Diffusionsbereich vom zweiten Leitfähigkeitstyp, der mit unterschiedlicher Konzentration dotierte erste und zweite Bereiche umfaßt, wobei die Diffusionsbereiche voneinander durch eine im Substrat gebildeten Kanalbereich getrennt sind
gekennzeichnet durch eine Gate-Elektrode (35) mit einer ersten leitfähigen Schicht (23), die mit einem ersten Muster auf einer ersten Gate-Isolationsschicht (17) gebildet ist, welche auf der Oberfläche des Kanalbereiches gebildet ist, und einer zweiten leitfähigen Schicht (33) mit einem zweiten Muster, von denen jede vom Substrat (15) durch eine zweite Gate-Isolierungsschicht (43) isoliert ist und mit oberen Abschnitten (21) von externen Seitenwänden der ersten leitfähigen Schicht (23) verbunden ist, wobei die zweite Gate-Isolierungsschicht (43) über den Diffusionsbereich (41) gebildet ist.
2. Ein MOS-Transistor mit einem überlappenden Gate- und Drain-Bereich nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gate-Isolierungsschicht (43) dicker als die erste Gate-Isolierungsschicht (17) ist.
3. Ein MOS-Transistor mit einem überlappenden Gate- und Drain-Bereich nach Anspruch 2, dadurch gekennzeichnet, daß die zweite leitfähige Schicht (33) nur in unteren Abschnitten von beiden Seitenwänden der ersten leitfähigen Schicht (23) mit einer vorbestimmten Dicke isoliert ist.
4. Ein MOS-Transistor mit einem überlappenden Gate- und Drain-Bereich nach Anspruch 1, dadurch gekennzeichnet, daß die erste leitfähige Schicht (23) eine einfache polykristalline Siliziumschicht oder eine aus einer Silizidschicht (21) aus feuerfestem Metall und einer polykristallinen Siliziumschicht (19) gestapelte Schicht ist.
5. Ein MOS-Transistor mit einem überlappenden Gate- und Drain-Bereich nach Anspruch 1, dadurch gekennzeichnet, daß die zweite leitfähige Schicht (33) eine polykristalline Siliziumschicht ist.
6. Ein MOS-Transistor mit einem überlappenden Gate- und Drain-Bereich nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Gate-Isolierungsschicht (17, 43) Oxidschichten sind.
7. Ein Verfahren zur Herstellung eines MOS-Transistors mit überlappendem Gate- und Drain-Bereich mit einem Halbleitersubstrat (15) eines ersten Leitfähigkeitstyps, Diffusionsbereichen (41) eines zweiten Leitfähigkeitstyps, die voneinander durch einen Kanalbereich, der innerhalb des Substrats (15) gebildet ist, isoliert sind, und einer ersten leitfähigen Schicht (23) mit einem ersten Muster gebildet auf einer ersten Gate-Isolierungsschicht (17), welche auf der Oberfläche des Kanalbereiches gebildet ist, wobei das Herstellungsverfahren die folgenden Schritte umfaßt:
  • a) Bilden einer ersten Isolierungsschicht (17) auf dem Substrat (15) und Ablagern eines Photolacks (28);
  • b) Durchführen eines Rückätzverfahrens, um die erste Isolierungsschicht (27a) auf dem Oberflächenabschnitt und auf oberen Abschnitten beider Seitenwände der ersten leitfähigen Schicht (23) mit dem ersten Muster zu ätzen;
  • c) Bilden einer leitfähigen Schicht (29) und einer zweiten Isolierungsschicht (31) auf dem Substrat (15); und
  • d) Durchführen eines Rückätzverfahrens, bis die Oberfläche der ersten leitfähigen Schicht (23) mit dem ersten Muster freigelegt ist, um zweite Oxidzwischenlagenbereiche (37) auf beiden äußeren Seitenwänden der leitfähigen Schicht (33) zu bilden und Entfernen der zweiten Oxidschicht (31) und der zweiten Isolationsschicht (27b), welche auf dem Substrat (15) gebildet sind, in allen Bereichen, außer auf den unteren und inneren Abschnitten der zweiten Oxidzwischenlagenbereiche (37), um eine zweite leitfähige Schicht (33) mit einem zweiten Muster, aufgetragen auf einer zweiten Gate-Isolationsschicht (43), zu bilden.
8. Das Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Gate-Isolierungsschicht (43) durch Stapeln der ersten Gate-Isolierungsschicht (27b) auf der ersten Isolierungsschicht (17) gebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die zweite Gate-Isolierungsschicht (43) 22-30 nm dick ist.
10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die erste Isolationsschicht (17) eine Oxidschicht ist.
11. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Verfahrensschritt b) folgende Schritte umfaßt:
  • a) Durchführen eines Rückätzverfahrens, um den Photolack (28) bis zu einer vorherbestimmten Dicke zu entfernen;
  • b) Entfernen der ersten Isolationsschicht (27a), die während des Schritts e) freigelegt wird; und
  • c) Entfernen des Photolacks (28), der während des Verfahrensschritts e) zurückgeblieben ist.
12. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Ätzrate der ersten Isolationsschicht (27a) höher ist als die des Photolacks (28) während des Rückätzverfahrens im Verfahrensschritt b).
13. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die leitfähige Schicht (29), die während des Verfahrensschritts c) gebildet wird, eine polykristalline Siliziumschicht ist.
14. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Isolationsschicht (27a) eine Oxidschicht ist.
15. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die erste leitfähige Schicht (23) mit dem ersten Muster eine einfache polykristalline Siliziumschicht oder eine durch Stapeln einer Silizidschicht (21) aus feuerfestem Metall auf einer polykristallinen Siliziumschicht (19) gebildete Schicht ist.
DE4127967A 1991-05-23 1991-08-23 MOS-Transistor mit Gate-Drain-Elektrodenüberlapp und Verfahren zu seiner Herstellung Expired - Lifetime DE4127967C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910008363A KR940005293B1 (ko) 1991-05-23 1991-05-23 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조

Publications (2)

Publication Number Publication Date
DE4127967A1 DE4127967A1 (de) 1992-11-26
DE4127967C2 true DE4127967C2 (de) 1998-07-02

Family

ID=19314806

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4127967A Expired - Lifetime DE4127967C2 (de) 1991-05-23 1991-08-23 MOS-Transistor mit Gate-Drain-Elektrodenüberlapp und Verfahren zu seiner Herstellung

Country Status (6)

Country Link
US (2) US5256586A (de)
JP (1) JP2662325B2 (de)
KR (1) KR940005293B1 (de)
DE (1) DE4127967C2 (de)
FR (1) FR2676864B1 (de)
GB (1) GB2256088B (de)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW203148B (de) * 1991-03-27 1993-04-01 American Telephone & Telegraph
US5401994A (en) * 1991-05-21 1995-03-28 Sharp Kabushiki Kaisha Semiconductor device with a non-uniformly doped channel
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JP3039200B2 (ja) * 1993-06-07 2000-05-08 日本電気株式会社 Ｍｏｓトランジスタおよびその製造方法
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5451532A (en) * 1994-03-15 1995-09-19 National Semiconductor Corp. Process for making self-aligned polysilicon base contact in a bipolar junction transistor
US5397722A (en) * 1994-03-15 1995-03-14 National Semiconductor Corporation Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors
JP3072754B2 (ja) * 1994-10-18 2000-08-07 シャープ株式会社 半導体装置の製造方法
US5543643A (en) * 1995-07-13 1996-08-06 Lsi Logic Corporation Combined JFET and MOS transistor device, circuit
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
US5817561A (en) * 1996-09-30 1998-10-06 Motorola, Inc. Insulated gate semiconductor device and method of manufacture
US5879999A (en) * 1996-09-30 1999-03-09 Motorola, Inc. Method of manufacturing an insulated gate semiconductor device having a spacer extension
JP3762002B2 (ja) * 1996-11-29 2006-03-29 株式会社東芝 薄膜トランジスタ、及び液晶表示装置
CN1263637A (zh) 1997-07-11 2000-08-16 艾利森电话股份有限公司 制作用于射频的集成电路器件的工艺
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
US6236086B1 (en) * 1998-04-20 2001-05-22 Macronix International Co., Ltd. ESD protection with buried diffusion
TW363272B (en) * 1998-04-20 1999-07-01 United Microelectronics Corp Manufacturing method of capacitors used for memory cells of DRAM
US6200843B1 (en) 1998-09-24 2001-03-13 International Business Machines Corporation High-voltage, high performance FETs
US6124172A (en) * 1998-09-30 2000-09-26 Advanced Micro Devices, Inc. Method of making a semiconductor device having source/drain structures with self-aligned heavily-doped and lightly-doped regions
US6492695B2 (en) 1999-02-16 2002-12-10 Koninklijke Philips Electronics N.V. Semiconductor arrangement with transistor gate insulator
US6097070A (en) * 1999-02-16 2000-08-01 International Business Machines Corporation MOSFET structure and process for low gate induced drain leakage (GILD)
US6274446B1 (en) 1999-09-28 2001-08-14 International Business Machines Corporation Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap
DE10056873B4 (de) * 2000-11-16 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors mit verringertem Gatewiderstand
US6888198B1 (en) * 2001-06-04 2005-05-03 Advanced Micro Devices, Inc. Straddled gate FDSOI device
US6533692B1 (en) * 2001-10-19 2003-03-18 New Venture Gear, Inc. Drivetrain with hybrid transfer case
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
US7968932B2 (en) 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9608066B1 (en) * 2015-09-29 2017-03-28 International Business Machines Corporation High-K spacer for extension-free CMOS devices with high mobility channel materials
US10079290B2 (en) * 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3339128A (en) * 1964-07-31 1967-08-29 Rca Corp Insulated offset gate field effect transistor
DE2323471C2 (de) * 1972-05-13 1985-09-12 Sony Corp., Tokio/Tokyo Schaltung mit veränderbarem Widerstand
US3999210A (en) * 1972-08-28 1976-12-21 Sony Corporation FET having a linear impedance characteristic over a wide range of frequency
JPS4951879A (de) * 1972-09-20 1974-05-20
CH560463A5 (de) * 1972-09-26 1975-03-27 Siemens Ag
JPS5513426B2 (de) * 1974-06-18 1980-04-09
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
JPS56130973A (en) * 1980-03-17 1981-10-14 Fujitsu Ltd Manufacture of semiconductor device
JPS56169369A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
DE3318213A1 (de) * 1983-05-19 1984-11-22 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum herstellen eines integrierten isolierschicht-feldeffekttransistors mit zur gateelektrode selbstausgerichteten kontakten
JPS6132576A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd 半導体装置
JPS61231763A (ja) * 1985-04-08 1986-10-16 Toshiba Corp 半導体装置およびその製造方法
JPS6425475A (en) * 1987-07-21 1989-01-27 Matsushita Electric Industrial Co Ltd Mos type semiconductor device
JPS6425479A (en) * 1987-07-21 1989-01-27 Matsushita Electric Industrial Co Ltd Manufacture of mos type semiconductor device
US4868617A (en) * 1988-04-25 1989-09-19 Elite Semiconductor & Sytems International, Inc. Gate controllable lightly doped drain mosfet devices
US5146291A (en) * 1988-08-31 1992-09-08 Mitsubishi Denki Kabushiki Kaisha MIS device having lightly doped drain structure
JPH02207535A (ja) * 1989-02-08 1990-08-17 Hitachi Ltd 半導体装置
US5013675A (en) * 1989-05-23 1991-05-07 Advanced Micro Devices, Inc. Method of forming and removing polysilicon lightly doped drain spacers
US5024959A (en) * 1989-09-25 1991-06-18 Motorola, Inc. CMOS process using doped glass layer
JPH03120835A (ja) * 1989-10-04 1991-05-23 Nec Corp 絶縁ゲート電界効果トランジスタの製造方法
FR2654258A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse.
JPH03220729A (ja) * 1990-01-25 1991-09-27 Nec Corp 電界効果型トランジスタの製造方法
JP2519608B2 (ja) * 1990-04-16 1996-07-31 三菱電機株式会社 半導体装置およびその製造方法
JPH0475349A (ja) * 1990-07-18 1992-03-10 Nec Corp 半導体装置の製造方法
US5214305A (en) * 1990-08-28 1993-05-25 United Microelectronics Corporation Polycide gate MOSFET for integrated circuits

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
IEDM, 1986, pp. 742-745 *
IEDM, 1987, pp. 38-41 *
IEDM, 1989, pp. 617-620 *
IEDM, 1989, pp. 769-772 *
IEEE Electron Device Letters, Vol. 11, No. 11, November 1990, pp 529-531 *
IEEE Electron Device Letters, Vol. 11, No. 2, February 1990 pp. 78-81 *
IEEE Electron Device Letters, Vol. 11, No. 9, September 1990, pp 365-367 *
IEEE Transactions on Electron Devices, Vol. 38, No. 1, January 1991 pp 101-106 *

Also Published As

Publication number Publication date
US5621236A (en) 1997-04-15
GB2256088A (en) 1992-11-25
KR920022372A (ko) 1992-12-19
FR2676864B1 (fr) 1998-08-14
JP2662325B2 (ja) 1997-10-08
JPH04346440A (ja) 1992-12-02
DE4127967A1 (de) 1992-11-26
FR2676864A1 (fr) 1992-11-27
US5256586A (en) 1993-10-26
GB2256088B (en) 1995-10-18
KR940005293B1 (ko) 1994-06-15
GB9117932D0 (en) 1991-10-09

Similar Documents

Publication Publication Date Title
DE4127967C2 (de) MOS-Transistor mit Gate-Drain-Elektrodenüberlapp und Verfahren zu seiner Herstellung
DE3788172T2 (de) MIS integrierte Schaltung, wie eine EPROM-Speicherzelle, und Verfahren zu deren Herstellung.
DE3689158T2 (de) Verfahren zum Herstellen bezüglich einer Karte justierten, implantierten Gebieten und Elektroden dafür.
DE3888937T2 (de) Verfahren zum Herstellen von integrierten Schaltungen mit FET.
DE69427959T2 (de) Integrierte Schaltung mit verbesserter Kontaktbarriere
DE69023765T2 (de) Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
DE69522992T2 (de) Verfahren zur Herstellung eines Widerstands
DE3687179T2 (de) Herstellung eines selbstausrichtenden kontaktfensters in einer integrierten schaltung.
DE69901657T2 (de) Herstellungsverfahren für selbstjustierende lokale Zwischenverbindung
DE4028488C2 (de) Verfahren zur Herstellung einer Halbleiterspeichervorrichtung
DE4420365C2 (de) Halbleiterbauelement-Isolierverfahren und integrierte Schaltungen für eine Speicheranordnung
DE69018374T2 (de) Verfahren zur Herstellung eines MIS-Transistor-Bauelementes mit einem Gitter, welches über geringdotierte Teile der Source- und Drain-Gebiete herausragt.
DE10235986A1 (de) Nichtflüchtige Speichervorrichtung mit einer schwebenden Trap-Speicherzelle und Verfahren zur Herstellung derselben
DE4220497A1 (de) Halbleiterspeicherbauelement und verfahren zu dessen herstellung
DE3885010T2 (de) Nichtflüchtige Speicherzelle und Verfahren zu ihrer Herstellung.
DE3834241A1 (de) Halbleitereinrichtung
EP0118709A2 (de) Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/Drain-Gebieten, kurzen Kanallängen und einer selbstjustierten, aus einem Metallsilizid bestehenden Kontaktierungsebene
DE3842474A1 (de) Stapelkondensator-dram und verfahren zur herstellung derselben
DE69609224T2 (de) Kondensator für eine integrierte Schaltung mit leitendem Graben
DE4007582C2 (de) Verfahren zum Herstellen von mindestens zwei Kontakten in einem Halbleiterbauelement
DE69018690T2 (de) Verfahren zur Herstellung einer EPROM-Zellen-Matrize.
DE69214339T2 (de) Struktur und Verfahren für die Bildung selbstjustierender Kontakte
DE4113962C2 (de) Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese
DE69226223T2 (de) Kontaktausrichtung für Festwertspeicher
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: FAIRCHILD KOREA SEMICONDUCTOR LTD., PUCHON, KYONOG

R071 Expiry of right
R071 Expiry of right