DE3788172T2

DE3788172T2 - MIS integrierte Schaltung, wie eine EPROM-Speicherzelle, und Verfahren zu deren Herstellung.

Info

Publication number: DE3788172T2
Application number: DE87401908T
Authority: DE
Inventors: Michel Heitzmann; Pierre Jeuch
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 1986-08-21
Filing date: 1987-08-19
Publication date: 1994-05-11
Anticipated expiration: 2007-08-20
Also published as: EP0258141B1; EP0258141A1; DE3788172D1; JP2884408B2; JPS63102266A; US4849369A; FR2603128B1; FR2603128A1

Description

Die vorliegende Erfindung hat eine integrierte Schaltung des Typs MIS zum Gegenstand, sowie ihr Herstellungsverfahren. Sie bezieht sich insbesondere auf das Gebiet der Herstellung von integrierten Speicherschaltungen des Typs MOS oder CMOS und vor allem auf die nichtflüchtigen Speicher des Typs EPROM, EEPROM, ROM.
Ein integrierter Speicher ist eine integrierte Schaltung, die einen eigentlichen Speicherteil enthält, genannt Speicherzelle, gebildet aus mehreren, elektrisch miteinander verbundenen Speicherpunkten, und aus peripheren Schaltungen, die dazu dienen, die Speicherpunkte zu steuern.
Die Erfindung bezieht sich nur auf den eigentlichen Speicherteil und auf seine Herstellung.
Die modernsten EPROM-Speicherzellen mit floatendem Gate, die das Speichern von 10&sup6; Binärelementen ermöglichen, weisen heute Oberflächen von 20 bis 25 um²in einer 1,2 um-Technologie auf, d. h. in der die kleinsten Streifen und Zwischenräume 1,2 um messen. Die Oberfläche eines Speichers ist folglich 14- bis 17mal die des Elementarquadrats der Lithographie (1200·1200 nm²).
In Fig. 1 ist schematisch und perspektivisch eine bekannte EPROM-Speicherzelle mit floatendem Gate dargestellt. Dieser Speichertyp ist vor allem beschrieben in dem Dokument IEDM- 84, S. 460-462, von Jih Lien "A high performances CMOS process for the nixt generation EPROM".
Wie in Fig. 1 dargestellt, wird ein Speicherpunkt gebildet durch einen Transistor, der eine Source 4 und einen Drain 6 enthält, hergestellt in einem monokristallinen Halbleitersubstrat 8 aus Silicium; die Source und der Drain weisen inverse Leitfähigkeiten auf bezüglich der des Substrats.
Der Transistor enthält außerdem einen Gateisolator 10, im allgemeinen aus Siliciumoxid, auf den ein erstes Gate 12 und ein zweites Gate 14 geschichtet sind, im allgemeinen hergestellt aus polykristallinem, phosphordotiertem Silicium. Diese Gates sind getrennt durch eine dünne Isolierschicht 16, im allgemeinen aus Siliciumoxid.
Das erste Gate 12 ist ein floatendes Gate und das zweite Gate 14 ist das Steuergate des Speicherpunkts.
Dieser Speicherpunkt ist elektrisch isoliert mittels eines Feldoxids 18, hergestellt durch lokale oberflächliche Oxidation des Substrats, von den anderen Speicherpunkten, sowie den peripheren Steuerschaltungen dieser Speicherpunkte.
Der Aufbau einer Speicherzelle ist bedeckt durch eine dicke Isolierschicht 22, im allgemeinen aus Siliciumoxid, in der die elektrischen Kontaktlöcher der Sources und der Drains, wie 24, realisiert sind. Die elektrischen Verbindungen zwischen den Sources und den Drains der verschiedenen Speicherpunkte und/oder der verschiedenen peripheren Steuerschaltungen werden gewährleistet durch eine Leiterschicht 26, im allgemeinen aus Aluminium, abgeschieden auf der Isolierschicht 24 und auf geeignete Weise geätzt.
Die elektrischen Verbindungen zwischen den Steuergates der verschiedenen Speicherpunkte werden gleichzeitig mit den Steuergates 14 definiert und in derselben Schicht aus polykristallinem Silicium. Sie befinden sich unter den Verbindungen zwischen den Sources untereinander und den Drains untereinander.
Mehr und mehr ist man bemüht, die Größe der integrierten Schaltungen und insbesondere der Speicher zu verkleinern, um ihre Integrationsdichte zu erhöhen. Leider schränken bei den gegenwärtig bekannten EPROM-Speichern zwei Faktoren die Reduzierung der Abmessungen der Speicherzelle ein.
Der erste Faktor ist die Überlappung 28 des floatenden Gates 12 über das Feldoxid 18; Diese Überlappung ist nötig wegen der Ungenauigkeit der Überlagerung der verschiedenen, die Speicherpunkte bildenden Schichten und der Lithographiemasken, die nötig sind für die Ätzung der verschiedenen Schichten. Diese Überlappung weist in die Richtung X der Wortleitungen (oder Gateverbindungen) der Speicherzelle, wobei diese Richtung senkrecht verläuft zu der der Kanäle der Speicherpunkte. Bei den MIS-Schaltungen ist die Überlappung des einzigen Gates des Transistors über das Feldoxid auch vorhanden.
Der zweite Faktor, der in der Richtung Y der Binärelementeleitungen und parallel zu der Richtung der Kanäle der Speicherpunkte vorhanden ist, ist die Notwendigkeit, um die Kontaktlöcher der Binärelementeleitungen, d. h. um die Kontaktlöcher der Sources und der Drains herum, Isolationselemente 30 vorzusehen. Dieser zweite Einschränkungsfaktor existiert auch bei den EEPROM- und ROM-Speichern und allgemein bei jeder integrierten Schaltung des Typs MIS.
Insbesondere bei den integrierten Schaltungen mit Steuergates aus polykristallinem Silicium sind die Drains und die Sources der Komponenten selbstpositioniert bezüglich des Gates, durch eine Ionenimplantation unter Verwendung der Gates als Maske. Daraus resultiert, daß jeder Schnittpunkt eines Streifens aus polykristallinem Silicium mit einer aktiven (oder dotierten) Zone des Substrats einen MIS-Transistor erzeugt. Auch ist es nicht möglich, einen "diffundierten" Streifen (n&spplus; oder p&spplus;) im Substrat, der die Rolle einer Verbindung der Sources und der Drains spielt, mit einer Gatesverbindung aus polykristallinem Silicium zu kreuzen.
Um solche Kreuzungen zu erzeugen, muß man eine Isolierschicht und ein Leiterbahnenniveau aus Metall auf dieser Isolierschicht verwenden, was viel Platz einnimmt aufgrund der Notwendigkeit, Kontaktstellen in dieser Schicht herzustellen.
Außerdem können in das Substrat "diffundierte" Streifen nicht alleine von sich aus Verbindungsleiterbahnen bilden auf Grund ihrer hohen Resistivität.
Da die Verkleinerung der lithographischen Abmessungen im allgemeinen keine proportionale Verbesserung bezüglich der Genauigkeit der Überlagerung der verschiedenen Niveaus, vor allem der Lithographiemasken mit sich bringt, werden die oben erwähnten Begrenzungsfaktoren mehr und mehr nachteilig für die Erhöhung der Integrationsdichte vor allem der nichtflüchtigen Speicher.
Selbstausrichtende oder selbstpositionierende Verfahren, die die Überlappung des floatenden Gates über das Feldoxid und/oder Isolationselemente um die Kontaktlöcher herum vermeiden, werden daher notwendig für die künftigen Generationen der nichtflüchtigen Speicher.
Außer den Problemen der Integrationsdichte erfordern die gegenwärtig bekannten nichtflüchtigen und vor allem EPROM- Speicher bei der Programmierung, dem Einschreiben entsprechend, das Anlegen von hohen Spannungen an die Steuergates der Speicherpunkte, in der Größenordnung von 12,5 Volt, um die heißen Elektronen zu injizieren, erzeugt nahe dem Drain, in dem floatenden Gate. Die Verwendung von so hohen Programmierungsspannungen ist ziemlich lästig für die Konzeption der peripheren Schaltungen zur Steuerung der Speicherzelle.
Außerdem sind aus den Dokumenten GB-A-2 060 999 und EP- A-0 109 853 EPROM-Speicher mit gekreuzten Steuerleiterbahnen bekannt, wobei diese Leiterbahnen gleichzeitig mit den Sources, Drains und Speicherpunkten erzeugt werden. So können die Steuerleitungen der Sources und der Drains nicht aus Metall erzeugt werden, unabhängig und direkt auf den Sources und den Drains.
Die vorliegende Erfindung hat genau eine integrierte Schaltung des Typs MIS zum Gegenstand und ihr Herstellungsverfahren, das insbesondere ermöglicht, die verschiedenen, vorhergehend erwähnten Nachteile zu beseitigen. Bei der besonderen Anwendung auf eine Speicherzelle weist diese letztere vor allem eine vollkommene Selbstausrichtung oder Selbspositionierung von allen Elementen auf, die ihre Speicherpunkte bilden, was zu einer Speicheroberfläche führt, die nur das 4- oder 5fache der minimalen Lithographiefläche darstellt. Außerdem ist eine erfindungsgemäße Speicherzelle nicht beschränkt auf eine Mikrometer-Technologie und kann hergestellt werden entsprechend einer Submikrometer- Technologie.
Außerdem weist sie verbesserte elektrische Leistungen auf. Die Zugriffszeit der Zelle ist nämlich reduziert und die Schreibspannung ist verkleinert; man kann vor allem in Betracht ziehen, dieselbe Spannung, in der Größenordnung von 5 Volt, für das Schreiben und das Lesen zu verwenden.
Auf allgemeine Weise hat die Erfindung eine MIS- Schaltung zum Gegenstand, integriert auf einem Halbleitersubstrat, umfassend (a) eine Anordnung von elektrisch und seitlich voneinander isolierten Transistoren, wobei jeder Transistor einen ersten Stapel von Materialien umfaßt, gebildet aus einem ersten Isolator, in Kontakt mit dem Substrat, und wenigstens ein Gate, in Kontakt mit dem ersten Isolator, eine Source und einen Drain, gebildet in dem Substrat zu beiden Seiten des Stapels, und einen Kanal, in dem Substrat befindlich, unter dem genannten Stapel, dessen Länge nach einer ersten Richtung orientiert ist, die von der Source zum Drain verläuft, (b) erste Leiterbahnen mit parallel zu einer zweiten Richtung verlaufender Längsachse, um erste elektrische Signale einzuspeisen in die genannten Stapel, (c) zweite Leiterbahnen mit parallel zu einer dritten Richtung verlaufender Längsachse, um zweite elektrischen Signale einzuspeisen in die Drains, und (d) dritte Leiterbahnen mit parallel zu der dritten Richtung verlaufender Längsachse, um dritte elektrische Signale einzuspeisen in die Sources, wobei die zweite Richtung zusammenfällt mit der ersten Richtung und die dritte Richtung senkrecht ist zur ersten Richtung, dadurch gekennzeichnet, daß die zweiten und dritten Leiterbahnen direkt auf den Drains beziehungsweise den Sources erzeugt werden.
Bei der erfindungsgemäßen Schaltung werden die Verbindungsleitungen der Drains und die Verbindungsleitungen der Sources, die dazu dienen die entsprechenden Steuersignale einzuspeisen, direkt auf den Drains beziehungsweise den Sources erzeugt und folglich unter den Verbindungsleitungen der Gates, im Gegensatz zu der vorhergehenden Technik. Dies ermöglicht, die Kontaktstellen auf den Sources und den Drains zu vermeiden, durch Ausführung von Ätzung einer Isolierschicht, die die Gates- Verbindungsleitungen und die Gates überdeckt, und den elektrischen Kontakt zwischen den aktiven Zonen und den Verbindungsleitungen zwischen diesen aktiven Zonen zu verbessern.
Obwohl die Erfindung sich auf alle integrierten Schaltungen mit mehreren MIS-Transistoren bezieht, ist sie vorzüglich geeignet für nichtflüchtige Speicher, die eine Matrix von MIS-Transistoren mit floatendem Gate enthalten.
Die Erfindung hat folglich auch eine auf ein Halbleitersubstrat integrierte Speicherzelle zum Gegenstand, umfassend (a) eine Anordnung von elektrisch und seitlich voneinander isolierten Speicherpunkten, wobei jeder Speicherpunkt einen ersten Stapel von Materialien umfaßt, gebildet aus einem ersten Isolator, in Kontakt mit dem Substrat, einem ersten und einem zweiten Gate, voneinander isoliert durch einen zweiten Isolator, wobei das erste Gate in Kontakt ist mit dem ersten Isolator, eine Source und einen Drain, gebildet in dem Substrat zu beiden Seiten des Gatestapels, und einen Kanal, in dem Substrat unter dem genannten Stapel befindlich, dessen Länge orientiert ist nach einer ersten Richtung, die von der Source zum Drain verläuft, (b) erste Leiterbahnen mit parallel zu einer zweiten Richtung verlaufender Längsachse, um erste elektrische Signale in die genannten Stapel einzuspeisen, (c) zweite Leiterbahnen mit parallel zu einer dritten Richtung verlaufender Längsachse, senkrecht zu der zweiten Richtung, um zweite elektrische Signale in die Drains einzuspeisen, und (d) dritte Leiterbahnen mit parallel zu einer dritten Richtung verlaufender Längsachse, um dritte elektrische Signale in die Sources einzuspeisen, wobei die zweite Richtung zusammenfällt mit der ersten Richtung und die dritte Richtung senkrecht ist zu der ersten Richtung, dadurch gekennzeichnet, daß die zweiten und die dritten Leiterbahnen direkt auf den Drains beziehungsweise den Sources der Speicherpunkte erzeugt werden.
Anders ausgedrückt, die ersten Leiterbahnen, die den Wortleitungen einer Speicherzelle entsprechen, sind parallel zu der Länge der Transistoren oder Speicherpunkte und die zweiten Leiterbahnen, die den Binärelementeleitungen einer Speicherzelle entsprechen, sind senkrecht zu der Länge der Kanäle der Transistoren. Dies trägt zum Weglassen der Isolierschicht bei, in der die Löcher der elektrischen Kontakte der Sources und der Drains der Transistoren oder Speicherpunkte definiert sind, und folglich der Isolationselemente um diese Kontaktlöcher herum, was die Abmessungen der integrierten Schaltung beträchtlich reduziert.
Vorzugsweise werden die ersten Leiterbahnen aus Metall hergestellt und unabhängig von den Steuergates (einziges Gate bei einem einfachen MIS-Transistor oder zweites Gate einem Transistor mit floatendem Gate) und folglich aus unterschiedlichen Materialien. Dies ermöglicht unter anderem die Erzeugung dieser ersten Leiterbahnen nach der Erzeugung der Sources und der Drains durch Ionenimplantation, gefolgt von einem Tempern, und folglich die Verwendung eines Metalls, das die Neigung hat sich beim Tempern zu verschlechtern, wie das Aluminium.
Die Verwendung des Aluminiums für die Verbindung der Steuergates bietet große Vorteile aufgrund seiner geringen Resistivität und seiner geringen Kosten, verglichen mit denen der Refraktär-Metalle (Ti, W, Ta).
Die zweiten und dritten Leiterbahnen werden z. B. erzeugt aus Metall oder aus dem Silicid eines Refraktär-Metalls.
In dem besonderen Fall der Transistoren mit floatendem Gate dehnen sich das erste und das zweite Gate dieser Transistoren nicht über die seitlichen Isolationen aus, die dazu dienen, die Transistoren elektrisch voneinander zu isolieren, und sind selbstausgerichtet (oder selbstpositioniert) bezüglich dieser Isolationen, was weiter beiträgt zu Reduzierung der Abmessungen der integrierten Schaltungen des Typs MIS. Ebenso erstreckt sich das einzige Gate von einfachen MIS-Transistoren nicht über diese Isolationen.
In dem besonderen Fall einer Speicherzelle, die Transistoren mit floatendem Gate enthält, hängen die elektrischen Leistungen der Zelle ab vom Wert der Kopplungskapazität zwischen dem floatenden Gate und dem Steuergate der Speicherpunkte. Insbesondere das Verhältnis dieser Kapazität zu der zwischen dem floatenden Gate und dem Substrat definierten, legt die Spannung fest, die an das floatende Gate gelegt werden muß für eine bestimmte Steuergatespannung. Dies ist insbesondere beim In-den- Speicher-Schreiben nachteilig, indem es eine hohe Schreibspannung erfordert.
Um die Schreibspannung zu reduzieren, weisen das erste Gate oder das floatende Gate die Form eines U auf in einem Schnitt, der parallel ist zur dritten Richtung und folglich zur Längsachse der Verbindungsleitungen der Drains der Speicherpunkte. Diese U-Form vergrößert deutlich die Kopplungsfläche zwischen den beiden Gates, ohne jedoch die Abmessungen der Zelle zu vergrößern.
Die Kopplung kann noch vergrößert werden durch die Verwendung eines floatenden Gates mit "Schalen"-Form, dessen tiefster Teil den Kanal definiert und dessen Seiten senkrecht ansteigen. Anders ausgedrückt weist das floatende Gate in einem parallel zu der dritten Richtung verlaufenden Schnitt und zugleich einem parallel zu der zweiten Richtung verlaufenden Schnitt die Form eines U auf. Das Steuergate füllt und überdeckt diese Schale.
Die Erfindung hat auch ein Herstellungsverfahren einer integrierten Schaltung nach Anspruch 1 auf einem Halbleitersubstrat zum Gegenstand, umfassend (a) eine Anordnung von durch seitliche Isolationen voneinander isolierten Transistoren, wobei jeder Transistor wenigstens ein Gate, eine Source und einen Drain enthält, beiderseits des Gates befindlich, und einen Kanal, unter dem Gate befindlich, (b) erste Leiterbahnen, um erste Signale in die Gates einzuspeisen, (c) zweite Leiterbahnen, um zweite Signale in die Drains einzuspeisen, und (d) dritte Leiterbahnen, um dritte Signale in die Sources einzuspeisen, dadurch gekennzeichnet, daß es nur drei lithographische Niveaus umfaßt, eine erste Maske, um simultan die Breite der Kanäle sowie die Länge der seitlichen Isolierungen zu definieren, eine zweite Maske, um simultan die Breite der seitlichen Isolierungen sowie die Länge der Kanäle zu definieren, und eine dritte Maske, um die ersten Leiterbahnen zu definieren, und dadurch, daß die zweiten und dritten Leiterbahnen direkt auf den Drains beziehungsweise den Sources erzeugt werden.
Außer den oben angegebenen Vorteilen weist das erfindungsgemäße Verfahren bemerkenswerte Vereinfachungen bezüglich der bekannten Verfahren auf, vor allem durch Reduzierung der Anzahl der lithographischen Masken (z. B. photolithographisch) aus Harz, die nötig sind zur Herstellung der Transistoren. So genügen, vor allem um die Speicherpunkte herzustellen, drei lithographische Maskierungsniveaus anstatt sechs.
Außerdem, die Vereinfachung des Verfahrens, die reduzierte Anzahl an lithographischen Masken sollte sich günstig auswirken auf die Leistungsfähigkeit der Serienfertigung von z. B. EPROM-Speicherpunkten.
Vorteilhafterweise werden die ersten, zweiten und dritten Masken gebildet aus geradlinigen parallelen Streifen konstanter Breite und Distanz, wobei die Streifen der ersten und dritten Maske senkrecht zu denen der zweiten Maske sind.
Nach einer ersten Ausführungsart des erfindungsgemäßen Verfahrens erzeugt man die seitlichen Isolationen der MIS- Schaltungen, nachdem man die Breite der Kanäle und folglich die Länge der Gates definiert hat.
Bei dieser ersten Art führt man vorteilhafterweise die folgenden Schritte durch:
(1) Sukzessives Abscheiden auf dem Substrat von wenigstens einer ersten Schicht aus einem ersten, isolierenden Material und wenigstens einer Schicht aus einem zweiten, leitenden Material,
(2) Herstellen der ersten Maske,
(3) Entfernen der durch die erste Maske nicht maskierten Bereiche des zweiten und eventuell ersten Materials, infolgedessen Bildung von ersten vorstehenden Streifen, parallel zu einer ersten Richtung,
(4) Entfernen der ersten Maske,
(5) Auffüllen der zwischen den ersten Streifen definierten Räume durch ein drittes, isolierendes Material, das die seitlichen Isolierungen bildet,
(6) Herstellen der zweiten Maske,
(7) Entfernen der durch die zweite Maske nicht maskierten Bereiche des dritten, zweiten und eventuell ersten Materials, infolgedessen Bildung von zweiten vorstehenden Streifen, parallel zu einer zweiten Richtung, senkrecht zu der ersten Richtung,
(8) Erzeugen der Sources und der Drains durch eine erste Dotierung des Substrats, die eine Leitfähigkeit des inversen Typs bezüglich der des Substrats aufweist,
(9) Entfernen der zweiten Maske,
(10) Herstellung von isolierenden Spacern beiderseits der zweiten Streifen, angefügt an diese zweiten Streifen,
(11) Herstellen der zweiten Leiterbahnen in den zwischen den Spacern definierten Räumen, wobei die Höhe der zweiten Leiterbahnen kleiner ist als die der zweiten Streifen und der Spacer,
(12) Bedecken der zweiten Leiterbahnen durch ein viertes, isolierendes Material, das die Oberseite der zweiten Streifen versenkt,
(13) Aufbringen eines fünften, leitenden Materials auf der ganzen Oberfläche der erhaltenen Struktur,
(14) Herstellen der dritten Maske,
(15) Entfernen der durch die dritte Maske nicht maskierten Bereiche, infolgedessen Bildung der ersten Leiterbahnen, und
(16) Entfernen der dritten Maske.
Nach einer anderen Ausführungsart des erfindungsgemäßen Verfahrens stellt man die seitlichen Isolationen her, ehe man die Breite der Kanäle und folglich die Länge der Gates definiert. Diese Ausführungsart ist sehr gut geeignet für die Herstellung einer Speicherzelle, deren Speicherpunkte ein floatendes Gate und ein Steuergate enthalten, die voneinander isoliert sind. In diesem besonderen Fall umfaßt das zweite erfindungsgemäße Verfahren vorteilhafterweise die folgenden Schritte:
(I) Abscheiden einer Schicht eines ersten, isolierenden Materials auf der Gesamtheit des Substrats, um die seitlichen Isolationen zu bilden,
(II) Herstellen der ersten Maske,
(III) Entfernen der durch die erste Maske nicht maskierten Bereiche des ersten Materials, infolgedessen Bildung von ersten vorstehenden Streifen, parallel zu einer ersten Richtung,
(IV) Entfernen der ersten Maske,
(V) Abscheiden eines zweiten, isolierenden Materials zwischen den ersten Streifen,
(VI) Abscheiden, aufeinanderfolgend, nur auf dem zweiten Material, eines dritten, leitenden Materials, eines vierten, isolierenden Materials, einen fünften, leitenden Materials, wobei die Höhe des Stapels aus zweitem, drittem, viertem und fünften Material ungefähr der der ersten Streifen entspricht,
(VII) Herstellen der zweiten Maske,
(VIII) Entfernen der durch die zweite Maske nicht maskierten Bereiche aus fünftem, viertem, drittem und eventuell zweitem Material, infolgedessen Bildung von zweiten vorstehenden Streifen, parallel zu einer zweiten Richtung, senkrecht zu der ersten Richtung,
(IX) Erzeugen der Sources und der Drains durch eine erste Dotierung des Substrats, die eine Leitfähigkeit des inversen Typs bezüglich der des Substrats hat,
(X) Entfernen der zweiten Maske,
(XI) Herstellen von isolierenden Spacern beiderseits der zweiten Streifen, angefügt an diese zweiten Streifen,
(XII) Herstellen der zweiten Leiterbahnen in den zwischen den Spacern definierten Räumen, wobei die Höhe der zweiten Leiterbahnen kleiner ist als die der zweiten Streifen und der Spacer,
(XIII) Bedecken der zweiten Leiterbahnen durch sechstes, isolierendes Material, das die Oberseite der zweiten Streifen versenkt,
(XIV) Abscheiden einer Schicht eines siebten, leitenden Materials auf der ganzen erhaltenen Struktur,
(XV) Herstellen der dritten Maske,
(XVI) Entfernen der durch die dritte Maske nicht maskierten Bereiche des siebten Materials, infolgedessen Bildung der ersten Leiterbahnen, und
(XVII) Entfernen der dritten Maske.
Diese zweite Ausführungsart ist etwas einfacher als die erste Ausführungsart.
Außerdem ist die kapazitive Kopplung zwischen dem Steuergate und dem floatenden Gate verbessert: die Koppelungsfläche ist größer.
Weitere Charakteristika und Vorteile der Erfindung gehen besser aus der nachfolgenden Beschreibung hervor, die beispielhaft und nicht einschränkend ist.
Die Beschreibung bezieht sich auf die beigefügten Figuren:
- die Fig. 1, schon beschrieben, stellt schematisch in der Perspektive eine der vorhergehenden Technik entsprechende EPROM-Speicherzelle dar;
- die Fig. 2 stellt schematisch in der Perspektive eine erfindungsgemäße EPROM-Speicherzelle dar;
- die Fig. 3 stellt eine Variante der Speicherzelle der Fig. 2 dar;
- die Fig. 4 bis 15 stellen schematisch die verschiedenen Schritte des Herstellungsverfahrens eines EPROM- Speicherpunkts dar: die Fig. 4 bis 8, 14 und 15 sind Schnitte in der X-Richtung der Zelle, die Fig. 9 ist eine Draufsicht, die Fig. 10 bis 13 sind Schnitt in der Y-Richtung der Zelle;
- die Fig. 16 bis 18 stellen eine Variante des erfindungsgemäßen Herstellungsverfahrens dar: die Fig. 16 ist eine Ansicht im Schnitt gemäß der Richtung X und die Fig. 17 und 18 sind Ansichten im Schnitt gemäß der Richtung Y der Speicherzelle;
- die Fig. 19 bis 23 stellen schematisch, in der Y-Richtung der Zelle, eine weitere Ausführungsvariante des erfindungsgemäßen Verfahrens dar;
- die Fig. 24 stellt in der Perspektive die aus dem in den Fig. 19 bis 23 dargestellten Verfahren resultierende, erfindungskonforme EPROM-Zelle dar;
- die Fig. 25 bis 33 stellen schematisch die verschiedenen Herstellungsschritte einer EPROM-Speicherzelle nach einer Ausführungsvariante dar: die Fig. 25 und 26 und die Teile A der Fig. 29 und 30 sind Schnitte in der Y-Richtung der Zelle, die Fig. 27, 28, 31, 32 und 33 sind perspektivische Ansichten und die Teile B der Fig. 29 und 30 sind Schnitte in der X-Richtung der Zelle, und
- die Fig. 34 und 35 stellen schematisch entsprechend der Richtung zwei Herstellungsarten von erfindungsgemäßen MOS-Transistoren dar.
Die nachfolgende Beschreibung bezieht sich auf eine EPROM-Speicherzelle, gebildet aus Speicherpunkten mit N-Kanal, erzeugt auf einem monokristallinen Siliciumsubstrat des Typs p, im Hinblick auf eine Vereinfachung. Aber selbstverständlich hat die Erfindung eine sehr viel allgemeinere Tragweite, da sie sich auf alle Typen von Speichern mit floatenden Gates, hergestellt auf einem beliebigen Halbleitersubstrat, bezieht.
Die in Fig. 2 dargestellte EPROM-Speicherzelle umfaßt, wie die Speicherzellen der vorhergehenden Technik, eine Matrix aus Speicherpunkten 50, gebildet durch Transistoren, jeder eine Source 52 und einen Drain 54 des Typs n&spplus; enthaltend, erzeugt in einem Substrat 56 aus monokristallinem Silicium des Typs p. Materialstapel 58 sind vorgesehen zwischen den Sources und den Drains.
Diese Stapel 58, ausgehend vom Substrat 56, werden gebildet durch einen ersten Isolator 60 aus Siliciumoxid, ein floatendes Gate 62 aus polykristallinem phosphordotiertem Silicium, einen zweiten Isolator 64, gebildet aus drei gestapelten, isolierenden Materialien SiO&sub2;, Si&sub3;N&sub4; und SiO&sub2;, und aus einem Steuergate 66 aus phosphordotiertem polykristallinem Silicium.
Diese Stapel sind typischerweise enthalten zwischen 1000 nm und 1500 nm gegenüber 600 bis 700 beim Stand der Technik.
Um die Speicherpunkte elektrisch voneinander zu isolieren, sind seitliche Isolationen 68 vorgesehen. Diese Isolationen, die verbunden sind mit einer Dotierung des Typs p&spplus; des Substrat können in einem oder mehreren isolierenden Materialien erzeugt werden, z. B. eine lokaiisierte Oxidation 70 des Substrats, überdeckt von einem phosphordotierten Siliciumoxid (SiO&sub2;) 72. Außerdem sind Spacer 74 aus SiO&sub2; vorgesehen, beiderseits der Stapel 58. Diese Spacer 74 weisen die Form von Streifen auf, orientiert nach der Richtung X, senkrecht zu der Länge der Kanäle der Speicherpunkte, von der Source zum Drain der Speicherpunkte verlaufend.
Erfindungskonform haben das floatende Gate 62 und das Steuergate 66 der verschiedenen Speicherpunkte dieselbe Länge und dieselbe Breite. Außerdem erstrecken sich diese Gates 62 und 66 nicht über die seitlichen Isolationen 68 und sind selbstausgerichtet (oder selbstpositioniert) bezüglich dieser Isolationen.
Erfindungsgemäß wird die Verbindung der Steuergates 66 untereinander, den Wortleitungen entsprechend, hergestellt-durch metallische, leitende Streifen 76, parallel zu der Richtung Y der Speicherpunkte ausgerichtet. Die Streifen 76 können hergestellt werden aus Aluminium, Tungsten, Gold, usw . .
Außerdem wird die Verbindung der Drains 54 der Speicherpunkte, den Binärelementeleitungen entsprechend, hergestellt mittels leitenden Streifen 78, parallel zu einer Richtung X, die senkrecht ist zu den metallischen Verbindungsleiterbahnen 76 der Gates, und folglich zu der Länge der Kanäle der Speicherpunkte.
Ebenso wird die Verbindung der Sources 52 der Speicherpunkte, den Versorgungsleitungen der Speicherpunkte entsprechend, hergestellt durch leitende Streifen 80, parallel zu den leitenden Verbindungsstreifen 78 der Drains.
Die Binärelemente- und Versorgungsleitungen werden hergestellt aus einer oder mehreren Metallschichten (Al, W, TiW, Mo, Ta, usw.) oder einem Silicid eines Refraktär-Metalls, wie TiSi&sub2;, TaSi&sub2; , MoSi&sub2; , WSi&sub2;.
Um den Inhalt eines bestimmten Speicherpunkts zu lesen, muß man die entsprechende Versorgungsleitung 80 aktivieren, wobei die anderen Versorgungsleitungen nicht polarisiert werden. Dies ist notwendig, da zwei benachbarte Speicherpunkte, die dieselbe Binärelementeleitung 78 teilen, durch dieselbe Wortleitung 76 aktiviert werden. Es ist auch möglich, alle Wortleitungen zu polarisieren, und die des Speicherpunkts, den man man auswählt, an Masse zu legen (Lesen).
Um eine eventuelle Kompliziertheit der Steuerschaltungen des Speichers sowie einen Verlust an Zugriffszeit auf diesen zu vermeiden, ist es möglich, die Binärelementeleitungen 78 von zwei benachbarten Speicherpunkten zu trennen.
Zu diesem Zweck umfaßt die Speicherzelle zusätzlich, wie in Fig. 3 dargestellt, zweite Materialstapel 82, matrixförmig aufgeteilt wie die Speicherpunkte.
Diese zweiten Stapel sind in Y-Richtung eingefügt zwischen zwei benachbarte Speicherpunkte der Zelle. Sie sind in jedem Punkt identisch mit den Stapeln 58 und insbesondere gebildet, ausgehend vom Substrat 56, aus einem Isolator 84 aus Siliciumoxid, einem leitenden Material 86 aus phosphordotiertem polykristallinem Silicium, einem Isolator 88 des Dreischichten- Typs SiO&sub2;-Si&sub3;N&sub4;-SiO&sub2;, und aus einem leitenden Material 90 aus phosphordotiertem polykristallinem Silicium.
Diese zweiten Stapel werden gleichzeitig mit den ersten Stapeln erzeugt, indem dieselben lithographischen Masken, dieselben Material schichten und dieselben Ätzschritte verwendet werden.
Erfindungsgemäß ist ein Isolationsgraben mit der allgemeinen Referenz 92 vorgesehen unter jedem zweiten Stapel 82. Diese Isolationsgräben werden im Substrat erzeugt vor allen Schritten zur Herstellung der Speicherpunkte, der Seitenisolationen und der Verbindungen dieser Speicherpunkte.
Diese Isolationsgräben werden auf bekannte Weise hergestellt, indem man zunächst eine reaktive anisotrope Ionenätzung des Substrats 56 auf eine Dicke von ungefähr 5000 nm durchführt mittels einer entsprechenden Ätzmaske aus photosensiblem Harz. Man führt anschließend eine thermische Oxidation der Flanken der Gräben durch, um einen Film 94 aus Silixiumoxid auf den Seiten und dem Boden jedes Grabens zu bilden. Dann führt man ein Auffüllen des Grabens mit polykristallinem Silicium 96 durch. Dieses Auffüllen erfolgt durch die Technik der chemischen Gasphasenabscheidung (CVD).
Nach Beseitigung des sich außerhalb des Grabens befindenden polykristallinen Siliciums, vor allem durch eine reaktive Ionenätzung, führt man in der Oberfläche dieses Siliciums eine thermische Oxidation durch, um an der Oberfläche des Grabens eine SiO&sub2;-Schicht 98 zu bilden.
Diese Isolationsgräben können auch genutzt werden für die Isolation der peripheren CMOS-Schaltungen der Speicherpunkte.
Außer diesen Isolationsgräben ist das Herstellungsverfahren dieser Speicherzelle unverändert bezüglich des Verfahrens, das eine Speicherzelle ohne Gräben betrifft. Jedoch vergrößert sich die Oberfläche der Speicherzelle um 50%, aber diese Vergößerung erlaubt, eine Speicherzelle geringerer Größe herzustellen, als die durch die konventionellen Verfahren hergestellte.
Nun wird mit Bezug auf die Fig. 4 bis 15 ein erstes Herstellungsverfahren einer erfindungsgemäßen, wie in Fig. 2 dargestellten Speicherzelle beschrieben.
Dieses erste Verfahren besteht zunächst darin, wie in Fig. 4 gezeigt, ein Halbleitersubstrat 56 aus monokristallinem Silicium, z. B. des Typs p, mit einer Schicht 102 aus Siliciumoxid (SiO&sub2;) zu versehen. Diese Schicht 102 weist eine Dicke von ungefähr 25 nm auf und wird erzeugt durch thermische Oxidation des Substrats bei einer Temperatur um 900ºC. Diese Schicht 102 wird später das Gateoxid der herzustellenden Speicherpunkte bilden.
Durch diese Siliciumoxidschicht 102 führt man anschließend eine Dotierung 101 des Substrats 56 aus, die dazu dient, die Schwellenspannung der Speicherpunkte zu justieren. Diese Dotierung, die eine Leitfähigkeit des gleiche Typs hat wie das Substrat, kann hergestellt werden, für ein Substrat des Typs p, durch Implantation von Borionen mit einer Dosis von 10¹² Ionen/cm² und einer Energie von 50 keV.
Man scheidet anschließend eine Schicht 104 aus polykristallinem Silicium ab, phosphordotiert durch POCL&sub3;- Diffusion. Diese Schicht 104, abgeschieden durch einen chemischen Gasphasenabscheidungsprozeß (CVD, LPCVD) weist eine Dicke von 250 nm auf. In dieser Schicht 104 wird später das erste Gate oder floatende Gate der Speicherpunkte hergestellt.
Auf der Schicht 104 wird anschließend der Gate- Zwischenisolator 106 erzeugt. Dieser Isolator 106 kann hergestellt werden durch thermische Oxidation des polykristallinen Siliciums der Schicht 104 bei 900ºC, auf eine Dicke von 25 nm, dann durch Abscheiden einer Siliciumnitridschicht von 15 nm durch CVD und durch Oberflächenoxidation dieser Nitridschicht auf eine Dicke von 5 nm durch thermische Oxidation bei 900ºC.
Es ist möglich, diesen komplexen Isolator zu ersetzen durch eine einfache Siliciumoxidschicht, hergestellt durch thermische Oxidation der Schicht 104 aus polykristallinem Silicium bei 900ºC.
Anschließend scheidet man auf dem Isolator 106 eine Schicht 108 aus polykristallinem Silicium ab, phosphordotiert durch POCL&sub3;-Diffusion, in der später das zweite Gate oder Steuergate der Speicherpunkte hergestellt wird. Diese Schicht kann hergestellt werden mittels CVD oder LPCVD und eine Dicke von 1000 nm aufweisen.
Anschließend scheidet man auf der Schicht 108 eine Schicht 110 aus Siliciumnitrid ab, z. B. mittels der chemischen Niederdruck-Gasphasenabscheidungstechnik (LPCVD). Diese Schicht 110 weist eine Dicke von ungefähr 100 nm auf. Sie gewährleistet einen Schutz der Schicht 108 aus polykristallinem Silicium während der nachfolgenden Schritte.
Anschließend stellt man nach den herkömmlichen Verfahren der Photolithographie eine Harzmaske 112 her, die erlaubt, die Breite der Kanäle und folglich die Länge der floatenden Gates und der Steuergates der Speicherpunkte zu definieren, sowie die der Seitenisolationen.
Um mehrere matrixförmig verteilte Speicherpunkte auf der Oberfläche des Substrats 100 herzustellen, weist diese Maske 112 die Form von geradlinigen Streifen auf, parallel zueinander und zu der Richtung Y, entsprechend der Richtung der Binärelementeleitungen. Diese Streifen 111 weisen eine konstante Breite auf und sind abstandsgleich; sie sind um z. B. 1000 nm beabstandet und haben eine Breite von 1000 nm.
Wie in Fig. 5 dargestellt, entfernt man anschließend die gestapelten, nicht vom Harz 112 bedeckten Bereiche der Schichten 110, 108, 106 und 104, dadurch Materialstreifen 113 bildend, parallel zu der Richtung Y.
Diese Beseitigung kann ausgeführt werden mittels reaktiver anisotroper Ionenätzung, nacheinander, indem man als Aufschlußmittel Trifluormethan (CHF&sub3;) für die Siliciumnitridschichten und Schwefelhexafluorid (SF&sub6;) für die Schichten aus polykristallinem Silicium verwendet.
Die Verwendung von unterschiedlichen Aufschlußmitteln, je nach Art der Schichten, ermöglicht es, die Schicht, die sich unter der befindet, die man ätzt, als Ätzsperrschicht zu benutzen; dies ermöglicht, die Dickenungleichmäßigkeiten dieser verschiedenen Schichten zu kompensieren.
Es ist eventuell möglich, auch die Siliciumoxidschicht 102 zu ätzen, mittels eine CHF&sub3;-Plasmas, und eine geringe Dicke des Substrats 56, um später ein partiell begrabenes Feldoxid herzustellen. Die Ätzung des Substrats 100 kann durchgeführt werden auf eine Dicke von 400 nm mittels reaktiver Ionenätzung unter Verwendung von SF&sub6; als Aufschlußmittel.
Nach Beseitigung der Harzmaske 112 durch ein Sauerstoffplasma führt man eventuell, wie in Fig. 6 dargestellt, eine Oxidation der geätzten Flanken der Streifen 113 der verschiedenen Schichten 110-102 durch, auf ungefähr 30 nm bei 900ºC in Sauerstoffatmosphäre. Die oxidierten Flanken tragen die Referenz 114.
Anschließend scheidet man auf der gesamten Struktur eine Siliciumnitridschicht 116 von ungefähr 20 nm mittels der LPCVD-Technik ab. Dann führt man eine Ganzplattenätzung (d. h. ohne Maske) der Si&sub3;N&sub4;-Schicht 116 durch, mit einem CHF&sub6;-Plasma, auf eine Dicke von ungefähr 20 nm. Dies gewährleistet, daß nur auf den Flanken des geätzten Stapels 113 und auf der Oberseite dieses Stapels Siliciumnitrid zurückbleibt, wie in Fig. 6 dargestellt.
Man führt anschließend eine Dotierung des Substrats durch, die eine Leitfähigkeit desselben Typs hat wie die des Substrat. Diese Dotierung kann für ein Substrat des Typs p durchgeführt werden mittels Implantation von Borionen mit einer Energie von 80 keV und einer Dosis von 10¹² Ionen/cm². Diese Dotierung ermöglicht es, zwischen den Stapeln der geätzten Schichten Bereiche 117 des Typs p&spplus; herzustellen.
Anschließend oxidiert man das Substrat auf eine Dicke von ungefähr 500 nm, dadurch ein lokalisiertes Feldoxid 118 bildend, das zur seitlichen Isolierung der Speicherpunkte voneinander dient. Diese thermische Oxidation ist nicht unerläßlich. Jedoch ermöglicht ihr Vorhandensein, die Kapazitäten der Binärelemente- oder Drainverbindungsleitungen zu reduzieren.
Auf der hergestellten Struktur scheidet man anschließend, wie in Fig. 7 dargestellt, eine Siliciumnitridschicht 120 mit einer Dicke von ungefähr 50 nm ab. Die Schicht 120 kann abgeschieden werden mittels der LPCVD- Technik. Dann bedeckt man die gesamte Struktur mit einer phosphordotierten Siliciumoxidschicht (SiO&sub2;) 122, mit z. B. 6% Phosphor-Gewichtsanteil, durch die LPCVD-Technik. Diese Schicht 122 weist eine Dicke von ungefähr 1200 nm auf.
Anschließend führt man eine thermische Behandlung der Schicht 122 durch, z. B. bei einer Temperatur von 1050ºC während 15 Min., um die Schicht fließend zu machen und zu verdichten. Bei Fehlen des Feldoxids 118 dient diese Isolationsschicht als seitliche Isolation zwischen den Speicherpunkten.
Man bringt dann, auf bekannte Weise, eine Schicht 124 aus photosensiblem Harz auf, die das Relief der Schicht 122 verschwinden läßt. Diese, Planarisierungsschicht genannte Harzschicht 124 weist eine Dicke von ungefähr 1500 nm auf. Ihrem Aufbringen kann eine thermische Behandlung folgen, z. B. eine Erwärmung auf eine Temperatur um 200ºC während einer halben Stunde, um eine gute Ausbreitung dieser Harzschicht zu erhalten.
Man führt anschließend ein gleichzeitiges Ätzen der Harzschicht 124 und der Oxidschicht 122 durch, mit gleichen Ätzgeschwindigkeiten für das Harz und das Oxid, bis zur Freilegung der Oberfläche der Streifen 113 der geätzten Schichten 104, 106, 108, 110 und 116, wie dargestellt in Fig. 8. Infolgedessen ist die Höhe der gebildeten Isolierstreifen 125 ungefähr gleich der der Streifen 113.
Diese Ätzung wird z. B. auf anisotrope Weise durchgeführt, durch ein reaktives Ionenätzverfahren, unter Verwendung von einer Mischung aus Tri- oder Tetrafluormethan und von Sauerstoff als Aufschlußmittel: die fluorierten Verbindungen dienen zur Ätzung des Siliciumoxids und der Sauerstoff zur Ätzung des Harzes.
Man stellt dann, wie in Fig. 9 dargestellt, eine Harzmaske 126 her, um die Breite der Gates der Elementarpunkte und folglich die Länge der Kanäle zu definieren. Diese Maske 126 präsentiert sich in der Form von geradlinigen Streifen 127, parallel zu der Richtung X.
Die Breite der Streifen 127 ist eventuell gleich der der Streifen 111 der Maske 112, um floatende Gates und Steuergates von identischer Breite und Länge zu erhalten. Die Streifen 127 der Maske 126 haben eine Breite von 1000 nm und sind um ungefähr 1500 nm beabstandet.
Wie in Fig. 10 dargestellt, beseitigt man anschließend die Bereiche der Streifen 113 der Schichten 110, 108, 106, 104 und eventuell 102, die nicht maskiert sind durch die Maske 126.
Diese Beseitigung kann durchgeführt werden durch aufeinanderfolgende anisotrope reaktive Ionenätzungen unter Verwendung unterschiedlicher Aufschlußmittel, je nach Art der Schichten. Die Schichten aus Siliciumoxid und Siliciumnitrid können mit Trifluormethan geätzt werden, und die Schichten aus polykristallinem Silicium mit Schwefelhexafluorid. Die Stapel 58 (Fig. 2) der floatenden und der Steuer-Gates sind nun fertiggestellt.
Man führt dann eine zweite Ätzung der Oxidschicht 122 durch, damit das Oxid nur noch vorhanden ist in den Bereichen 128, die sich zwischen zwei in X-Richtung aufeinanderfolgenden Stapeln befinden, wie in Fig. 9 dargestellt. Diese Ätzung wird auf anisotrope Weise durchgeführt, mittels einer reaktiven Ionenätzung, unter Verwendung von CHF&sub3; oder von CF&sub4; als Aufschlußmittel. Die seitlichen Oberflächenisolationen sind nun fertiggestellt.
Anschließend entfernt man die Harzmaske 126 durch eine Sauerstoffplasma.
Anschließend stellt man, wie dargestellt in Fig. 10, die Sources 52 und die Drains 54 der Speicherpunkte her, indem man eine Dotierung des Substrats 56 durchführt, die, bezogen auf letzteres, eine inverse Leitfähigkeit aufweist. Im Falle eines Siliciumsubstrats des Typs p kann diese Dotierung durchgeführt werden mittels Implantation von Arsenionen mit einer Dosis von 5·10¹&sup5; Ionen/cm² und einer Energie von 100 keV.
Dann führt man eine thermische Behandlung durch, z. B. bei 850ºC während 30 Min., um die in das Substrat 56 implantierten Ionen elektrisch zu aktivieren.
Man bringt anschließend eine Siliciumoxidschicht (SiO&sub2;) 130 auf. Diese Isolierschicht hat z. B. eine Dicke von 300 nm und kann isotrop abgeschieden werden mittels eines LPCVD-Verfahrens.
Man führt dann, wie in Fig. 11 dargestellt, eine Ätzung dieser Schicht 130 durch, um nur die Isolationsstreifen, wie 131, auf allen geätzten Flanken der Struktur stehenzulassen. Diese Isolationsstreifen 131 oder Spacer sind vor allem um die Gatestapel 58 der Speicherpunkte herum vorhanden und beiderseits der seitlichen Oberflächenisolationen 128 (geätzte Schicht 122).
Diese Streifen oder Spacer 131 werden hergestellt mittels einer anisotropen Ätzung, vor allem des reaktiven ionischen Typs, um Spacer zu erhalten, deren Breite definiert wird durch die Dicke der auf isotrope Weise aufgebrachten Schicht 130. Insbesondere ermöglicht es eine Schicht 130 von 300 nm Dicke, Spacer 131 von 300 nm Breite zu erhalten.
Die Ätzung der Isolationsschicht 130 wird durchgeführt ohne Harzmaske (Ganzplattenätzung), z. B. mit Trifluormethan.
Der folgende Schritt des ersten Verfahrens besteht im Abscheiden von einer oder zwei leitenden Schichten auf der ganzen Struktur, in denen die verschiedenen Verbindungen der Sources und der Drains der Speicherzelle hergestellt werden. Diese Schichten können hergestellt werden aus einem beliebigen, üblicherweise bei der Herstellung von integrierten Schaltungen verwendeten Material (Aluminium, Tungsten, Silicid, usw.). Die Stapelung der leitenden Schichten weist eine Dicke auf, die kleiner ist als die der Stapel 58 und der Spacer 131, ist aber wenigstens gleich 300 nm.
Anzumerken ist, daß die kleinste Größe bzw. Abmessung der Sources und der Drains die ungefähr 2fache Dicke dieser leitenden Stapel nicht überschreiten darf, um zu vermeiden, bei der späteren Ätzung dieses Stapels, die Zone dieses Stapels anzugreifen, die in direktem Kontakt mit den Sources und den Drains ist. Die kleinste Abmessung der Sources und Drains muß folglich in dem speziellen Beispiel zwischen 1 und 2 Mikrometern liegen.
Insbesondere können die verschiedenen Verbindungen definiert werden in einer einzigen Tungstenschicht, abgeschieden durch die CVD-Technik und mit einer Dicke von 600 nm. Ein solches Material ermöglicht es, den quadratischen Widerstand der Sources und Drains der Speicherpunkte um wenigsten den Faktor 10 zu reduzieren. Sie können auch definiert werden, wie dargestellt in Fig. 11, in einem Stapel aus zwei Schichten 132 und 134, hergestellt aus einer Titan- und Tungstenlegierung (TiW) beziehungsweise aus Aluminium.
Die TiW-Schicht 132 mit 100 nm Dicke kann aufgebracht werden mittels Magnetron-Sputtern; diese Schicht dient als Diffusionsbarriere des Aluminiums in die darunterliegenden Schichten, vor allem aus Silicium.
Die Schicht 134 aus Aluminium kann aufgebracht werden durch Magnetron-Sputtern und eine Dicke von 400 nm aufweisen.
Man bringt anschließend auf die leitende(n) Schicht oder Schichten eine Schicht 136 aus photosensiblem Harz auf, z. B. von 1800 nm. Eventuell führt man eine thermische Behandlung dieser Harzschicht durch, z. B. ein Tempern bei 200ºC während 15 Min., um eine gute Ausbreitung dieser Schicht zu erhalten.
Anschließend führt man eine Ätzung dieser Harzschicht durch, damit das Harz nur in den hohlen Teilen des Reliefs der Struktur zurückbleibt. Die resultierende Struktur weist dann eine ebene Fläche auf, wie dargestellt in Fig. 11.
Im Falle eines Stapels mit Schichten aus TiW 132 und Aluminium 134 entfernt man anschließend die nicht mit Harz 126 bedeckten Bereiche der Schicht 134, dann der Schicht 132. Diese Beseitigung kann durchgeführt werden mittels anisotroper Ätzung des Typs reaktives Ionenätzen unter Verwendung von Kohlenstofftetrafluorid als Aufschlußmittel für die Schicht 134 aus Aluminium und von Schwefelhexafluorid für die Schicht 132 aus TiW. Die Ätzung der Schichten 134 und 132 wird ausgeführt bis auf eine Dicke von ungefähr 500 nm unterhalb des geätzten Stapels 58 der Schichten 110, 108, 106, 104 und eventuell 102, um später einen Kurzschluß zu verhindern zwischen den Leiterbahnen 76 und 78 einerseits und 76 und 80 andererseits.
Im Falle einer einzigen leitenden Schicht aus Tungsten führt man eine Ätzung dieser leitenden Schicht sowie des sie bedeckenden Harzes durch auf eine Dicke von ungefähr 500 nm unterhalb des Stapels 58.
Die Verbindungen 78 und 80 zwischen einerseits den Sources und den andererseits den Drains der Speicherpunkte sind nun fertiggestellt (Fig. 2).
Nach Ätzung der leitenden Schicht oder Schichten beseitigt man das restliche Harz 136 unter Verwendung von z. B. einem Sauerstoffplasma. Die resultierende Struktur ist die in Fig. 12 dargestellte.
Die Verwendung einer Harzschicht 136 wie oben definiert, ermöglicht die Herstellung von elektrischen Kontakten und von Verbindungen 70 und 80 (Fig. 2) zwischen den Sources und Drains der verschiedenen Speicherpunkte, selbstpositioniert oder -ausgerichtet bezüglich des floatenden Gates 62 und des Steuergates 66 dieser Punkte.
Außerdem ermöglicht sie, die Integrationsdichte der EPROM-Speicher beträchtlich zu erhöhen, bezogen auf die vorhergehende Technik, durch Weglassen der Siliciumoxidschicht 22, in der die elektrischen Kontaktlöcher 24 der Sources und der Drains der Speicherpunkte der vorhergehenden Technik hergestellt werden, und folglich der Isolationselemente 30.
Man führt anschließend das Aufbringen einer Siliciumoxidschicht 138 durch, phosphordotiert oder nicht, mit einer Dicke von ungefähr 700 nm. Diese Schicht 138 kann abgeschieden werden mittels der LPCVD-Technik.
Diese Schicht 138 kann anschließend bedeckt werden mit einer Schicht 140 aus photosensiblem Harz von ungefähr 1800 nm. Die thermische Behandlung, z. B. eine Erwärmung auf 200ºC während einer halben Stunde, ermöglicht eine gute Ausbreitung dieser Harzschicht 140.
Anschließend führt man eine simultane Ätzung der Oxidschicht 138 und der Harzschicht 140 durch, mit identischen Ätzgeschwindigkeiten für das Harz und das Oxid, bis die Oberseite der Stapel 58 freigelegt ist. Die erhaltene Struktur ist die in Fig. 13 dargestellte.
Diese Ätzung wird auf anisotrope Weise durchgeführt mittels einer reaktiven Ionenätzung, unter Verwendung von fluorierten Mitteln (CHF&sub3; oder CF&sub4;) und von Sauerstoff; die fluorierten Verbindungen dienen zum Ätzen des Oxids und der Sauerstoff zum Ätzen des Harzes.
Man entfernt anschließend die Reste der freigelegten Nitridschicht 110 mittels einer reaktiven Ionenätzung unter Verwendung von CHF&sub3; als Ätzmittel. Dann scheidet man auf der ganzen Struktur eine Metallschicht 142 z. B. aus Aluminium mit einer Dicke von 800 nm ab. Diese Aluminiumschicht kann mittels Magnetron-Sputtern abgeschieden werden.
Anschließend stellt man, wie in Fig. 14 dargestellt, eine neue Maske 144 aus photosensiblem Harz her, die die Verbindungsleitungen der Gates in der Y-Richtung definiert, den Wortleitungen entsprechend. Diese Maske 144 präsentiert sich in der Form von Streifen 145, parallel zu der Y-Richtung. Sie ist mit der Maske 112 identisch.
Anschließend führt man eine Beseitigung der nichtmaskierten Bereiche der Schicht 142 durch. Diese Ätzung kann ausgeführt werden mittels einer reaktiven anisotropen Ionenätzung unter Verwendung von Kohlenstofftetrachlorid als Aufschlußmittel. Die resultierende Struktur ist die in Fig. 15 dargestellte. Die Wortleitungen oder Gateverbindungen 76 der Speicherzelle sind nun fertiggestellt. Anschließend entfernt man die Harzmaske 144 durch O&sub2;-Plasma.
Der letzte Schritt des Verfahrens besteht darin, eine Passivierungsschicht, im allgemeinen aus Siliciumoxid, auf die ganze Struktur aufzubringen.
Das vorhergehend beschriebene erfindungsgemäße Verfahren ermöglicht es, eine quasi-plane Struktur herzustellen. Außerdem ist dieses Verfahren mit nur drei Maskierungsebenen 112, 126, 144 viel einfacher als das der vorhergehenden Technik. Außerdem ist keiner der oben beschriebenen Schritte problematisch.
In den Fig. 16 bis 18 wurde schematisch eine Variante des oben beschriebenen Verfahrens dargestellt, die beruht auf der Verwendung von Leiterbahnen 78 der Binärelemente, in X-Richtung, aus Silicid (Silicid von Tungsten, Tantal, Platin, Molybdän, usw.).
Bei dieser Variante führt man direkt nach der Oxidation 114 der geätzten Flanken der Streifen 113 (Stapel der Schichten 102, 110) eine Dotierung des Substrats durch, mit der gleichen Leitfähigkeitsart wie der des Substrats 56, auf dem die seitlichen Isolationen der verschiedenen Speicherpunkte hergestellt werden. Diese Dotierung wird durchgeführt, indem Borionen implantiert werden, im Falle eines Substrats des Typs p mit einer Energie von 80 keV und einer Dosis von 10¹² Ionen/cm². Sie ermöglicht, zwischen den Streifen 113 Bereiche 117 des Typs p&spplus; zu erhalten.
Nach dieser Dotierung bringt man direkt die phosphordotierte SiO&sub2;-Schicht 122 auf, wie in Fig. 16 dargestellt.
Diese Verfahrensvariante unterscheidet sich folglich von der mit Bezug auf die Fig. 4 bis 15 beschriebenen durch das Fehlen der Abscheidung der Nitridschicht 116, ihrer Ätzung, ihrer thermischen Oxidierung zur Bildung des Feldoxids 118 und der Abscheidung der Siliciumnitridschicht 120.
Nach Ätzung, wie vorhergehend, der Schicht 122 simultan mit der Harzschicht 124 der Definition der Länge der Kanäle der Speicherpunkte, der Herstellung der Sources 52 und Drains 54 dieser Punkte und der Bildung der Spacer 131 aus Siliciumoxid, scheidet man, wie dargestellt in Fig. 17, eine Schicht 146 ab aus einem Metall, das fähig ist, ein Silicid zu bilden. Diese Schicht ist z. B. eine Titanschicht von ungefähr 30 nm, aufgebracht durch Magnetron-Sputtern.
Die ganze Struktur wird anschließend einem Tempern unterzogen, bei einer Temperatur von 600ºC während ungefähr 15 Min., in einer neutralen Gasatmosphäre, wie etwa Stickstoff. Dieses Tempern ermöglicht die Bildung eines Silicids durch Reaktion des Metalls (Titan) mit dem Silicium des Substrats 56. Diese chemische Reaktion ist selbstverständlich nicht möglich, wenn die Oxidschicht 102 vorher geätzt wurde mit Hilfe der Maske 112 (Fig. 4).
Man entfernt anschließend die Teile der Schicht 146, die nicht in Kontakt sind mit dem Silicium und folglich kein Silicid gebildet haben. Die selektive Beseitigung des Titans bezüglich des Titansilicids wird auf chemischem Wege in der Naßphase durchgeführt, unter Verwendung einer Mischung aus Salpeter- und Flußsäure (HNO&sub3; und HF).
Man bringt anschließend eine isolierende Schicht 148 aus Borphosphorglas von ungefähr 1000 nm auf, die die gleiche Rolle spielt wie die Schicht 138 aus Siliciumoxid (Fig. 12). Dieses Abscheiden der Schicht 148 wird durchgeführt mittels der CVD- Technik.
Man führt dann eine thermische Behandlung dieser Schicht 148 durch, um sie fließend zu machen und zu verdichten, z. B. bei einer Temperatur von 850ºC während 30 Minuten.
Diese Schicht 148 wird anschließend bedeckt, wie vorher, durch die Harzschicht 140, dann simultan mit dieser Harzschicht geätzt, um den Isolator 148 nur zwischen den Stapeln der geätzten Schichten bestehen zu lassen, wie in Fig. 18 dargestellt.
Die Herstellung der Binärelementeleitungen 78 aus Silicid ermöglicht es, das Aufbringen der Harzschicht 136, die gleichzeitige Ätzung dieser Schicht mit der darunterliegenden, leitenden Schicht, sowie die Entfernung des restlichen Harzes 136 zu vermeiden. Diese Variante bietet folglich eine gewisse Anzahl Vereinfachungen; die anderen Schritte des Verfahrens bleiben unverändert.
Bei dieser Variante ist es möglich, die Dicke des Stapels der geätzten Schichten 102-110 zu reduzieren, vor allem durch Verwendung einer Schicht 108 aus polykristallinem Silicium mit einer Dicke von 600 nm anstatt 1000 nm.
Bei dem vorhergehend mit Bezug auf die Fig. 4 bis 15 beschriebenen Verfahren, sowie seiner mit Bezug auf die Fig. 16 bis 18 beschriebenen Variante, werden die seitlichen Isolationen, die dazu dienen, die Speicherpunkte voneinander zu isolieren, hergestellt nach dem Definieren (Maske und Ätzung) der Länge der floatenden Gates und der Steuergates dieser Punkte.
Nun wird mit Bezug auf die Fig. 19 bis 23 ein weiteres Herstellungsverfahren eines erfindungsgemäßen EPROM- Speichers beschrieben, bei dem die seitlichen Isolationen hergestellt werden vor dem Definieren der Länge der floatenden und der Steuergates. Diese Beschreibung bezieht sich auch noch auf eine Speicherzelle, die keinen Isolationsgraben enthält (Fig. 3). Die Materialschichten und die Masken, unverändert bezüglich des vorhergehenden Verfahrens, tragen dieselben Referenzen.
In einem Substrat 56 aus monokristallinem Silicium des Typs p führt man zunächst eine Dotierung dieses Substrats mit einer Leitfähigkeit derselben Art wie der des Substrats durch, die die Dotierung der seitlichen Isolationen der Speicherzelle bildet. Diese Dotierung kann hergestellt werden durch Implantation von Borionen mit einer Energie von 80 keV und einer Dosis von 10¹² Ionen/cm&sub2;. Dies ermöglicht, eine oberflächliche Schicht des Typs p&spplus; herzustellen, die die Referenz 151 trägt, wie dargestellt in Fig. 19.
Man scheidet anschließend eine Schicht 152 aus Siliciumoxid (SiO&sub2;) ab, nicht dotiert, mittels der LPCVD-Technik. Diese Schicht 152 weist eine Dicke von ungefähr 2000 nm auf. In dieser Isolationsschicht werden später die seitlichen Oberflächenisolationen zwischen den Speicherpunkten definiert.
Anschließend stellt man nach den herkömmlichen Verfahren der Photolithographie die Harzmaske 112 her, die ermöglicht, die Länge der floatenden Gates und der Steuergates der Speicherpunkte zu definieren, sowie die der seitlichen Isolationen. Diese Maske 112 präsentiert sich in Form von geradlinigen Streifen 111, parallel zueinander und zu der Y- Richtung der Speicherzelle. Diese Streifen von konstanter Länge sind um 1000 nm beabstandet und haben eine Breite von 1000 nm.
Anschließend führt man, wie in Fig. 20 dargestellt, eine Ätzung der Schicht 152 durch, darin bestehend, die durch das Harz nicht maskierten Bereiche dieser Schicht zu entfernen. Dies wird durchgeführt mittels einer anisotropen Ätzung der ionischreaktiven Art, unter Verwendung eines CHF&sub3;-Plasmas. Die Ätzung wird über die gesamte Dicke der Schicht 152 ausgeführt. Man erhält infolgedessen isolierende Streifen 153, parallel zueinander, die die Rolle des Feldoxids spielen werden. Die Maske 112 wird anschließend beseitigt durch Auflösung in einem Keton.
Zwischen den Streifen 153 erzeugt man dann das Gateoxid 154, wie dargestellt in Fig. 20. Dieses Oxid wird gebildet durch thermische Oxidation der freigelegten Bereiche des Substrats bei 900ºC. Dieses Gateoxid 154 weist eine Dicke von 20 nm auf.
Nach Bildung des Gateoxids führt man eine Dotierung des Substrats durch, die dazu dient, die Schwellenspannung der Speicherpunkte zu justieren. Diese Dotierung, die eine Leitfähigkeit derselben Art hat wie die des Substrats, wird hergestellt mittel Implantation von Borionen mit einer Dosis von 3·10¹¹ Ionen/cm² und einer Energie von 50 keV.
Auf die erhaltene Struktur scheidet man eine Schicht 156 aus polykristallinem Silicium ab, phosphordotiert, durch Diffusion von POCL&sub3;. Diese durch einen CVD-Prozeß abgeschiedene Schicht 156 weist eine Dicke von 250 nm auf. In dieser Schicht werden später die floatenden Gates der Speicherpunkte erzeugt.
Man bringt dann auf bekannte Weise eine Schicht 158 aus photosensiblem Harz auf, die das Relief der Schicht 156 verschwinden läßt. Diese Harzschicht weist eine Dicke von ungefähr 1500 nm auf. Ihrem Aufbringen kann eine thermische Behandlung folgen, z. B. ein Erwärmen auf eine Temperatur um 200ºC während einer halben Stunde, um eine gute Ausbreitung des Harzes zu erzielen.
Man führt dann eine Ätzung dieser Harzschicht 158 durch, um Harz nur zurückzubehalten in den hohlen Teilen des Reliefs der Struktur; die Oberseite des restlichen Harzes befindet sich ungefähr 700 nm unterhalb der Oberseite der Schicht 156 aus polykristallinem Silicium. Die resultierende Struktur ist dargestellt in Fig. 21.
Man entfernt anschließend die Bereiche der Schicht 156, die nicht durch das Harz bedeckt sind. Diese Ätzung wird auf anisotrope Weise durchgeführt, mit einer Ätzung der ionischreaktiven Art, unter Verwendung eines Schwefelhexafluorid-Plasmas. Diese Ätzung wird ausgeführt auf eine Dicke von 700 nm, was zur Folge hat, daß die Spitzen der Flanken der geätzten Schicht 156, die ansteigen an den Flanken der Streifen 153, sich unterhalb der Oberseiten der Streifen 153 befinden. Anschließend entfernt man das restliche Harz unter Verwendung von z. B. einem Sauerstoffplasma. Die resultierende Struktur ist die in Fig. 22 dargestellte.
Anschließend stellt man den Gate-Zwischenisolator 160 her. Dieser Isolator kann erzeugt werden durch thermische Oxidation des polykristallinen Siliciums der Schicht 156, bei 900ºC, auf eine Dicke von 25 nm, dann durch Abscheiden einer Schicht aus Siliciumnitrid von 15 nm mittels CVD auf der ganzen Struktur, dann durch thermisches Oxidieren bei 900ºC der Oberfläche dieser Nitridschicht auf eine Dicke von 5 nm.
Auf der gesamten Struktur scheidet man dann eine weitere Schicht 162 aus polykristallinem Silicium ab, phosphordotiert mittels Diffusion von POCL&sub3;, die den ganzen Raum auffüllt, der enthalten ist zwischen zwei Isolationsstreifen 153. Dies kann durchgeführt werden mit einer isotropen Abscheidung, deren Dicke wenigstens gleich der Hälfte des Streifen- Zwischenraums ist (für Streifen, die um 1000 nm beabstandet sind, genügt eine CVD-Abscheidung von 500 nm). Im vorliegenden Fall weist die Schicht 162 eine Dicke von 800 nm auf und kann mittels LPCVD abgeschieden werden.
Dann führt man, wie in Fig. 23 dargestellt, eine Ganzplattenätzung der Siliciumschicht 162 durch (d. h. ohne Maske), um die Oberseite der Isolationsstreifen 153 freizumachen. Diese Ätzung wird anisotrop durchgeführt mittels SF&sub6;-Plasma.
Dieses Verfahren setzt sich fort durch Herstellung der zweiten Maske, die dazu dient, die Breite der Kanäle der Speicherpunkte zu definieren (Fig. 9). Die nachfolgenden Schritte sind mit denen identisch, die beschrieben wurden mit Bezug auf die Fig. 9 bis 18. Insbesondere können die Drain- Zwischenverbindungen aus Metall hergestellt werden (Fig. 11) oder aus Silicid (Fig. 17).
Bei diesem Verfahren stellt die Ganzplattendotierung 151 des Substrats, außer der Dotierung der seitlichen Isolationen, eine Dotierung des Kanals der Speicherpunkte her. Jedoch ist dies nicht störend bei Kanälen, die eine Länge aufweisen, die kleiner oder gleich 1000 nm ist, denn bei solchen Längen muß die Dotierung der Kanäle hoch sein.
Außerdem darf die Oxidschicht 152, in der die seitlichen Isolationen erzeugt werden, nicht dotiert sein, um eine Selbstdotierung des Gateisolators 154, erzeugt durch thermische Oxidation des Substrats, zu vermeiden.
Dieses Verfahren ermöglicht, eine EPROM-Speicherzelle herzustellen, wie dargestellt in Fig. 24.
Jeder Speicherpunkt dieser Zelle enthält ein floatendes Gate 164 mit der Form eines U, dessen Boden in Kontakt ist mit dem Gateisolator 154 und die Länge des Kanals des Speicherpunkts steuert (contrôle). Die ansteigenden Flanken 166 dieses Gates vergrößern die Kopplungsfläche zwischen dem floatenden Gate 164 und dem Steuergate 168, was eine Verbesserung der kapazitiven Kopplung zwischen dem Steuergate 168 und dem floatenden Gate 164 gewährleistet.
Diese Verbesserung der Kopplung gewährleistet, bezogen auf die in Fig. 2 dargestellte Speicherzelle, eine Verbesserung der Leistung der Speicherzelle beim Auslesen, aber vor allem beim Einschreiben in die genannte Zelle.
Diese Speicherzelle kann selbstverständlich versehen sein mit Isolationsgräben, wie beschrieben mit Bezug auf die Fig. 3.
Anschließend wird, mit Bezug auf die Fig. 25 bis 33 eine Variate des oben beschriebenen Herstellungsprozesses beschrieben, die erlaubt, eine EPROM-Speicherzelle herzustellen, die ein floatendes Gate mit "Schalen"-Form enthält, d. h. in zwei senkrechten Richtungen X und Y die Form eines U aufweist. Die Materialschichten und Masken, die unverändert sind bezüglich den in den Fig. 19 bis 23 beschriebenen, tragen dieselben Referenzen.
Nach Durchführung der Dotierung 151 des Typs p&spplus; der seitlichen Isolationen der Speicherzelle in dem monokristallinen Substrat 56 und Aufbringen der Schicht 152 aus SiO&sub2;, stellt man mittels Lithographie die Harzmaske 126 her, wie dargestellt in der Fig. 25, die dazu dient, die Länge der Kanäle der Speicherpunkte sowie die Breite der seitlichen Isolationen zu definieren. Diese Maske 126 präsentiert sich in Form von geradlinigen Streifen 127, parallel zueinander und zu der Richtung X der Zelle. Diese Streifen haben eine Breite von 1400 nm und um 1000 nm beabstandet.
Man führt dann eine anisotrope Ätzung der Schicht 152 durch, die darin besteht, die nichtmaskierten Bereiche dieser Schicht zu entfernen. Dies wird ausgeführt mittels einer reaktiven Ionenätzung, unter Verwendung eines CHF&sub3;-Plasmas, über die ganze Dicke der Schicht 152. So erhält man Isolationsstreifen 201, parallel zueinander und zu der Richtung X, wie dargestellt in Fig. 26.
Nach Entfernung der Maske 126 mit einem O&sub2;-Plasma führt man eine thermische Oxidation der Bereiche Sources und Drains des freigelegten Substrats durch. Die Oxidschicht 202 weist eine Dicke von 25 nm auf.
Anschließend scheidet man eine Schicht 204 aus einem Material ab, das man bezüglich der Streifen 201 selektiv ätzen kann, z. B. eine Schicht aus nichtdotiertem polykristallinem Siliciumoxid, abgeschieden mittels CVD, von 1000 nm Dicke, dann bringt man eine Schicht 206 aus "Planarisierungs"-Harz von ungefähr 500 nm Dicke auf. Diesem Aufbringen kann eine thermische Behandlung folgen, bestehend aus einer Erwärmung auf 200ºC während einer halben Stunde, um eine gute Ausbreitung des Harzes zu erhalten.
Dann führt man eine simultane Ätzung der Siliciumschicht 204 und der Harzschicht 206 durch, mit gleichen Ätzgeschwindigkeiten für das Silicium und das Harz, bis die Oberseiten der Isolationsstreifen 201 freigelegt sind. Die hergestellte Struktur ist die in Fig. 27 dargestellte. Diese Ätzung wird anisotrop durchgeführt, mittels einer reaktiven Ionenätzung, unter Verwendung von fluorierten Mitteln, wie SF&sub6; für das Silicium und Sauerstoff für das Harz.
Anschließend bildet man auf herkömmliche Weise mittels Lithographie die Harzmaske 112, dargestellt in Fig. 27, die die Länge der seitlichen Isolationen und die Breite des Kanals der Speicherpunkte definiert. Diese Maske umfaßt die geradlinigen Streifen 111, parallel zu der Y-Richtung der Zelle, mit einer Breite von 1400 nm und um 1000 nm beabstandet.
Anschließend führt man eine Ätzung der Isolationsstreifen 201 durch, die darin besteht, die durch das Harz nicht maskierten Bereiche dieser Streifen zu entfernen. Diese Ätzung ist eine reaktive anisotrope Ionenätzung unter Verwendung eines CHF&sub3;-Plasmas; sie wird durchgeführt über die ganze Dicke der Streifen 201. Man erhält somit SiO&sub2;-Klötzchen 201a, eingefügt in Y-Richtung zwischen zwei Streifen 204 aus nichtdotiertem polykristallinem Silicium, wie dargestellt in Fig. 28. In X-Richtung hat man eine Wechsel folge von Klötzchen 201a und Löchern 203, in denen später die floatenden "schalenförmigen" Gates der Speicherpunkte und ihre Steuergates erzeugt werden. In diesem Stadium der Herstellung weisen die Klötzchen 201a und die Streifen 204 dieselbe Höhe auf.
Nach Beseitigung der Harzmaske 112 durch ein O&sub2;-Plasma führt man eventuell eine thermische Oxidation, bei 900ºC, der freigelegten Bereiche (Boden der Löcher 205) des Siliciumsubstrats 56 und des die Streifen 204 bildenden Siliciums durch, auf eine Dicke von ungefähr 25 nm. Diese Isolations-"Opferschicht" wird in den Figuren nicht dargestellt. Man führt anschließend eine Ätzung dieser Oxidschicht durch, durch reaktives Ionenätzen unter Verwendung von CHF&sub3;-Plasma, das zu der in Fig. 28 dargestellten Struktur führt, in der die Klötzchen 201a höher sind als die Siliciumstreifen 204. Der Höhenunterschied ist in der Größenordnung von 25 nm.
Man führt dann eine thermische Oxidation der freigelegten Bereiche und des Siliciums der Streifen 204 bei 900ºC auf eine Dicke von ungefähr 20 nm durch. Die erhaltene Schicht trägt die Referenz 206; sie bildet auf dem Substrat 56 das Grilloxid der Speicherpunkte.
Nach Bildung der Oxidschicht 206 führt man eine Ionenimplantation derselben Leitfähigkeit wie der des Substrats durch, um den Kanal der Speicherpunkte zu definieren. Dies wird erreicht durch Implantation von Borionen mit einer Dosis von 3·10¹¹ Ionen/cm² und einer Energie von 50 keV.
Anschließend führt man, wie vorgehend mit Bezug auf die Fig. 20 bis 23 beschrieben, die Abscheidung der Schicht 156 aus polykristallinem Silicium durch, n&spplus;-dotiert durch Diffusion von Phosphor in Form von POCL&sub3;. Diese Schicht 156, abgeschieden mittels CVD auf eine Dicke von 250 nm wird der späteren Herstellung der floatenden Gates der Speicherpunkte dienen.
Nach Aufbringen der sogenannten "Planarisierungs"- Schicht 158 aus photosensiblem Harz auf eine Dicke von 1500 nm, eventuell getempert, führt man eine Ätzung dieser Harzschicht durch, um Harz nur in den hohlen Teilen des Reliefs der Struktur zurückzubehalten, wie dargestellt auf den Teilen A und B der Fig. 29.
Die das Harz und das Silicium 156 trennende Höhe h beträgt ungefähr 1000 nm.
Unter den gleichen Bedingungen wie verhergehend führt man dann die Beseitigung der nicht harzbedeckten Bereiche der Schicht 156 durch, durch eine anisotrope Ätzung mit SF&sub6;, dann die Beseitigung des restlichen Harzes 158. Die resultierende Struktur ist in den Teilen A und B der Fig. 30 dargestellt. Die floatenden Gates 156a der Speicherpunkte sind nun fertiggestellt.
Anschließend erzeugt man den Gate-Zwischenisolator 160, gebildet aus einem dreischichtigen Material SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2; von 25 nm bzw. 15 nm bzw. 5 nm. Anschließend scheidet man eine zweite Schicht 162 aus polykristallinem Silicium ab, phosphordotiert durch POCL&sub3;-Diffusion, mittels LPCVD. Diese Schicht 162 von 1000 nm Dicke dient später der Herstellung der Steuergates der Speicherpunkte.
Anschließend scheidet man eine Schicht 208 aus photosensiblem Harz von 500 nm Dicke ab, um eine ebene Struktur zu erhalten. Dieser Abscheidung folgt eventuell eine thermische Behandlung bei 200ºC während einer halben Stunde.
Anschließend führt man eine simultane Ätzung der Siliciumschicht 162 und der Harzschicht 208 durch, bis zum Erscheinen der Oberseite der Klötzchen 201a aus SiO&sub2;. Diese Ätzung wird durchgeführt mittels einer reaktiven Ionenätzung, unter Verwendung von SF&sub6;- und O&sub2;-Plasma für das polykristalline Silicium beziehungsweise das Harz.
Diese Ätzung erlaubt außerdem, die Bereiche der SiO&sub2;- Schicht 206 zu entfernen, die nicht bedeckt sind durch den Gate- Zwischenisolator 160 (auf den Streifen 204 befindlich), sowie die Beseitigung der Oberseite der Klötzchen 201a aus Oxid. Man erhält infolgedessen eine ebene Struktur, wie dargestellt in Fig. 31. Die Steuergates 162a der Speicherpunkte sind nun fertiggestellt.
Nun führt man eine diffentielle thermische Oxidation des dotierten polykristallinen Siliciums 162 und des nichtdotierten polykristallinen Siliciums 204 durch. Diese Oxidation wird ausgeführt unter Wasserdampf von 850ºC während 1 Stunde, was erlaubt, ungefähr 200 nm Oxid 210 auf dem dotierten polykristallinen Silicium 162 wachsen zu lassen, und nur 50 nm Oxid 212 auf den nichtdotierten Silicium 204, wie dargestellt in Fig. 32.
Das Erreichen einer dickeren Oxidschicht auf dem dotierten Silicum 162 kommt daher, daß dieses letztere 4mal schneller oxidiert als das nichtdotierte Silicium 204.
Man führt dann eine Ganzplattenätzung des gebildeten Oxids durch, auf eine Dicke von 50 nm, durch reaktive Ionenätzung mit CHF&sub3;, was insbesondere die Beseitigung des Oxids 212 zur Folge hat, das das nichtdotierte Silicium 204 überdeckt. Dann führt man die Beseitigung des nichtdotierten polykristallinen Siliciums 204 durch eine selektive reaktive Ionenätzung durch, unter Verwendung von einem SF&sub6;-Plasma unter "Hochdruck", z. B. 130 Pa (1 Torr). Die erhaltene Struktur ist die in Fig. 33 dargestellte.
Diese Verfahren setzt sich wie vorhergehend fort durch Abscheiden der Oxidschicht 130, in der die Spacer 131 hergestellt werden (Fig. 11). Die Ätzung dieser Schicht 130 ermöglicht außerdem die Beseitigung des Isolators 202, auf den Sources- und Drains-Zonen befindlich. Die nachfolgenden Schritte sind identisch mit den mit Bezug auf die Fig. 12 bis 18 beschriebenen.
Dieses Verfahren ermöglicht es, eine EPROM- Speicherzelle herzustellen, bei der die floatenden Gates 156a die Form eines U aufweisen, ebenso in X- wie auch in Y-Richtung der Zelle. Diese Schalenform des floatenden Gates verbessert die Kopplung zwischen dem floatenden Gate 156a und dem Steuergate 162a jeder Speicherzelle erheblich und verbessert so die elektrischen Eigenschaften der Speicherzelle.
Selbstverständlich kann diese Speicherzelle mit schalenartigem floatendem Gate versehen werden mit Isolationsgräben, wie beschrieben mit Bezug auf die Fig. 3.
Die obige Beschreibung bezieht sich nur auf die Herstellung der Speicherzelle (oder eigentlichen Speichers) eines EPROM-Speichers. Die Herstellung der peripheren Steuerschaltungen, in derselben Ebene befindlich wie der Speicher, erfordert selbstverständlich die Verwendung anderer photolithographischer Harzmasken, als die vorhergehend beschriebenen, aber diese Masken sind überhaupt nicht problematisch.
Die obige Beschreibung ist selbstverständlich nur beispielhaft, wobei jede Modifikation in Betracht gezogen werden kann, ohne den Rahmen der Erfindung zu verlassen.
Insbesondere ist es möglich, die Dicke der verschiedenen Schichten zu ändern, die isolierenden Schichten aus Siliciumoxid zu ersetzen durch Siliciumnitridschichten, die leitenden Schichten aus polykristallinem Silicium, n&spplus;-dotiert (insbesondere mittels Phosphor), zu ersetzen durch p&spplus;-dotierte (z. B. Bor) Schichten aus polykristallinem Silicium, oder auch durch andere leitende Materialien, wie etwa Refraktär-Materialien oder Silicide.
Ebenso ist es möglich, alle reaktiven Ionenätzungen zu ersetzen durch andere, generell in der Mikroelektronik angewandte Trocken- oder Naßätzarten. Zum Beispiel kann man für Schichten, die aus schwierig zu ätzenden Materialen erzeugt sind, was der Fall ist für Schichten aus Kupfer oder aus Silber, Ionenbearbeitung bzw. -beschuß verwenden.
Auch ist es möglich, einen EPROM-Speicher auf einem anderen Halbleitermaterial als Silicium herzustellen (GaAs, InP z. B.), sowie ein n-dotiertes Substrat zu verwenden. Im Falle eines n-dotierten Siliciumsubstrats müssen die Bor-Dotierungen ersetzt werden durch Arsen- oder Phosphor-Dotierungen und umgekehrt müssen die Arsen- oder Phosphor-Dotierungen ersetzt werden durch Bor- Dotierungen.
Außerdem, wie vorhergehend erwähnt, ist die Erfindung anwendbar auf jede integrierte Schaltung, die eine Anordnung von MIS-Transistoren nicht notwendigerweise matrixartig verteiltumfaßt, von denen jeder entweder ein floatendes Gate und ein Steuergate oder nur ein Steuergate umfaßt; die Erfindung eignet sich insbesondere für weitere nichtflüchtige Speicherzellen, außer den EPROM, wie etwa die EEPROM, die REPROM und die ROM; diese Speicher weisen im allgemeinen die gleiche Organisation (Adressierung) auf wie die EPROM.
Zu diesem Zweck wurden in den Fig. 34 und 35 erfindungskonforme MOS-Transistoren dargestellt, die kein floatendes Gate enthalten (ROM-Speicher zum Beispiel). Die Fig. 34 und 35 sind den Fig. 15 bzw. 23 vergleichbar.
Die Fig. 34 unterscheidet sich von der Fig. 15 durch das Fehlen der Isolationsschicht 104 und das Kurzschließen der Schichten 106 und 108, und folglich dem Vorhandensein einer einzigen leitenden Schicht 218 aus polykristallinem Silicium, das Gate des Transistors bildend; dies entspricht dem Weglassen des Gate-Zwischenisolators und des floatenden Gates. Die Referenz 258 entspricht dem Stapel aus dem Gateisolator 102 und dem Gate 218.
Die Herstellung dieses MOS-Transistors ist gleich wie die der EPROM-Speicherzelle (Fig. 4-15), mit Ausnahme der Abscheidung und der Ätzungen einer einzigen Schicht aus phosphordotiertem polykristallinem Silicium 218 von ungefähr 1300 nm Dicke anstatt den aufeinanderfolgenden Abscheidungen und Ätzungen der Schichten 104, 106, 108.
Im Falle einer Transistormatrix kann jeder zweite Transistor mit einem Isolationsgraben versehen sein, wie beschrieben bezüglich der Fig. 3.
Auf gleiche Weise unterscheidet sich die Fig. 35 von der Fig. 23 durch das Fehlen der Isolierschicht 160 und dem Ersetzen der leitenden Schichten 156 und 162 durch eine einzige Schicht 262 aus polykristallinem Silicium, das Gate des Transistors bildend. Die Herstellung dieses Transistors (außer den Abscheidungen und Ätzungen der Gatestapel) ist gleich wie die mit Bezug auf die Fig. 19-23 beschriebene.

Claims

1. Integrierter Schaltkreis auf einem Halbleitersubstrat (56), enthaltend (a) einen Aufbau von Transistoren (50), elektrisch und seitlich voneinander isoliert durch Seitenisolierungen, wobei jeder Transitor eine erste Aufeinanderschichtung (58, 258) von Materialien umfaßt, gebildet aus einem ersten Isolator (60, 102, 154), in Kontakt mit dem Substrat, und wenigstens einem Gate (62, 164, 218, 262, 156a), in Kontakt mit dem ersten Isolatar, einer Source (52) und einem Drain (54), ausgebildet in dem Substrat (56) beiderseits der Aufeinanderschichtung (58, 258), und einem Kanal, in dem Substrat befindlich, unter der genannten Aufeinanderschichtung, dessen Länge ausgerichtet ist entsprechend einer ersten Richtung (Y), von der Source zum Drain verlaufend, (b) erste Leitungen (76), deren Längsachse parallel ist zu einer zweiten Richtung, um erste elektrische Signale einzuspeisen in die genannten Aufeinanderschichtungen (58, 258), (c) zweite Leitungen (78), deren Längsachse parallel ist zu einer dritten Richtung (X), um zweite elektrischen Signale einzuspeisen in die Drains (54) und (d) dritte Leitungen (80), deren Längsachse parallel ist zu der dritten Richtung, um dritte elektrische Signale in die Sources (52) einzuspeisen, wobei die zweite Richtung zusammenfällt mit der ersten Richtung (Y), und die dritte Richtung (X) senkrecht ist zur ersten Richtung, dadurch gekennzeichnet, daß die zweiten und die dritten Leitungen direkt auf den Drains bzw. den Sources ausgeführt sind.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Gates und die ersten Leitungen unabhängig voneinander und aus unterschiedlichen Materialien hergestellt sind.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten Leitungen in Metall ausgeführt sind.

4. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Leitungen (76, 276) in Aluminium ausgeführt sind.

5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweiten und dritten Leitungen (78, 80) in Metall oder dem Silicid eines hitzebeständigen Metalls ausgeführt sind.

6. Integrierte Speicherzelle auf einem Halbleitersubstrat (56), enthaltend (a) einen Aufbau von Speicherplätzen (50), elektrisch und seitlich voneinander isoliert durch seitliche Isolationen, dadurch gekennzeichnet, daß sie aus einem integrierten Schaltkreis nach einem der Ansprüche 1 bis 4 besteht, bei dem die Transistoren die genannten Speicherplätze bilden, und die Materialschichten dieser Transistoren ein erstes (62, 164, 156a) und ein zweites (66, 168, 162a) Gate umfassen, voneinander getrennt durch einen zweiten Isolator (64, 160), wobei das erste Gate Kontakt hat mit dem ersten Isolator.

7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, daß die zweiten und dritten Leitungen (78, 80) in Metall oder dem Silicid eines hitzebeständigen Metalls ausgeführt sind.

8. Speicherzelle nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß das erste (62, 164) und das zweite (66, 168) Gate der Speicherplätze die gleiche Breite und die gleiche Länge haben.

9. Speicherzelle nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß das erste (62, 164) und das zweite Gate (66, 168) der Speicherplätze sich nicht ausbreiten über die Seitenisolationen (118, 125, 148, 153), die vorgesehen sind, die Speicherplätze untereinander elektrisch zu isolieren.

10. Speicherzelle nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß das erste Gate (164) wenigstens in einem Parallelschnitt zur dritten Richtung (X) die Form eines U aufweist.

11. Speicherzelle nach Anspruch 10, dadurch gekennzeichnet, daß das erste Gate (156a) in einem Parallelschnitt zur dritten Richtung (X) und in einem Parallelschnitt zur zweiten Richtung (Y) die Form eines U aufweist.

12. Speicherzelle nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, daß sie außerdem zweite Aufeinanderschichtungen (82) aus Materialien umfaßt, jedes gebildet aus einem dritten Isolator (84), in Kontakt mit dem Substrat (56), einem vierten (86) und fünften (90) Leitermaterial, voneinander getrennt durch ein sechstes Isoliermaterial (88), wobei das vierte Material in Kontakt ist mit dem dritten Isolator, wobei jede zweite Aufeinanderschichtung (82) angeordnet ist zwischen zwei Speicherplätzen (50a, 50b) entsprechend einer ersten Richtung (Y), wobei ein Isolierungseinschnitt (92), ausgebildet in dem Substrat (56), vorgesehen ist unter jeder zweiten Aufeinanderschichtung (82).

13. Herstellungsverfahren eines integrierten Schaltkreises nach Anspruch 1, dadurch gekennzeichnet, daß es nur drei lithographische Abdeckebenen (112, 126, 144) aufweist, eine erste Abdeckmaske (112), um simultan die Breite der Kanäle sowie die Länge der Seitenisolierungen zu definieren, eine zweite Abdeckmaske (126), um simultan die Breite der Seitenisolierungen sowie die Länge der Kanäle zu definieren, und eine dritte Abdeckmaske (144), um die ersten Leitungen (76) zu definieren, und dadurch, daß die zweiten und dritten Leitungen direkt auf den Drains bzw. den Sources ausgeführt sind.

14. Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, daß die erste (112), zweite (126) und dritte (144) der Abdeckmasken jeweils gebildet wird durch geradlinige Bänder (111, 127, 145) von konstanter Breite und gleichem Abstand, wobei die Bänder (111, 145) der ersten und dritten Abdeckmaske senkrecht sind zu denen der zweiten Abdeckmaske.

15. Herstellungsverfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß es folgende Fertigungsschritte enthält:

(1) aufeinanderfolgende Niederschläge einer Schicht (102) eines ersten, isolierenden Materials, und einer Schicht (218) eines zweiten, leitenden Materials auf dem Substrat (56),

(2) Herstellung einer ersten Abdeckmaske (112),

(3) Beseitigung der durch die erste Abdeckmaske nicht abgedeckten Bereiche des zweiten und eventuell ersten Materials, somit erste überstehende Bänder (113) bildend, parallel zu einer ersten Richtung (Y),

(4) Beseitigung der ersten Abdeckmaske (112),

(5) Füllung der durch die ersten Bänder (113) begrenzten Räume durch ein drittes, isolierendes Material (118, 122, 148), die seitlichen Isolierungen bildend,

(6) Herstellung der zweiten Abdeckmaske (126),

(7) Beseitigung der durch die zweite Maske nicht abgedeckten Bereiche des dritten, zweiten und eventuell ersten Materials, somit zweite überstehende Bänder (58-128) bildend, parallel zu einer zweiten Richtung (X), senkrecht zu der ersten Richtung,

(8) Herstellung der Sources (52) und Drains (54) durch eine erste Dotierung des Substrats (56) mit einer Konduktivität des inversen Typs bezüglich der des Substrats,

(9) Beseitigung der zweiten Maske (126),

(10) Herstellung von isolierenden Zwischenlagen (131) beiderseits der zweiten Bänder (58-128), angefügt an diese zweiten Bänder,

(11) Herstellung der zweiten Leitungen ß78) in den durch die Zwischenschichten (131) begrenzten Räumen, wobei die Höhe der zweiten Leitungen geringer ist als die der zweiten Bänder und der Zwischenlagen,

(12) Abdeckung der zweiten Leitungen (78) durch ein viertes, isolierendes Material (138), die Oberseite der zweiten Bänder (58-128) versenkend,

(13) Niederschlag einer Schicht aus einem fünften, leitenden Material (142) auf der gesamten entstandenen Struktur,

(14) Herstellung der dritten Abdeckmaske (144),

(15) Beseitigung der durch die dritte Abdeckmaske nicht abgedeckten Bereiche, somit die ersten Leitungen (76) bildend, und

(16) Beseitigung der dritten Abdeckmaske (144).

16. Herstellungsverfahren nach Anspruch 15, dadurch gekennzeichnet, daß man eine zweite Dotierung des Substrats (56) durchführt, die denselben Konduktivitätstyp aufweist wie das Substrat, nach Niederschlag des ersten Materials, um die Dotierung (101) der Kanäle zu definieren.

17. Herstellungsverfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß man im Laufe des Fertigungsschritts (1) eine Schicht (110) eines sechsten, isolierenden Materials auf der Schicht des zweiten (218) Materials niederschlägt, und dadurch, daß diese Schicht des sechsten Materials während der Fertigungsschritte (3) und (7) geätzt wird.

18. Herstellungsverfahren nach Anspruch 17, dadurch gekennzeichnet, daß man zwischen den Fertigungsschritten (4) und (5) die geätzten Oberseiten und Flanken der ersten Bänder (113) mit einem siebten, isolierenden Material (116) bedeckt, und dadurch, daß man das zwischen den geätzten Flanken befindliche Substrat (56) thermisch oxidiert, wobei das Substrat aus Silizium hergestellt ist.

19. Herstellungsverfahren nach Anspruch 13 oder 14, angewandt für die Herstellung einer integrierten Speicherzelle auf einem Halbleitersubstrat (56), umfassend (a) einen Aufbau Speicherzellen, elektrisch voneinander isoliert durch seitliche Isolationen (118, 125, 148, 153), wobei jede Speicherstelle aus einem Transistor besteht, der unter anderem wenigstens ein erstes (62, 164, 156a) und ein zweites (66, 168, 162a) aufeinandergeschichteter Gates enthält, voneinander isoliert, dadurch gekennzeichnet, daß es folgende Fertigungsschritte umfaßt:

(1) aufeinanderfolgende Niederschläge auf dem Substrat (56) einer Schicht (102) eines ersten, isolierenden Materials und einer Schicht (104) eines zweiten, leitenden Materials, einer Schicht (106) eines dritten, isolierenden Materials, und einer Schicht (108) eines vierten, leitenden Materials,

(2) Herstellung der ersten Abdeckmaske (112),

(3) Beseitigen der nicht durch die erste Maske abgedeckten Bereiche des vierten, dritten, zweiten und eventuell ersten Materials, somit erste überstehende Bänder (113) bildend, parallel zu einer ersten Richtung (Y),

(4) Beseitigung der ersten Maske (112),

(5) Füllung der zwischen den ersten Bändern (113) begrenzten Räume durch ein fünftes, isolierendes Material (118, 122, 148), die seitlichen Isolierungen bildend,

(6) Herstellung der zweiten Abdeckmaske (126),

(7) Beseitigung der durch die zweite Maske nicht abgedeckten Bereiche des fünften, vierten, dritten, zweiten und eventuell ersten Materials, somit zweite überstehende Bänder (58-128) bildend, parallel zu einer zweiten Richtung (X), senkrecht zu der ersten Richtung,

(8) Herstellung der Sources (52) und Drains (54) durch eine erste Dotierung des Substrats (56) mit einer Konduktivität des inversen Typs bezüglich des Substrats,

(9) Beseitigung der zweiten Abdeckmaske (126),

(11) Herstellung der zweiten Leitungen (78) in den durch die Zwischenlagen (131) begrenzten Räumen, wobei die Höhe der zweiten Leitungen geringer ist als die der zweiten Bänder und der Zwischenlagen,

(12) Abdeckung der zweiten Leitungen (78) durch ein sechstes, isolierendes Material (138), die Oberseiten der zweiten Bänder (58-128) versenkend,

(13) Niederschlag einer Schicht eines sechsten, leitenden Materials (142) auf der gesamten entstandenen Struktur,

(14) Herstellung der dritten Abdeckmaske (144),

(15) Beseitigung der nicht durch die dritte Maske abgedeckten Bereiche des siebten Materials, somit die ersten Leitungen (76) bildend und,

(16) Beseitigung der dritten Maske (144).

20. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß es die folgenden Fertigungsschritte umfaßt:

(I) Niederschlag einer Schicht (152) eines ersten, isolierenden Materials auf der Gesamtheit des Substrats (56), um die seitlichen Isolationen zu bilden,

(II) Herstellung der ersten Abdeckmaske (112),

(III) Beseitigung der durch die erste Maske (112) nicht abgedeckten Bereiche des ersten Materials, somit erste überstehende Bänder (153) bildend, parallel zu einer ersten Richtung (Y),

(IV) Beseitigung der ersten Abdeckmaske (112),

(V) Niederschlag eines zweiten, isolierenden Materials (154) zwischen den ersten Bändern (153),

(VI) Niederschläge nur auf dem zweiten Material (154) eines dritten, leitenden Materials (262), wobei die Höhe der Aufeinanderschichtung des zweiten und des dritten Materials der der ersten Bänder (153) nahekommt,

(VII) Herstellung der zweiten Abdeckmaske (126),

(VIII) Beseitigung der durch die zweite Maske (126) nicht abgedeckten Bereiche des dritten und eventuell zweiten Materials, somit zweite überstehende Bänder (58-128) bildend, parallel zu einer zweiten Richtung (X), senkrecht zu der ersten Richtung,

(IX) Herstellung der Sources (52) und der Drains (54) durch eine erste Dotierung des Substrats (56) mit einer Konduktivität des inversen Typs bezüglich der des Substrats,

(X) Beseitigung der zweiten Abdeckmaske (126),

(XI) Herstellung von isolierenden Zwischenlagen (131) beiderseits der zweiten Bänder (58-128), angefügt an diese zweiten Bänder,

(XII) Herstellung der zweiten Leitungen (78) in den durch die Zwischenlagen (131) begrenzten Räumen, wobei die Höhe der zweiten Leitungen geringer ist als die der zweiten Bänder und der Zwischenlagen,

(XIII) Abdeckung der zweiten Leitungen (78) durch ein viertes, isolierendes Material (138), die Oberseiten der zweiten Bänder (58-128) versenkend,

(XIV) Niederschlag einer Schicht des fünften, leitenden Materials (142) auf der gesamten erhaltenen Struktur,

(XV) Herstellung der dritten Abdeckmaske (144),

(XVI) Beseitigung der durch die dritte Maske (144) nicht abgedeckten Bereiche, somit die ersten Leitungen (76) bildend, und

(XVII) Beseitigung der dritten Maske (144).

21. Verfahren nach Anspruch 13 oder 14, angewandt bei der Herstellung einer integrierten Speicherzelle auf einem Substrat (56), enthaltend (a) einen Aufbau Speicherplätze (50), elektrisch voneinander getrennt durch seitliche Isolierungen (118, 125, 148, 153), wobei jeder Speicherplatz aus einem Transistor besteht, enthaltend unter anderem wenigstens ein erstes Gate (62, 164, 156a) und ein zweites Gate (66, 168, 162a), aufeinandergeschichtet, voneinander isoliert, dadurch gekennzeichnet, daß es die folgenden Fertigungsschritte umfaßt:

(II) Herstellung der ersten Abdeckmaske (112),

(IV) Beseitigung der ersten Abdeckmaske (112),

(VI) aufeinanderfolgende Niederschläge nur auf dem zweiten Material (154) eines dritten, leitenden Materials (156), eines vierten, isolierenden Materials (160), eines fünften, leitenden Materials (162), wobei die Höhe der Aufeinanderschichtung des zweiten, dritten vierten und fünften Materials der der ersten Bänder (153) nahekommt,

(VII) Herstellung der zweiten Abdeckmaske (126),

(X) Beseitigung der zweiten Abdeckmaske (126),

(XIII) Abdeckung der zweiten Leitungen (78) durch ein sechstes, isolierendes Material (138), die Oberseiten der zweiten Bänder (58-128) versenkend,

(XIV) Niederschlag einer Schicht eines siebten, leitenden Materials (142) auf der gesamten erhaltenen Struktur,

(XV) Herstellung der dritten Abdeckmaske (144),

(XVII) Beseitigung der dritten Maske (144).

22. Verfahren nach Anspruch 13 oder 14, angewandt bei der Herstellung einer integrierten Speicherzelle auf einem Substrat (56), enthaltend (a) einen Aufbau Speicherplätze (50), elektrisch voneinander getrennt durch seitliche Isolierungen (118, 125, 148, 153), wobei jeder Speicherplatz aus einem Transistor besteht, enthaltend unter anderem wenigstens ein erstes Gate (62, 164, 156a) und ein zweites Gate (66, 168, 162a), aufeinandergeschichtet, voneinander isoliert, dadurch gekennzeichnet, daß es die folgenden Fertigungsschritte umfaßt:

(A) Niederschlag einer Schicht (152) eines ersten, isolierenden Materials auf der Gesamtheit des Substrats (56), um die seitlichen Isolationen zu bilden,

(B) Herstellung der ersten Abdeckmaske (126),

(C) Beseitigung der durch die erste Maske (126) nicht abgedeckten Bereiche des ersten Materials, somit erste überstehende Bänder (201) bildend, parallel zu einer ersten Richtung (X),

(D) Beseitigung der ersten Abdeckmaske (126),

(E) Niederschlag eines Zwischenmaterials (204) zwischen den ersten Bändern (201), das man selektiv gravieren kann bezüglich des ersten Materials,

(F) Herstellung der ersten Maske (112)

(G) Beseitigung der durch die erste Maske (112) nicht abgedeckten Bereiche, somit zweite überstehende Bänder (201a-204) bildend, parallel zu einer zweiten Richtung (Y),

(H) Beseitigung der ersten Maske (112),

(I) Niederschlag eines zweiten isolierenden Materials (206) zwischen den zweiten Bändern (201a-204),

(J) aufeinanderfolgende Niederschläge zwischen den zweiten Bändern eines dritten, leitenden Materials (156), eines vierten, isolierenden Materials (160), eines fünften, leitenden Materials (162), wobei die Höhe der Aufeinanderschichtung des zweiten , dritten, vierten und fünften Materials der Höhe der zweiten Bänder nahekommt,

(K) Beseitigung des Zwischenmaterials (204),

(L) Herstellung der Sources (52) und der Drains (54) durch eine erste Dotierung des Substrats (56) mit einer Konduktivität des inversen Typs bezüglich der des Substrats,

(M) Herstellung von isolierenden Zwischenlagen (131) beiderseits der zweiten Bänder (201a-204), angefügt an diese zweiten Bänder,

(N) Herstellung der zweiten Leitungen (78) in den durch die Zwischenlagen (131) begrenzten Räumen, wobei die Höhe der zweiten Leitungen geringer ist als die der zweiten Bänder und der Zwischenlagen,

(O) Abdeckung der zweiten Leitungen (78) durch ein sechstes, isolierendes Material (138), die Oberseiten der zweiten Bänder versenkend,

(P) Niederschlag einer Schicht des siebten, leitenden Materials (142) auf der gesamten erhaltenen Struktur,

(Q) Herstellung der dritten Abdeckmaske (144),

(R) Beseitigung der durch die dritte Maske (144) nicht abgedeckten Bereiche, somit die ersten Leitungen (76) bildend, und

(S) Beseitigung der dritten Maske (144).

23. Herstellungsverfahren nach Anspruch 20, 21 oder 22, dadurch gekennzeichnet, daß man eine zweite Dotierung des Substrats (56) durchführt mit dem gleichen Konduktivitätstyp wie das Substrat, zwischen den Niederschlägen des zweiten und dritten Materials.

24. Herstellungsverfahren nach einem der Ansprüche 20 bis 23, dadurch gekennzeichnet, daß der Niederschlag des zweiten Materials (154) hergestellt wird durch thermisches Oxidieren des Substrats, wobei das Substrat (56) aus Silizium ist.

25. Herstellungsverfahren nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, daß das vierte, isolierende Material (160) erhalten wird, ganz oder teilweise, durch thermisches Oxidieren des dritten, leitende Material (156), wobei das dritte Material aus Silizium ist.

26. Herstellungsverfahren nach einem der Ansprüche 21 bis 25, dadurch gekennzeichnet, daß man auf man auf der Gesamtheit der Struktur eine Schicht eines fünften Materials (162) niederschlägt, und dadurch, daß man eine Ätzung dieser Schicht durchführt, bis zum Freiätzung der Oberseiten der ersten Bänder (153), um fünftes, leitendes Material nur über dem zweiten Material zu erhalten.

27. Herstellungsverfahren nach einem der Ansprüche 15, 19 bis 22, dadurch gekennzeichnet, daß der Fertigungsschritt der Herstellung der zweiten Leitungen (76), wobei das Substrat (56) aus Silizium hergestellt ist und unbestückte Bereiche aufweist, folgende Operationen umfaßt:

- Niederschlag einer Schicht (146) eines zehnten Materials, geeignet ein Silicid zu bilden, auf der gesamten Struktur,

- Thermische Behandlung des Aufbaus, um dieses zehnte Material, direkt in Kontakt mit den unbestückten Bereichen des Substrats, eine Reaktion eingehen zu lassen, um örtlich ein Silicid zu bilden, und

- Beseitigung des zehnten Materials, das nicht reagiert hat mit dem Substrat.

28. Herstellungsverfahren nach einem der Ansprüche 15 bis 26, dadurch gekennzeichnet, daß der Fertigungsschritt zur Herstellung der zweiten Leitungen (76) folgende Operationen umfaßt:

- Niederschlag einer Schicht von wenigstens einem elften, leitenden Material (132, 134) auf der gesamten Struktur,

- Niederschlag, auf dem ganzen elften Materials, einer dritten Schicht (136) aus Kunstharz, die das Relief des elften Materials zum Verschwinden bringt,

- eventuell thermische Behandlung der dritten Kunstharzschicht (136),

- Ätzung der dritten Kunstharzschicht (136), so daß nur an den vertieften Teilen des Reliefs des elften Materials Kunstharz zurückbleibt,

- Beseitigung der nicht durch Kunstharz abgedeckten Bereiche des elften Materials, und

- Beseitigung des Restes der dritten Kunstharzschicht (136)

29. Herstellungsverfahren nach Anspruch 28, dadurch gekennzeichnet, daß die Schicht aus dem elften Material gebildet wird durch eine TiW-Schicht, abgedeckt durch eine Aluminiumschicht.

30. Herstellungsverfahren nach Anspruch 28, dadurch gekennzeichnet, daß die Schicht des elften Materials gebildet wird durch eine Titanschicht.

31. Herstellungsverfahren nach einem der Ansprüche 15 bis 30, dadurch gekennzeichnet, daß man unter den seitlichen Isolationen (118, 125, 148, 153) eine dritte Dotierung des Substrats durchführt, die den gleichen Konduktivitätstyp aufweist, wie der des Substrats (56).