JP4439142B2 - 不揮発性半導体メモリの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体メモリに係わり、特にゲート電極の構造に関する。
【０００２】
【従来の技術】
図３３Ａは従来のＮＡＮＤ型不揮発性半導体メモリの平面図、図３３Ｂは図３３Ａ中のＢ−Ｂ線に沿う断面図、図３３Ｃは図３３Ａ中のＣ−Ｃ線に沿う断面図である。なお、図３３Ａ〜図３３Ｃはそれぞれ、メモリセルトランジスタの制御ゲート（ワード線ＷＬ）と、選択トランジスタのゲート（選択ゲート線ＳＧ）とが形成された時点を示す。
【０００３】
参考文献：S. Aritome et al, “A 0.67um2 SELF-ALIGNED SHLLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs”, IEDM, pp61-64, 1994
図３３Ａ〜図３３Ｃに示すように、Ｐ型ウェル１０１には、素子分離領域としてシャロートレンチアイソレーション（ＳＴＩ）が形成され、素子領域が区画されている。Ｐ型ウェル１０１の素子領域上には、ゲート絶縁膜１０３が形成されている。ゲート絶縁膜１０３上には、導電性ポリシリコン層１０５、ＯＮＯ膜１１３、及び導電性ポリシリコン層１１５が順次形成されている。
【０００４】
導電性ポリシリコン層１０５は、メモリセルトランジスタにおいては浮遊ゲート（ＦＧ）を構成（図３３Ｂ参照）し、選択トランジスタにおいては導電性ポリシリコン層１１５と接触され、選択ゲート線ＳＧの一部を構成する（図３３Ｃ参照）。また、導電性ポリシリコン層１１５は、メモリセルトランジスタにおいては、ワード線ＷＬを構成する（図３３Ｂ参照）。
【０００５】
このように従来では、ワード線ＷＬや選択ゲート線ＳＧが、導電性ポリシリコン層１１５から構成されている。又は特に図示はしないが、導電性ポリシリコン層１１５上にタングステンシリサイド層を形成した積層構造、いわゆるポリサイド構造から構成される。
【０００６】
さらに図３３Ａ〜図３３Ｃに示す不揮発性半導体メモリの構造的特徴として、導電性ポリシリコン層１０５が、選択トランジスタの部分において、ＳＴＩによって分断されることが挙げられる。このため、選択トランジスタの部分から、ＯＮＯ膜１１３を除去し、分断された導電性ポリシリコン層１０５を導電性ポリシリコン層１１５によって互いに接続して、選択ゲート線ＳＧを形成するようにしている（図３３Ｃ参照）。
【０００７】
しかし、ＯＮＯ膜１１３を除去するために、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGは、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広くしなければならない。この理由は、選択ゲート線ＳＧとワード線ＷＬとの間に、ＯＮＯ膜１１３を除去するためのマスク層の合わせ余裕、並びにＯＮＯ膜１１３が除去された部分と選択ゲート線ＳＧとの合わせ余裕とをそれぞれ見込まなければならないことにある。
【０００８】
具体的には、図３４Ａ、及び図３４Ｂに示すように、ＯＮＯ膜１１３を除去するためのマスク層１４１は、その形成位置目標からＸ方向沿って“＋Ｘ１”、又は“−Ｘ１”の範囲内でずれる。従って、その形成位置目標から、“＋Ｘ１”及び“−Ｘ１”の合わせ余裕が必要である。
【０００９】
さらに、図３５Ａ、及び図３５Ｂに示すように、ワード線ＷＬ及び選択ゲート線ＳＧを形成するためのマスク層１１９も同様に、その形成位置目標からＸ方向沿って“＋Ｘ２”、又は“−Ｘ２”の範囲内でずれる。従って、その形成位置目標から、“＋Ｘ２”及び“−Ｘ２”の合わせ余裕が必要である。
【００１０】
この結果、ＯＮＯ膜１１３が除去された部分が、マスク層１１９の下に必ず位置するようにするためには、マスク層１４１の形成位置目標とマスク層１１９の形成位置目標との間に、“｜Ｘ１｜＋｜Ｘ２｜”の合わせ余裕が必要となる。
【００１１】
ただし、図３４、図３５では、選択ゲート線ＳＧとワード線ＷＬとの間の合わせ余裕に着目しているので、Ｘ方向に直交するＹ方向の合わせ余裕については無視している。
【００１２】
また、図３６Ａ〜図３６Ｃに示すようなＮＡＮＤ型不揮発性半導体メモリも知られている。
【００１３】
参考文献:特開平１１−２６７３１号公報
図３６Ａは平面図、図３６Ｂは図３６Ａ中のＢ−Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中のＣ−Ｃ線に沿う断面図である。
【００１４】
図３６Ａ〜図３６Ｃに示す装置の主要な特徴の一つは、浮遊ゲート１０５を、下層部１０５-1、上層部１０５-2の二層構造とする。そして、上層部１０５-2をＳＴＩ上に広げ、制御ゲート１１５（ワード線ＷＬ）と浮遊ゲート１０５との間の容量を、チャネルと浮遊ゲート１０５との間の容量よりも充分に大きくしたことにある。
【００１５】
さらに選択トランジスタの部分においては、上層部１０５-2を構成する導電性ポリシリコン層を用いて選択ゲートＳＧを形成する。これにより、ＯＮＯ膜１１３の除去工程を無くすことができる。
【００１６】
しかし、図３６Ａ〜図３６Ｃに示す装置では、メモリセルトランジスタの部分において、上層部１０５-2を構成する導電性ポリシリコン層をメモリセルどうしで分断するための、いわゆるスリット加工が必要である。このため、スリット加工のためのマスクの合わせ余裕が、まず必要である。さらに、スリットが形成されていない上層部１０５-2を構成する導電性ポリシリコン層上に、選択ゲート加工のためのマスクが必ず位置させるための合わせ余裕が必要である。
【００１７】
従って、ＯＮＯ膜１１３の除去工程を無くしたとしても、選択ゲート線ＳＧとワード線ＷＬとの間には、図３３Ａ〜図３３Ｃに示した装置と同等の合わせ余裕が必要となる。この結果、図３３Ａ〜図３３Ｃに示した装置においても、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGは、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広くしなければならない。
【００１８】
【発明が解決しようとする課題】
このように、従来の不揮発性半導体メモリでは、ワード線ＷＬや選択ゲート線ＳＧを、導電性ポリシリコン層１１５から構成、又はポリサイド構造から構成することで低抵抗化を図っている。しかし、不揮発性半導体メモリの微細化に伴い、更なる低抵抗化が難しくなってきている。
【００１９】
さらに、従来の不揮発性半導体メモリでは、選択トランジスタの部分からＯＮＯ膜１１３を除去するため、あるいはスリット加工を行なうために、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGを、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広くしなければならない。これは、不揮発性半導体メモリの更なる微細化を妨げになる。
【００２０】
この発明は、上記の事情に鑑み為されたもので、その主要な目的は、不揮発性半導体メモリの微細化に伴う、配線の低抵抗化の困難性を緩和できる構造を持つ不揮発性半導体メモリ及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に第１ゲート絶縁膜を介して形成されたメモリセルトランジスタのゲート電極であって、前記第１ゲート絶縁膜上に形成された第１の多結晶シリコン層と、前記第１の多結晶シリコン層上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２の多結晶シリコン層と、前記第２の多結晶シリコン層上に形成された第１のメタル層と、を有するメモリセルトランジスタのゲート電極と、前記メモリセルトランジスタのゲート電極に隣接し、前記半導体基板上に前記第１ゲート絶縁膜を介して形成された選択ゲートトランジスタのゲート電極であって、前記第１ゲート絶縁膜上に形成され、かつ、膜厚が前記第１の多結晶シリコン層の膜厚と同じ第３の多結晶シリコン層と、前記第３の多結晶シリコン層上に直接形成され、かつ、前記第１のメタル層と同一部材からなる第２のメタル層と、を有する選択ゲートトランジスタのゲート電極とを備え、前記選択ゲートトランジスタのゲート電極の、前記第３の多結晶シリコン層の下面から前記第２のメタル層の上面までの膜厚が、前記メモリセルトランジスタのゲート電極の、前記第１の多結晶シリコン層の下面から前記第１のメタル層の上面までの膜厚と等しいことを特徴とする不揮発性半導体メモリが提供される。
【００２２】
また、本願発明の一態様によれば、半導体基板上に、第１ゲート絶縁膜及び第１の多結晶シリコン層を少なくとも含む第１積層構造を形成する工程と、前記第１積層構造から前記半導体基板にかけて、素子分離領域のパターンに応じた第１の溝を形成する工程と、前記第１の溝内に、絶縁物を形成する工程と、前記第１積層構造及び前記絶縁物の露出面上に、第２ゲート絶縁膜及び第２の多結晶シリコン層を少なくとも含む第２積層構造を形成する工程と、前記第１積層構造及び前記第２積層構造をパターニングし、前記第１の多結晶シリコン層、前記第２ゲート絶縁膜及び前記第２の多結晶シリコン層を少なくとも含むスタックゲート構造を複数形成する工程と、前記スタックゲート構造間に、層間絶縁膜を形成する工程と、前記スタックゲート構造を部分的に除去し、前記層間絶縁膜に、前記スタックゲート構造のパターンに応じた第２の溝を形成することにより、メモリセルトランジスタのゲート電極に対応させて、前記第２の溝の底部に前記第２の多結晶シリコン層を露呈させるとともに、選択ゲートトランジスタのゲート電極に対応させて、前記第２の溝の底部に前記第１の多結晶シリコン層を露呈させる工程と、前記第２の溝内に、上面が同一の高さとなるようにメタルを埋め込み、前記第２の多結晶シリコン層に接触する第１のメタル層、及び、前記第１の多結晶シリコン層に接触する第２のメタル層を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法が提供される。
【００２３】
【発明の実施の形態】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２４】
図１〜図３０はそれぞれ、この発明の一実施形態に係るＮＡＮＤ型不揮発性半導体メモリを主要な製造工程毎に示す平面図、又は断面図である。
【００２５】
まず、図１Ａ、図１Ｂ、図２Ａ〜図２Ｃに示すように、Ｐ型ウェル１（又はＰ型シリコン基板）上に、例えばＳｉＯ2からなるゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上に、例えば導電性ポリシリコン層５を形成する。ポリシリコン層５は、後に浮遊ゲートとなる層である。以下、ポリシリコン層５を、浮遊ゲート（ＦＧ）ポリシリコン層５と言う。次いで、ＦＧポリシリコン層５上に、例えばＳｉＮXからなるマスク層７を形成する。次いで、マスク層７を、アクティブエリアの形状にパターニングする。次いで、パターニングされたマスク層７をマスクに用いて、ＦＧポリシリコン層５、ゲート絶縁膜３、及びＰ型ウェル１を、例えば異方性エッチングし、Ｐ型ウェル１にシャロートレンチ９を形成する。
【００２６】
次に、図３Ａ、図３Ｂ、図４Ａ〜図４Ｃに示すように、図１Ａ、図１Ｂ、図２Ａ〜図２Ｃに示した構造上に、例えばＳｉＯ2を堆積し、絶縁膜１１を形成する。次いで、マスク層７及びＦＧポリシリコン層５をマスクに用いて、絶縁膜１１をエッチバックし、ＦＧポリシリコン層５を絶縁膜１１の表面から突出させるとともに、絶縁膜１１をシャロートレンチ９内に残す。このようにして、シャロートレンチアイソレーション（ＳＴＩ）を形成する。
【００２７】
次に、図５Ａ、図５Ｂ、図６Ａ〜図６Ｃに示すように、図３Ａ、図３Ｂ、図４Ａ〜図４Ｃに示した構造上に、ＳｉＯ2、ＳｉＮX、ＳｉＯ2を順次形成し、ＯＮＯ膜１３を形成する。次いで、ＯＮＯ膜１３上に、例えば導電性ポリシリコン層１５を形成する。ポリシリコン層１５は、後に制御ゲート電極の一部を構成する層になる。次いで、ポリシリコン層１５上に、例えばＳｉＮXからなるキャップ層１７を形成する。
【００２８】
次に、図７Ａ、図７Ｂ、図８Ａ〜図８Ｃに示すように、図５Ａ、図５Ｂ、図６Ａ〜図６Ｃに示した構造上に、メモリセルトランジスタの制御ゲート、選択トランジスタの選択ゲート、及び周辺トランジスタのゲートそれぞれのパターンに対応したホトレジスト膜１９を形成する。次いで、ホトレジスト膜１９をマスクに用いて、キャップ層１７、ポリシリコン層１５、ＯＮＯ膜１３、及びＦＧポリシリコン層５を順次、例えば異方性エッチングする。これにより、ＦＧポリシリコン層５、ＯＮＯ膜１３、ポリシリコン層１５、及びキャップ層１７を含むスタックゲート構造が得られる。
【００２９】
次に、図９Ａ、図９Ｂ、図１０Ａ〜図１０Ｃに示すように、ホトレジスト膜１９を除去する前、あるいは除去した後、スタックゲート構造及びＳＴＩをマスクに用いて、Ｎ型不純物イオン、例えばＡｓイオンを、Ｐ型ウェル１に注入する。
【００３０】
次に、図１１Ａ、図１１Ｂ、図１２Ａ〜図１２Ｃに示すように、図９Ａ、図９Ｂ、図１０Ａ〜図１０Ｃに示した構造上に、例えばＳｉＯ2を堆積し、第１層層間絶縁膜２１を形成する。
【００３１】
次に、図１３Ａ、図１３Ｂ、図１４Ａ〜図１４Ｃに示すように、第１層層間絶縁膜２１を、キャップ層１７をストッパに用いて、例えばＣＭＰして平坦化する。
【００３２】
次に、図１５Ａ、図１５Ｂ、図１６Ａ〜図１６Ｃに示すように、第１層層間絶縁膜２１をマスクに用いて、キャップ層１７を除去し、ポリシリコン層１５を露出させる。この時、キャップ層１７を除去することで、第１層層間絶縁膜２１には、ゲート配線埋め込み用の溝２５が得られる。
【００３３】
次に、図１７Ａ、図１７Ｂ、図１８Ａ〜図１８Ｃに示すように、図１５Ａ、図１５Ｂ、図１６Ａ〜図１６Ｃに示した構造上に、メモリセルトランジスタをマスクするパターンに対応したホトレジスト膜２７を形成する。これにより、メモリセルトランジスタにおいては、ポリシリコン層１５が、ホトレジスト膜２７によって覆われる。
【００３４】
次に、図１９Ａ、図１９Ｂ、図２０Ａ〜図２０Ｃに示すように、ホトレジスト膜２７及び第１層層間絶縁膜２１をマスクに用いて、ポリシリコン層１５、及びＯＮＯ膜１３を除去する。これにより、選択トランジスタのゲート配線埋め込み用の溝２５の底、及び周辺トランジスタのゲート配線埋め込み用の溝２５の底それぞれには、ＦＧポリシリコン層５が露呈する。
【００３５】
次に、図２１Ａ、図２１Ｂ、図２２Ａ〜図２２Ｃに示すように、ホトレジスト膜２７を除去する。これによりメモリセルトランジスタのゲート配線埋め込み用の溝２５の底には、ポリシリコン層１５が露呈する。
【００３６】
次に、図２３Ａ、図２３Ｂ、図２４Ａ〜図２４Ｃに示すように、図２１Ａ、図２１Ｂ、図２２Ａ〜図２２Ｃに示した構造上に、タングステンを堆積し、タングステン層２９を形成する。タングステン層２９は、選択トランジスタのゲート配線埋め込み用の溝２５、及び周辺トランジスタのゲート配線埋め込み用の溝２５それぞれにおいてはＦＧポリシリコン層５に接触する。また、メモリセルトランジスタのゲート配線埋め込み用の溝２５においては、ポリシリコン層１５に接触する。
【００３７】
次に、図２５Ａ、図２５Ｂ、図２６Ａ〜図２６Ｃに示すように、タングステン層２９を、第１層層間絶縁膜２１をストッパに用いて、例えばＣＭＰして平坦化する。これにより、タングステン層２９は、ゲート配線埋め込み用の溝２５それぞれに埋め込まれる。
【００３８】
次に、図２７Ａ、図２７Ｂ、図２８Ａ〜図２８Ｃに示すように、図２５Ａ、図２５Ｂ、図２６Ａ〜図２６Ｃに示した構造上に、例えばＳｉＯ2を堆積し、第２層間絶縁膜３１を形成する。
【００３９】
次に、図２９Ａ、図２９Ｂ、図３０Ａ〜図３０Ｃに示すように、第２層層間絶縁膜３１、第１層層間絶縁膜２１、及びゲート絶縁膜３を貫通し、Ｎ型ソース／ドレイン領域２３に達するコンタクト孔を形成し、形成されたコンタクト孔内を、例えばタングステン等の導電物３３で埋め込む。本例では、導電物３３は、選択トランジスタのビット線側Ｎ型ソース／ドレイン領域２３と、周辺トランジスタの２つのＮ型ソース／ドレイン領域２３とに接触する。次いで、第２層層間絶縁膜３１上に、第３層層間絶縁膜３４を形成し、この第３層層間絶縁膜３４に、ビット線埋め込み用の溝、及び周辺回路の配線埋め込み用溝を形成し、形成された溝内を、例えば銅等の導電物３５で埋め込む。これにより、ビット線ＢＬ（ＢＬ１、ＢＬ２）や、周辺回路の配線が形成され、この発明の一実施形態に係る不揮発性半導体メモリが完成する。
【００４０】
このような一実施形態に係る不揮発性半導体メモリであると、スタックゲート型のメモリセルトランジスタの制御ゲート、即ちワード線ＷＬ（ＷＬ１、ＷＬ２）の一部が溝２５に埋め込まれたメタルである。
【００４１】
例えば本例では、ワード線ＷＬが、ポリシリコン層１５とタングステン層２９との積層構造、いわゆるポリメタル構造である。このため、例えば従来の技術の欄において、図３３Ａ〜図３３Ｃを参照して説明した、導電性ポリシリコン層１１５から構成されたワード線ＷＬや、ポリサイド構造のワード線ＷＬを持つ装置に比べて、ワード線ＷＬの高抵抗値化を抑制でき、ひいてはその抵抗値を下げることが可能となる。
【００４２】
また、選択トランジスタのゲート、即ち選択ゲート線ＳＧの一部も、溝２５に埋め込まれたメタルである。このため、ワード線ＷＬと同様に、選択ゲート線ＳＧの高抵抗値化を抑制でき、ひいてはその抵抗値を下げることが可能となる。
【００４３】
さらに周辺トランジスタのゲートＰＧの一部も、溝２５に埋め込まれたメタルである。このため、周辺トランジスタのゲートＰＧもまた、ワード線ＷＬ、選択ゲート線ＳＧと同様に、高抵抗値化を抑制でき、ひいてはその抵抗値を下げることが可能となる。
【００４４】
このように、ワード線ＷＬ、選択ゲート線ＳＧ、及び周辺トランジスタのゲートＰＧの高抵抗値化を抑制できるＮＡＮＤ型不揮発性半導体メモリによれば、その動作の高速化や、消費電力の低減等の効果を得ることができる。
【００４５】
また、一実施形態に係る不揮発性半導体メモリでは、選択トランジスタの部分からＯＮＯ膜１３を除去する工程を、第１層間絶縁膜２１をマスクに用いて行なうようにしている。このため、例えば従来の技術の欄において、図３４を参照して説明したようなマスク層１４１を形成する必要がない。
【００４６】
さらに、一実施形態に係る不揮発性半導体メモリでは、ＯＮＯ膜１３を除去する時には、既にＦＧポリシリコン層５、ＯＮＯ膜１３、ポリシリコン層１５、及びキャップ層１７を含むスタックゲート構造が形成されている。このため、例えば従来の技術の欄において、図３５を参照して説明したように、ＯＮＯ膜１１３が除去された部分が、マスク層１１９の下に必ず位置するように配慮する必要も無い。もちろん、スリット加工も必要ない。
【００４７】
従って、一実施形態に係る不揮発性半導体メモリでは、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGを、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広げずに済む。このため、図３１に示すように、例えば間隔ＤCell-SGと間隔Ｄcellとを等しく設定することもでき、不揮発性半導体メモリの、例えばワード線ＷＬに直交する方向、例えばビットＢＬに沿う方向の集積度を高めることが可能となる。
【００４８】
また、従来の技術の欄において、図３６Ａ〜図３６Ｃを参照して説明した装置では、選択ゲートＳＧが、導電性ポリシリコンで構成される。このため、選択ゲートＳＧの抵抗値が高くなる。このため、実用に供するためには、図３２に示すように、選択ゲートＳＧに加えて、低抵抗な選択ゲートＳＧ２を形成する。そして、低抵抗な選択ゲートＳＧ２を、例えば５１２ビット毎に、導電性ポリシリコンで構成された選択ゲートＳＧにシャント接続する必要がある。このため、例えばワード線ＷＬに沿う方向の集積度の向上が妨げられる。
【００４９】
これに対し、一実施形態に係る不揮発性半導体メモリでは、その選択ゲートＳＧが低抵抗なメタルを含んで構成されるため、図３２に示すように、低抵抗な選択ゲートＳＧ２を形成する必要がない。このため、不揮発性半導体メモリの、例えばワード線ＷＬに沿う方向の集積度を高めることも可能となる。
【００５０】
以上、この発明を一実施形態により説明したが、この発明は、一実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００５１】
さらに、上記一実施形態には、種々の段階の発明が含まれており、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、不揮発性半導体記憶メモリの微細化に伴う、配線の低抵抗化の困難性を緩和できる構造を持つ不揮発性半導体メモリ及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の一実施形態に係る不揮発性半導体メモリを主要な製造工程を示す平面図、図１Ｂは図１Ａ中のＢ−Ｂ線に沿う断面図。
【図２】図２Ａは図１Ａ中のＣ−Ｃ線に沿う断面図、図２Ｂは図１Ａ中のＤ−Ｄ線に沿う断面図、図２Ｃは図１Ａ中のＥ−Ｅ線に沿う断面図。
【図３】図３Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図３Ｂは図３Ａ中のＢ−Ｂ線に沿う断面図。
【図４】図４Ａは図３Ａ中のＣ−Ｃ線に沿う断面図、図４Ｂは図３Ａ中のＤ−Ｄ線に沿う断面図、図４Ｃは図３Ａ中のＥ−Ｅ線に沿う断面図。
【図５】図５Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図５Ｂは図５Ａ中のＢ−Ｂ線に沿う断面図。
【図６】図６Ａは図５Ａ中のＣ−Ｃ線に沿う断面図、図６Ｂは図５Ａ中のＤ−Ｄ線に沿う断面図、図６Ｃは図５Ａ中のＥ−Ｅ線に沿う断面図。
【図７】図７Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図７Ｂは図７Ａ中のＢ−Ｂ線に沿う断面図。
【図８】図８Ａは図７Ａ中のＣ−Ｃ線に沿う断面図、図８Ｂは図７Ａ中のＤ−Ｄ線に沿う断面図、図８Ｃは図７Ａ中のＥ−Ｅ線に沿う断面図。
【図９】図９Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図９Ｂは図９Ａ中のＢ−Ｂ線に沿う断面図。
【図１０】図１０Ａは図９Ａ中のＣ−Ｃ線に沿う断面図、図１０Ｂは図９Ａ中のＤ−Ｄ線に沿う断面図、図１０Ｃは図９Ａ中のＥ−Ｅ線に沿う断面図。
【図１１】図１１Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１１Ｂは図１１Ａ中のＢ−Ｂ線に沿う断面図。
【図１２】図１２Ａは図１１Ａ中のＣ−Ｃ線に沿う断面図、図１２Ｂは図１１Ａ中のＤ−Ｄ線に沿う断面図、図１２Ｃは図１１Ａ中のＥ−Ｅ線に沿う断面図。
【図１３】図１３Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１３Ｂは図１３Ａ中のＢ−Ｂ線に沿う断面図。
【図１４】図１４Ａは図１３Ａ中のＣ−Ｃ線に沿う断面図、図１４Ｂは図１３Ａ中のＤ−Ｄ線に沿う断面図、図１４Ｃは図１３Ａ中のＥ−Ｅ線に沿う断面図。
【図１５】図１５Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１５Ｂは図１５Ａ中のＢ−Ｂ線に沿う断面図。
【図１６】図１６Ａは図１５Ａ中のＣ−Ｃ線に沿う断面図、図１６Ｂは図１５Ａ中のＤ−Ｄ線に沿う断面図、図１６Ｃは図１５Ａ中のＥ−Ｅ線に沿う断面図。
【図１７】図１７Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１７Ｂは図１７Ａ中のＢ−Ｂ線に沿う断面図。
【図１８】図１８Ａは図１７Ａ中のＣ−Ｃ線に沿う断面図、図１８Ｂは図１７Ａ中のＤ−Ｄ線に沿う断面図、図１８Ｃは図１７Ａ中のＥ−Ｅ線に沿う断面図。
【図１９】図１９Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１９Ｂは図１９Ａ中のＢ−Ｂ線に沿う断面図。
【図２０】図２０Ａは図１９Ａ中のＣ−Ｃ線に沿う断面図、図２０Ｂは図１９Ａ中のＤ−Ｄ線に沿う断面図、図２０Ｃは図１９Ａ中のＥ−Ｅ線に沿う断面図。
【図２１】図２１Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２１Ｂは図２１Ａ中のＢ−Ｂ線に沿う断面図。
【図２２】図２２Ａは図２１Ａ中のＣ−Ｃ線に沿う断面図、図２２Ｂは図２１Ａ中のＤ−Ｄ線に沿う断面図、図２２Ｃは図２１Ａ中のＥ−Ｅ線に沿う断面図。
【図２３】図２３Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２３Ｂは図２３Ａ中のＢ−Ｂ線に沿う断面図。
【図２４】図２４Ａは図２３Ａ中のＣ−Ｃ線に沿う断面図、図２４Ｂは図２３Ａ中のＤ−Ｄ線に沿う断面図、図２４Ｃは図２３Ａ中のＥ−Ｅ線に沿う断面図。
【図２５】図２５Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２５Ｂは図２５Ａ中のＢ−Ｂ線に沿う断面図。
【図２６】図２６Ａは図２５Ａ中のＣ−Ｃ線に沿う断面図、図２６Ｂは図２５Ａ中のＤ−Ｄ線に沿う断面図、図２６Ｃは図２５Ａ中のＥ−Ｅ線に沿う断面図。
【図２７】図２７Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２７Ｂは図２７Ａ中のＢ−Ｂ線に沿う断面図。
【図２８】図２８Ａは図２７Ａ中のＣ−Ｃ線に沿う断面図、図２８Ｂは図２７Ａ中のＤ−Ｄ線に沿う断面図、図２８Ｃは図２７Ａ中のＥ−Ｅ線に沿う断面図。
【図２９】図２９Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２９Ｂは図２９Ａ中のＢ−Ｂ線に沿う断面図。
【図３０】図３０Ａは図２９Ａ中のＣ−Ｃ線に沿う断面図、図３０Ｂは図２９Ａ中のＤ−Ｄ線に沿う断面図、図３０Ｃは図２９Ａ中のＥ−Ｅ線に沿う断面図。
【図３１】図３１はこの発明による効果を説明するための図。
【図３２】図３２はこの発明による効果を説明するための図。
【図３３】図３３Ａは従来のＮＡＮＤ型不揮発性半導体メモリの平面図、図３３Ｂは図３３Ａ中のＢ−Ｂ線に沿う断面図、図３３Ｃは図３３Ａ中のＣ−Ｃ線に沿う断面図。
【図３４】図３４Ａは従来のＮＡＮＤ型不揮発性半導体メモリの主要な製造工程を示す平面図、図３４Ｂは図３４Ａ中のＢ−Ｂ線に沿う断面図。
【図３５】図３５Ａは従来のＮＡＮＤ型不揮発性半導体メモリの主要な製造工程を示す平面図、図３５Ｂは図３５Ａ中のＢ−Ｂ線に沿う断面図。
【図３６】図３６Ａは従来のＮＡＮＤ型不揮発性半導体メモリの平面図、図３６Ｂは図３６Ａ中のＢ−Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中のＣ−Ｃ線に沿う断面図。
【符号の説明】
１…Ｐ型ウェル、
３…ゲート絶縁膜（ＳｉＯ2）、
５…ＦＧポリシリコン層、
７…マスク層（ＳｉＮX）、
９…シャロートレンチ、
１１…絶縁膜（ＳｉＯ2：ＳＴＩ）、
１３…ＯＮＯ膜、
１５…導電性ポリシリコン層、
１７…キャップ層（ＳｉＮX）、
１９…ホトレジストパターン（ゲートパターニング用）、
２１…第１層層間絶縁膜（ＳｉＯ2）、
２３…Ｎ型ソース／ドレイン領域、
２５…ゲート配線埋め込み用の溝、
２７…ホトレジストパターン（メモリセルトランジスタマスク用）、
２９…タングステン層、
３１…第２層層間絶縁膜（ＳｉＯ2）、
３３…導電物（タングステン）、
３４…第３層層間絶縁膜（ＳｉＯ2）、
３５…導電物（銅）。
【発明の属する技術分野】
この発明は不揮発性半導体メモリに係わり、特にゲート電極の構造に関する。
【０００２】
【従来の技術】
図３３Ａは従来のＮＡＮＤ型不揮発性半導体メモリの平面図、図３３Ｂは図３３Ａ中のＢ−Ｂ線に沿う断面図、図３３Ｃは図３３Ａ中のＣ−Ｃ線に沿う断面図である。なお、図３３Ａ〜図３３Ｃはそれぞれ、メモリセルトランジスタの制御ゲート（ワード線ＷＬ）と、選択トランジスタのゲート（選択ゲート線ＳＧ）とが形成された時点を示す。
【０００３】
参考文献：S. Aritome et al, “A 0.67um2 SELF-ALIGNED SHLLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs”, IEDM, pp61-64, 1994
図３３Ａ〜図３３Ｃに示すように、Ｐ型ウェル１０１には、素子分離領域としてシャロートレンチアイソレーション（ＳＴＩ）が形成され、素子領域が区画されている。Ｐ型ウェル１０１の素子領域上には、ゲート絶縁膜１０３が形成されている。ゲート絶縁膜１０３上には、導電性ポリシリコン層１０５、ＯＮＯ膜１１３、及び導電性ポリシリコン層１１５が順次形成されている。
【０００４】
導電性ポリシリコン層１０５は、メモリセルトランジスタにおいては浮遊ゲート（ＦＧ）を構成（図３３Ｂ参照）し、選択トランジスタにおいては導電性ポリシリコン層１１５と接触され、選択ゲート線ＳＧの一部を構成する（図３３Ｃ参照）。また、導電性ポリシリコン層１１５は、メモリセルトランジスタにおいては、ワード線ＷＬを構成する（図３３Ｂ参照）。
【０００５】
このように従来では、ワード線ＷＬや選択ゲート線ＳＧが、導電性ポリシリコン層１１５から構成されている。又は特に図示はしないが、導電性ポリシリコン層１１５上にタングステンシリサイド層を形成した積層構造、いわゆるポリサイド構造から構成される。
【０００６】
さらに図３３Ａ〜図３３Ｃに示す不揮発性半導体メモリの構造的特徴として、導電性ポリシリコン層１０５が、選択トランジスタの部分において、ＳＴＩによって分断されることが挙げられる。このため、選択トランジスタの部分から、ＯＮＯ膜１１３を除去し、分断された導電性ポリシリコン層１０５を導電性ポリシリコン層１１５によって互いに接続して、選択ゲート線ＳＧを形成するようにしている（図３３Ｃ参照）。
【０００７】
しかし、ＯＮＯ膜１１３を除去するために、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGは、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広くしなければならない。この理由は、選択ゲート線ＳＧとワード線ＷＬとの間に、ＯＮＯ膜１１３を除去するためのマスク層の合わせ余裕、並びにＯＮＯ膜１１３が除去された部分と選択ゲート線ＳＧとの合わせ余裕とをそれぞれ見込まなければならないことにある。
【０００８】
具体的には、図３４Ａ、及び図３４Ｂに示すように、ＯＮＯ膜１１３を除去するためのマスク層１４１は、その形成位置目標からＸ方向沿って“＋Ｘ１”、又は“−Ｘ１”の範囲内でずれる。従って、その形成位置目標から、“＋Ｘ１”及び“−Ｘ１”の合わせ余裕が必要である。
【０００９】
さらに、図３５Ａ、及び図３５Ｂに示すように、ワード線ＷＬ及び選択ゲート線ＳＧを形成するためのマスク層１１９も同様に、その形成位置目標からＸ方向沿って“＋Ｘ２”、又は“−Ｘ２”の範囲内でずれる。従って、その形成位置目標から、“＋Ｘ２”及び“−Ｘ２”の合わせ余裕が必要である。
【００１０】
この結果、ＯＮＯ膜１１３が除去された部分が、マスク層１１９の下に必ず位置するようにするためには、マスク層１４１の形成位置目標とマスク層１１９の形成位置目標との間に、“｜Ｘ１｜＋｜Ｘ２｜”の合わせ余裕が必要となる。
【００１１】
ただし、図３４、図３５では、選択ゲート線ＳＧとワード線ＷＬとの間の合わせ余裕に着目しているので、Ｘ方向に直交するＹ方向の合わせ余裕については無視している。
【００１２】
また、図３６Ａ〜図３６Ｃに示すようなＮＡＮＤ型不揮発性半導体メモリも知られている。
【００１３】
参考文献:特開平１１−２６７３１号公報
図３６Ａは平面図、図３６Ｂは図３６Ａ中のＢ−Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中のＣ−Ｃ線に沿う断面図である。
【００１４】
図３６Ａ〜図３６Ｃに示す装置の主要な特徴の一つは、浮遊ゲート１０５を、下層部１０５-1、上層部１０５-2の二層構造とする。そして、上層部１０５-2をＳＴＩ上に広げ、制御ゲート１１５（ワード線ＷＬ）と浮遊ゲート１０５との間の容量を、チャネルと浮遊ゲート１０５との間の容量よりも充分に大きくしたことにある。
【００１５】
さらに選択トランジスタの部分においては、上層部１０５-2を構成する導電性ポリシリコン層を用いて選択ゲートＳＧを形成する。これにより、ＯＮＯ膜１１３の除去工程を無くすことができる。
【００１６】
しかし、図３６Ａ〜図３６Ｃに示す装置では、メモリセルトランジスタの部分において、上層部１０５-2を構成する導電性ポリシリコン層をメモリセルどうしで分断するための、いわゆるスリット加工が必要である。このため、スリット加工のためのマスクの合わせ余裕が、まず必要である。さらに、スリットが形成されていない上層部１０５-2を構成する導電性ポリシリコン層上に、選択ゲート加工のためのマスクが必ず位置させるための合わせ余裕が必要である。
【００１７】
従って、ＯＮＯ膜１１３の除去工程を無くしたとしても、選択ゲート線ＳＧとワード線ＷＬとの間には、図３３Ａ〜図３３Ｃに示した装置と同等の合わせ余裕が必要となる。この結果、図３３Ａ〜図３３Ｃに示した装置においても、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGは、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広くしなければならない。
【００１８】
【発明が解決しようとする課題】
このように、従来の不揮発性半導体メモリでは、ワード線ＷＬや選択ゲート線ＳＧを、導電性ポリシリコン層１１５から構成、又はポリサイド構造から構成することで低抵抗化を図っている。しかし、不揮発性半導体メモリの微細化に伴い、更なる低抵抗化が難しくなってきている。
【００１９】
さらに、従来の不揮発性半導体メモリでは、選択トランジスタの部分からＯＮＯ膜１１３を除去するため、あるいはスリット加工を行なうために、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGを、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広くしなければならない。これは、不揮発性半導体メモリの更なる微細化を妨げになる。
【００２０】
この発明は、上記の事情に鑑み為されたもので、その主要な目的は、不揮発性半導体メモリの微細化に伴う、配線の低抵抗化の困難性を緩和できる構造を持つ不揮発性半導体メモリ及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に第１ゲート絶縁膜を介して形成されたメモリセルトランジスタのゲート電極であって、前記第１ゲート絶縁膜上に形成された第１の多結晶シリコン層と、前記第１の多結晶シリコン層上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２の多結晶シリコン層と、前記第２の多結晶シリコン層上に形成された第１のメタル層と、を有するメモリセルトランジスタのゲート電極と、前記メモリセルトランジスタのゲート電極に隣接し、前記半導体基板上に前記第１ゲート絶縁膜を介して形成された選択ゲートトランジスタのゲート電極であって、前記第１ゲート絶縁膜上に形成され、かつ、膜厚が前記第１の多結晶シリコン層の膜厚と同じ第３の多結晶シリコン層と、前記第３の多結晶シリコン層上に直接形成され、かつ、前記第１のメタル層と同一部材からなる第２のメタル層と、を有する選択ゲートトランジスタのゲート電極とを備え、前記選択ゲートトランジスタのゲート電極の、前記第３の多結晶シリコン層の下面から前記第２のメタル層の上面までの膜厚が、前記メモリセルトランジスタのゲート電極の、前記第１の多結晶シリコン層の下面から前記第１のメタル層の上面までの膜厚と等しいことを特徴とする不揮発性半導体メモリが提供される。
【００２２】
また、本願発明の一態様によれば、半導体基板上に、第１ゲート絶縁膜及び第１の多結晶シリコン層を少なくとも含む第１積層構造を形成する工程と、前記第１積層構造から前記半導体基板にかけて、素子分離領域のパターンに応じた第１の溝を形成する工程と、前記第１の溝内に、絶縁物を形成する工程と、前記第１積層構造及び前記絶縁物の露出面上に、第２ゲート絶縁膜及び第２の多結晶シリコン層を少なくとも含む第２積層構造を形成する工程と、前記第１積層構造及び前記第２積層構造をパターニングし、前記第１の多結晶シリコン層、前記第２ゲート絶縁膜及び前記第２の多結晶シリコン層を少なくとも含むスタックゲート構造を複数形成する工程と、前記スタックゲート構造間に、層間絶縁膜を形成する工程と、前記スタックゲート構造を部分的に除去し、前記層間絶縁膜に、前記スタックゲート構造のパターンに応じた第２の溝を形成することにより、メモリセルトランジスタのゲート電極に対応させて、前記第２の溝の底部に前記第２の多結晶シリコン層を露呈させるとともに、選択ゲートトランジスタのゲート電極に対応させて、前記第２の溝の底部に前記第１の多結晶シリコン層を露呈させる工程と、前記第２の溝内に、上面が同一の高さとなるようにメタルを埋め込み、前記第２の多結晶シリコン層に接触する第１のメタル層、及び、前記第１の多結晶シリコン層に接触する第２のメタル層を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法が提供される。
【００２３】
【発明の実施の形態】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２４】
図１〜図３０はそれぞれ、この発明の一実施形態に係るＮＡＮＤ型不揮発性半導体メモリを主要な製造工程毎に示す平面図、又は断面図である。
【００２５】
まず、図１Ａ、図１Ｂ、図２Ａ〜図２Ｃに示すように、Ｐ型ウェル１（又はＰ型シリコン基板）上に、例えばＳｉＯ2からなるゲート絶縁膜３を形成する。次いで、ゲート絶縁膜３上に、例えば導電性ポリシリコン層５を形成する。ポリシリコン層５は、後に浮遊ゲートとなる層である。以下、ポリシリコン層５を、浮遊ゲート（ＦＧ）ポリシリコン層５と言う。次いで、ＦＧポリシリコン層５上に、例えばＳｉＮXからなるマスク層７を形成する。次いで、マスク層７を、アクティブエリアの形状にパターニングする。次いで、パターニングされたマスク層７をマスクに用いて、ＦＧポリシリコン層５、ゲート絶縁膜３、及びＰ型ウェル１を、例えば異方性エッチングし、Ｐ型ウェル１にシャロートレンチ９を形成する。
【００２６】
次に、図３Ａ、図３Ｂ、図４Ａ〜図４Ｃに示すように、図１Ａ、図１Ｂ、図２Ａ〜図２Ｃに示した構造上に、例えばＳｉＯ2を堆積し、絶縁膜１１を形成する。次いで、マスク層７及びＦＧポリシリコン層５をマスクに用いて、絶縁膜１１をエッチバックし、ＦＧポリシリコン層５を絶縁膜１１の表面から突出させるとともに、絶縁膜１１をシャロートレンチ９内に残す。このようにして、シャロートレンチアイソレーション（ＳＴＩ）を形成する。
【００２７】
次に、図５Ａ、図５Ｂ、図６Ａ〜図６Ｃに示すように、図３Ａ、図３Ｂ、図４Ａ〜図４Ｃに示した構造上に、ＳｉＯ2、ＳｉＮX、ＳｉＯ2を順次形成し、ＯＮＯ膜１３を形成する。次いで、ＯＮＯ膜１３上に、例えば導電性ポリシリコン層１５を形成する。ポリシリコン層１５は、後に制御ゲート電極の一部を構成する層になる。次いで、ポリシリコン層１５上に、例えばＳｉＮXからなるキャップ層１７を形成する。
【００２８】
次に、図７Ａ、図７Ｂ、図８Ａ〜図８Ｃに示すように、図５Ａ、図５Ｂ、図６Ａ〜図６Ｃに示した構造上に、メモリセルトランジスタの制御ゲート、選択トランジスタの選択ゲート、及び周辺トランジスタのゲートそれぞれのパターンに対応したホトレジスト膜１９を形成する。次いで、ホトレジスト膜１９をマスクに用いて、キャップ層１７、ポリシリコン層１５、ＯＮＯ膜１３、及びＦＧポリシリコン層５を順次、例えば異方性エッチングする。これにより、ＦＧポリシリコン層５、ＯＮＯ膜１３、ポリシリコン層１５、及びキャップ層１７を含むスタックゲート構造が得られる。
【００２９】
次に、図９Ａ、図９Ｂ、図１０Ａ〜図１０Ｃに示すように、ホトレジスト膜１９を除去する前、あるいは除去した後、スタックゲート構造及びＳＴＩをマスクに用いて、Ｎ型不純物イオン、例えばＡｓイオンを、Ｐ型ウェル１に注入する。
【００３０】
次に、図１１Ａ、図１１Ｂ、図１２Ａ〜図１２Ｃに示すように、図９Ａ、図９Ｂ、図１０Ａ〜図１０Ｃに示した構造上に、例えばＳｉＯ2を堆積し、第１層層間絶縁膜２１を形成する。
【００３１】
次に、図１３Ａ、図１３Ｂ、図１４Ａ〜図１４Ｃに示すように、第１層層間絶縁膜２１を、キャップ層１７をストッパに用いて、例えばＣＭＰして平坦化する。
【００３２】
次に、図１５Ａ、図１５Ｂ、図１６Ａ〜図１６Ｃに示すように、第１層層間絶縁膜２１をマスクに用いて、キャップ層１７を除去し、ポリシリコン層１５を露出させる。この時、キャップ層１７を除去することで、第１層層間絶縁膜２１には、ゲート配線埋め込み用の溝２５が得られる。
【００３３】
次に、図１７Ａ、図１７Ｂ、図１８Ａ〜図１８Ｃに示すように、図１５Ａ、図１５Ｂ、図１６Ａ〜図１６Ｃに示した構造上に、メモリセルトランジスタをマスクするパターンに対応したホトレジスト膜２７を形成する。これにより、メモリセルトランジスタにおいては、ポリシリコン層１５が、ホトレジスト膜２７によって覆われる。
【００３４】
次に、図１９Ａ、図１９Ｂ、図２０Ａ〜図２０Ｃに示すように、ホトレジスト膜２７及び第１層層間絶縁膜２１をマスクに用いて、ポリシリコン層１５、及びＯＮＯ膜１３を除去する。これにより、選択トランジスタのゲート配線埋め込み用の溝２５の底、及び周辺トランジスタのゲート配線埋め込み用の溝２５の底それぞれには、ＦＧポリシリコン層５が露呈する。
【００３５】
次に、図２１Ａ、図２１Ｂ、図２２Ａ〜図２２Ｃに示すように、ホトレジスト膜２７を除去する。これによりメモリセルトランジスタのゲート配線埋め込み用の溝２５の底には、ポリシリコン層１５が露呈する。
【００３６】
次に、図２３Ａ、図２３Ｂ、図２４Ａ〜図２４Ｃに示すように、図２１Ａ、図２１Ｂ、図２２Ａ〜図２２Ｃに示した構造上に、タングステンを堆積し、タングステン層２９を形成する。タングステン層２９は、選択トランジスタのゲート配線埋め込み用の溝２５、及び周辺トランジスタのゲート配線埋め込み用の溝２５それぞれにおいてはＦＧポリシリコン層５に接触する。また、メモリセルトランジスタのゲート配線埋め込み用の溝２５においては、ポリシリコン層１５に接触する。
【００３７】
次に、図２５Ａ、図２５Ｂ、図２６Ａ〜図２６Ｃに示すように、タングステン層２９を、第１層層間絶縁膜２１をストッパに用いて、例えばＣＭＰして平坦化する。これにより、タングステン層２９は、ゲート配線埋め込み用の溝２５それぞれに埋め込まれる。
【００３８】
次に、図２７Ａ、図２７Ｂ、図２８Ａ〜図２８Ｃに示すように、図２５Ａ、図２５Ｂ、図２６Ａ〜図２６Ｃに示した構造上に、例えばＳｉＯ2を堆積し、第２層間絶縁膜３１を形成する。
【００３９】
次に、図２９Ａ、図２９Ｂ、図３０Ａ〜図３０Ｃに示すように、第２層層間絶縁膜３１、第１層層間絶縁膜２１、及びゲート絶縁膜３を貫通し、Ｎ型ソース／ドレイン領域２３に達するコンタクト孔を形成し、形成されたコンタクト孔内を、例えばタングステン等の導電物３３で埋め込む。本例では、導電物３３は、選択トランジスタのビット線側Ｎ型ソース／ドレイン領域２３と、周辺トランジスタの２つのＮ型ソース／ドレイン領域２３とに接触する。次いで、第２層層間絶縁膜３１上に、第３層層間絶縁膜３４を形成し、この第３層層間絶縁膜３４に、ビット線埋め込み用の溝、及び周辺回路の配線埋め込み用溝を形成し、形成された溝内を、例えば銅等の導電物３５で埋め込む。これにより、ビット線ＢＬ（ＢＬ１、ＢＬ２）や、周辺回路の配線が形成され、この発明の一実施形態に係る不揮発性半導体メモリが完成する。
【００４０】
このような一実施形態に係る不揮発性半導体メモリであると、スタックゲート型のメモリセルトランジスタの制御ゲート、即ちワード線ＷＬ（ＷＬ１、ＷＬ２）の一部が溝２５に埋め込まれたメタルである。
【００４１】
例えば本例では、ワード線ＷＬが、ポリシリコン層１５とタングステン層２９との積層構造、いわゆるポリメタル構造である。このため、例えば従来の技術の欄において、図３３Ａ〜図３３Ｃを参照して説明した、導電性ポリシリコン層１１５から構成されたワード線ＷＬや、ポリサイド構造のワード線ＷＬを持つ装置に比べて、ワード線ＷＬの高抵抗値化を抑制でき、ひいてはその抵抗値を下げることが可能となる。
【００４２】
また、選択トランジスタのゲート、即ち選択ゲート線ＳＧの一部も、溝２５に埋め込まれたメタルである。このため、ワード線ＷＬと同様に、選択ゲート線ＳＧの高抵抗値化を抑制でき、ひいてはその抵抗値を下げることが可能となる。
【００４３】
さらに周辺トランジスタのゲートＰＧの一部も、溝２５に埋め込まれたメタルである。このため、周辺トランジスタのゲートＰＧもまた、ワード線ＷＬ、選択ゲート線ＳＧと同様に、高抵抗値化を抑制でき、ひいてはその抵抗値を下げることが可能となる。
【００４４】
このように、ワード線ＷＬ、選択ゲート線ＳＧ、及び周辺トランジスタのゲートＰＧの高抵抗値化を抑制できるＮＡＮＤ型不揮発性半導体メモリによれば、その動作の高速化や、消費電力の低減等の効果を得ることができる。
【００４５】
また、一実施形態に係る不揮発性半導体メモリでは、選択トランジスタの部分からＯＮＯ膜１３を除去する工程を、第１層間絶縁膜２１をマスクに用いて行なうようにしている。このため、例えば従来の技術の欄において、図３４を参照して説明したようなマスク層１４１を形成する必要がない。
【００４６】
さらに、一実施形態に係る不揮発性半導体メモリでは、ＯＮＯ膜１３を除去する時には、既にＦＧポリシリコン層５、ＯＮＯ膜１３、ポリシリコン層１５、及びキャップ層１７を含むスタックゲート構造が形成されている。このため、例えば従来の技術の欄において、図３５を参照して説明したように、ＯＮＯ膜１１３が除去された部分が、マスク層１１９の下に必ず位置するように配慮する必要も無い。もちろん、スリット加工も必要ない。
【００４７】
従って、一実施形態に係る不揮発性半導体メモリでは、選択ゲート線ＳＧからワード線ＷＬまでの間隔Ｄcell-SGを、ワード線ＷＬからワード線ＷＬまでの間隔Ｄcellよりも広げずに済む。このため、図３１に示すように、例えば間隔ＤCell-SGと間隔Ｄcellとを等しく設定することもでき、不揮発性半導体メモリの、例えばワード線ＷＬに直交する方向、例えばビットＢＬに沿う方向の集積度を高めることが可能となる。
【００４８】
また、従来の技術の欄において、図３６Ａ〜図３６Ｃを参照して説明した装置では、選択ゲートＳＧが、導電性ポリシリコンで構成される。このため、選択ゲートＳＧの抵抗値が高くなる。このため、実用に供するためには、図３２に示すように、選択ゲートＳＧに加えて、低抵抗な選択ゲートＳＧ２を形成する。そして、低抵抗な選択ゲートＳＧ２を、例えば５１２ビット毎に、導電性ポリシリコンで構成された選択ゲートＳＧにシャント接続する必要がある。このため、例えばワード線ＷＬに沿う方向の集積度の向上が妨げられる。
【００４９】
これに対し、一実施形態に係る不揮発性半導体メモリでは、その選択ゲートＳＧが低抵抗なメタルを含んで構成されるため、図３２に示すように、低抵抗な選択ゲートＳＧ２を形成する必要がない。このため、不揮発性半導体メモリの、例えばワード線ＷＬに沿う方向の集積度を高めることも可能となる。
【００５０】
以上、この発明を一実施形態により説明したが、この発明は、一実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００５１】
さらに、上記一実施形態には、種々の段階の発明が含まれており、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、不揮発性半導体記憶メモリの微細化に伴う、配線の低抵抗化の困難性を緩和できる構造を持つ不揮発性半導体メモリ及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の一実施形態に係る不揮発性半導体メモリを主要な製造工程を示す平面図、図１Ｂは図１Ａ中のＢ−Ｂ線に沿う断面図。
【図２】図２Ａは図１Ａ中のＣ−Ｃ線に沿う断面図、図２Ｂは図１Ａ中のＤ−Ｄ線に沿う断面図、図２Ｃは図１Ａ中のＥ−Ｅ線に沿う断面図。
【図３】図３Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図３Ｂは図３Ａ中のＢ−Ｂ線に沿う断面図。
【図４】図４Ａは図３Ａ中のＣ−Ｃ線に沿う断面図、図４Ｂは図３Ａ中のＤ−Ｄ線に沿う断面図、図４Ｃは図３Ａ中のＥ−Ｅ線に沿う断面図。
【図５】図５Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図５Ｂは図５Ａ中のＢ−Ｂ線に沿う断面図。
【図６】図６Ａは図５Ａ中のＣ−Ｃ線に沿う断面図、図６Ｂは図５Ａ中のＤ−Ｄ線に沿う断面図、図６Ｃは図５Ａ中のＥ−Ｅ線に沿う断面図。
【図７】図７Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図７Ｂは図７Ａ中のＢ−Ｂ線に沿う断面図。
【図８】図８Ａは図７Ａ中のＣ−Ｃ線に沿う断面図、図８Ｂは図７Ａ中のＤ−Ｄ線に沿う断面図、図８Ｃは図７Ａ中のＥ−Ｅ線に沿う断面図。
【図９】図９Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図９Ｂは図９Ａ中のＢ−Ｂ線に沿う断面図。
【図１０】図１０Ａは図９Ａ中のＣ−Ｃ線に沿う断面図、図１０Ｂは図９Ａ中のＤ−Ｄ線に沿う断面図、図１０Ｃは図９Ａ中のＥ−Ｅ線に沿う断面図。
【図１１】図１１Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１１Ｂは図１１Ａ中のＢ−Ｂ線に沿う断面図。
【図１２】図１２Ａは図１１Ａ中のＣ−Ｃ線に沿う断面図、図１２Ｂは図１１Ａ中のＤ−Ｄ線に沿う断面図、図１２Ｃは図１１Ａ中のＥ−Ｅ線に沿う断面図。
【図１３】図１３Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１３Ｂは図１３Ａ中のＢ−Ｂ線に沿う断面図。
【図１４】図１４Ａは図１３Ａ中のＣ−Ｃ線に沿う断面図、図１４Ｂは図１３Ａ中のＤ−Ｄ線に沿う断面図、図１４Ｃは図１３Ａ中のＥ−Ｅ線に沿う断面図。
【図１５】図１５Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１５Ｂは図１５Ａ中のＢ−Ｂ線に沿う断面図。
【図１６】図１６Ａは図１５Ａ中のＣ−Ｃ線に沿う断面図、図１６Ｂは図１５Ａ中のＤ−Ｄ線に沿う断面図、図１６Ｃは図１５Ａ中のＥ−Ｅ線に沿う断面図。
【図１７】図１７Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１７Ｂは図１７Ａ中のＢ−Ｂ線に沿う断面図。
【図１８】図１８Ａは図１７Ａ中のＣ−Ｃ線に沿う断面図、図１８Ｂは図１７Ａ中のＤ−Ｄ線に沿う断面図、図１８Ｃは図１７Ａ中のＥ−Ｅ線に沿う断面図。
【図１９】図１９Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図１９Ｂは図１９Ａ中のＢ−Ｂ線に沿う断面図。
【図２０】図２０Ａは図１９Ａ中のＣ−Ｃ線に沿う断面図、図２０Ｂは図１９Ａ中のＤ−Ｄ線に沿う断面図、図２０Ｃは図１９Ａ中のＥ−Ｅ線に沿う断面図。
【図２１】図２１Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２１Ｂは図２１Ａ中のＢ−Ｂ線に沿う断面図。
【図２２】図２２Ａは図２１Ａ中のＣ−Ｃ線に沿う断面図、図２２Ｂは図２１Ａ中のＤ−Ｄ線に沿う断面図、図２２Ｃは図２１Ａ中のＥ−Ｅ線に沿う断面図。
【図２３】図２３Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２３Ｂは図２３Ａ中のＢ−Ｂ線に沿う断面図。
【図２４】図２４Ａは図２３Ａ中のＣ−Ｃ線に沿う断面図、図２４Ｂは図２３Ａ中のＤ−Ｄ線に沿う断面図、図２４Ｃは図２３Ａ中のＥ−Ｅ線に沿う断面図。
【図２５】図２５Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２５Ｂは図２５Ａ中のＢ−Ｂ線に沿う断面図。
【図２６】図２６Ａは図２５Ａ中のＣ−Ｃ線に沿う断面図、図２６Ｂは図２５Ａ中のＤ−Ｄ線に沿う断面図、図２６Ｃは図２５Ａ中のＥ−Ｅ線に沿う断面図。
【図２７】図２７Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２７Ｂは図２７Ａ中のＢ−Ｂ線に沿う断面図。
【図２８】図２８Ａは図２７Ａ中のＣ−Ｃ線に沿う断面図、図２８Ｂは図２７Ａ中のＤ−Ｄ線に沿う断面図、図２８Ｃは図２７Ａ中のＥ−Ｅ線に沿う断面図。
【図２９】図２９Ａはこの発明の一実施形態に係る不揮発性半導体メモリの主要な製造工程を示す平面図、図２９Ｂは図２９Ａ中のＢ−Ｂ線に沿う断面図。
【図３０】図３０Ａは図２９Ａ中のＣ−Ｃ線に沿う断面図、図３０Ｂは図２９Ａ中のＤ−Ｄ線に沿う断面図、図３０Ｃは図２９Ａ中のＥ−Ｅ線に沿う断面図。
【図３１】図３１はこの発明による効果を説明するための図。
【図３２】図３２はこの発明による効果を説明するための図。
【図３３】図３３Ａは従来のＮＡＮＤ型不揮発性半導体メモリの平面図、図３３Ｂは図３３Ａ中のＢ−Ｂ線に沿う断面図、図３３Ｃは図３３Ａ中のＣ−Ｃ線に沿う断面図。
【図３４】図３４Ａは従来のＮＡＮＤ型不揮発性半導体メモリの主要な製造工程を示す平面図、図３４Ｂは図３４Ａ中のＢ−Ｂ線に沿う断面図。
【図３５】図３５Ａは従来のＮＡＮＤ型不揮発性半導体メモリの主要な製造工程を示す平面図、図３５Ｂは図３５Ａ中のＢ−Ｂ線に沿う断面図。
【図３６】図３６Ａは従来のＮＡＮＤ型不揮発性半導体メモリの平面図、図３６Ｂは図３６Ａ中のＢ−Ｂ線に沿う断面図、図３６Ｃは図３６Ａ中のＣ−Ｃ線に沿う断面図。
【符号の説明】
１…Ｐ型ウェル、
３…ゲート絶縁膜（ＳｉＯ2）、
５…ＦＧポリシリコン層、
７…マスク層（ＳｉＮX）、
９…シャロートレンチ、
１１…絶縁膜（ＳｉＯ2：ＳＴＩ）、
１３…ＯＮＯ膜、
１５…導電性ポリシリコン層、
１７…キャップ層（ＳｉＮX）、
１９…ホトレジストパターン（ゲートパターニング用）、
２１…第１層層間絶縁膜（ＳｉＯ2）、
２３…Ｎ型ソース／ドレイン領域、
２５…ゲート配線埋め込み用の溝、
２７…ホトレジストパターン（メモリセルトランジスタマスク用）、
２９…タングステン層、
３１…第２層層間絶縁膜（ＳｉＯ2）、
３３…導電物（タングステン）、
３４…第３層層間絶縁膜（ＳｉＯ2）、
３５…導電物（銅）。
Claims (3)
- 半導体基板上に、第１ゲート絶縁膜及び第１の多結晶シリコン層を少なくとも含む第１積層構造を形成する工程と、
前記第１積層構造から前記半導体基板にかけて、素子分離領域のパターンに応じた第１の溝を形成する工程と、
前記第１の溝内に、絶縁物を形成する工程と、
前記第１積層構造及び前記絶縁物の露出面上に、第２ゲート絶縁膜及び第２の多結晶シリコン層を少なくとも含む第２積層構造を形成する工程と、
前記第１積層構造及び前記第２積層構造をパターニングし、前記第１の多結晶シリコン層、前記第２ゲート絶縁膜及び前記第２の多結晶シリコン層を少なくとも含むスタックゲート構造を複数形成する工程と、
前記スタックゲート構造間に、層間絶縁膜を形成する工程と、
前記スタックゲート構造を部分的に除去し、前記層間絶縁膜に、前記スタックゲート構造のパターンに応じた第２の溝を形成することにより、メモリセルトランジスタのゲート電極に対応させて、前記第２の溝の底部に前記第２の多結晶シリコン層を露呈させるとともに、選択ゲートトランジスタのゲート電極に対応させて、前記第２の溝の底部に前記第１の多結晶シリコン層を露呈させる工程と、
前記第２の溝内に、上面が同一の高さとなるようにメタルを埋め込み、前記第２の多結晶シリコン層に接触する第１のメタル層、及び、前記第１の多結晶シリコン層に接触する第２のメタル層を形成する工程と
を具備することを特徴とする不揮発性半導体メモリの製造方法。 - 前記メタルは、タングステンを有することを特徴とする請求項１に記載の不揮発性半導体メモリの製造方法。
- 前記第２ゲート絶縁膜は、ＯＮＯ膜から構成されることを特徴とする請求項１に記載の不揮発性半導体メモリの製造方法。
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