JPH11163304A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 浮遊ゲートと制御ゲートの間の結合容量を大
きし、素子分離絶縁膜のエッチバック工程での面内バラ
ツキに基づくメモリセル特性のバラツキを低減できるよ
うにしたＥＥＰＲＯＭを提供する。 【解決手段】 基板１１にトンネル酸化膜１５及び第１
導電層１６ａを積層し、この上に素子領域１４を区画す
るためのマスク材をパターン形成し、第１導電層１６ａ
及びトンネル酸化膜１５を順次エッチングし、基板１１
を所定深さエッチングして溝１２を形成する。マスク材
を残して素子分離絶縁膜１３を堆積し、これをその下の
マスク材が完全に除去され且つ第１導電層１６ａが絶縁
膜１３と同じ面位置に露出するようにＣＭＰ研磨し、第
１導電層１６ａ及び絶縁膜１３上に第１導電層１６ｂと
共に浮遊ゲート１６を構成する第２導電層１６ｂを堆積
し、これに分離用スリットを加工し、ＯＮＯ膜１７を介
して制御ゲート１８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、浮遊ゲートとこ
れに容量結合する制御ゲートを持つメモリセルを用いた
電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰ
ＲＯＭ）とその製造方法に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭのメモリセルは一般に、半
導体基板上に第１ゲート絶縁膜を介して形成された浮遊
ゲートと、この浮遊ゲート上に第２ゲート絶縁膜を介し
て形成された制御ゲートとを有するＦＥＴＭＯＳ構造を
有する。浮遊ゲートは電荷蓄積層として機能する。浮遊
ゲートの電荷蓄積の状態に応じてメモリセルのしきい値
が異なり、このしきい値の異なる状態がデータ“１”，
“０”として利用される。第１ゲート絶縁膜はある電界
以上でトンネル電流が流れるトンネル絶縁膜である。制
御ゲートとチャネルとの間に一定値以上の電圧を印加し
て、第１ゲート絶縁膜を介して浮遊ゲートとチャネル領
域との間で電荷の授受を行うことにより、データの電気
的書き換えが行われる。

【０００３】ＮＡＮＤ型のＥＥＰＲＯＭでは、一つの素
子領域内に複数のメモリセルが隣接するもの同士でソー
ス，ドレインを共有する形で直列接続されて、ＮＡＮＤ
型セルが構成される。

【０００４】この種のＥＥＰＲＯＭのメモリセルの素子
分離には、従来一般にＬＯＣＯＳ法が用いられていた。
しかし、ＬＯＣＯＳ法は、高温熱酸化を行うために、微
細な素子分離幅を設計通りに形成することが難しい。こ
のため近年、素子分離用溝を加工してこの溝に絶縁膜を
埋め込むトレンチ型素子分離法が注目されている。比較
的浅い素子分離溝を用いるトレンチ型素子分離は、ＳＴ
Ｉ（Shallow Trench Insulation ）として知られてい
る。

【０００５】トレンチ型素子分離を利用したＥＥＰＲＯ
Ｍの基本的な製造工程は、次の通りである。半導体基板
の素子分離領域を覆うように、シリコン窒化膜等のマス
ク材をパターン形成し、このマスク材を用いて基板をエ
ッチングして素子分離溝を形成する。次いでシリコン酸
化膜等を全面に堆積し、これをエッチバックして素子分
離溝に埋め込む。その後、素子分離絶縁膜により区画さ
れた素子領域に第１ゲート絶縁膜を介して浮遊ゲートを
パターン形成し、更に浮遊ゲート上に第２ゲート絶縁膜
を介して制御ゲートを形成する。

【０００６】しかしこのトレンチ素子分離法では、素子
分離溝に絶縁膜を埋め込み形成した後に、浮遊ゲートと
制御ゲートの積層ゲート構造を作るため、この積層ゲー
ト構造の加工工程で既に埋め込まれている素子分離絶縁
膜の膜減りが生じる。この素子分離絶縁膜の膜減りは、
メモリセルアレイの周囲に形成される周辺回路の製造工
程を考慮すると、より大きくなる。周辺回路には、デー
タ書き込みや消去のための高電圧を扱う高耐圧ＭＯＳト
ランジスタが必要である。高耐圧ＭＯＳトランジスタに
は、厚いゲート絶縁膜を必要とする。周辺回路にこのよ
うな高耐圧ＭＯＳトランジスタを作るためには、メモリ
セルアレイ領域を含む全面に厚いゲート絶縁膜を形成
し、周辺回路領域をマスクで覆ってメモリセルアレイ領
域のゲート絶縁膜をエッチング除去する工程が必要であ
る。この工程で、メモリセルアレイ領域内の素子分離領
域に既に埋め込まれている絶縁膜は、表面が大きく後退
してしまう。

【０００７】この様なトレンチ素子分離の問題を解決す
るＥＥＰＲＯＭの素子分離法として、本出願人は、素子
分離工程に先立ってメモリセルの一部を形成するように
した、自己整合トレンチ素子分離法を既に提案している
（ＩＥＤＭ’９４，ｐ６１〜６４参照）。

【０００８】図２８は、その様なＥＥＰＲＯＭの素子分
離工程を示している。図２８（ａ）に示すように、シリ
コン基板１にトンネル絶縁膜となる第１ゲート絶縁膜２
を介して浮遊ゲートとなるゲート電極材料膜３ａを形成
する。このゲート電極材料膜３ａ上には、素子領域とな
るべき位置にシリコン窒化膜等のマスク材４をパターン
形成する。このマスク材４を用いて、図２８（ｂ）に示
すように、ゲート電極材料膜３ａ、第１ゲート絶縁膜３
を選択エッチングし、更に基板１をエッチングして、素
子分離溝５を形成する。続いて、シリコン酸化膜６を全
面に堆積し、ＣＭＰ（Chemical Mechanical Polishing
）等によりマスク材４をストッパ材としてこのシリコ
ン酸化膜６をエッチバックして、図２８（ｃ）に示すよ
うに素子分離溝５内に埋め込まれた素子分離絶縁膜を形
成した後、マスク材４を除去する。これにより、第１ゲ
ート絶縁膜２と浮遊ゲート３とが素子分離溝５の間に自
己整合されて形成される。この浮遊ゲート３上に更に、
第２ゲート絶縁膜を介して制御ゲートを形成することに
より、メモリセルアレイが得られる。

【０００９】

【発明が解決しようとする課題】周知のように、積層ゲ
ート構造のメモリセルを持つＥＥＰＲＯＭでは、できる
限り低い書き換え電圧での書き換えを可能とするため
に、浮遊ゲートとチャネル領域との間の結合容量Ｃ１に
比べて、浮遊ゲートと制御ゲートの間の結合容量Ｃ２を
大きくすることが望ましい。しかし、図２８で説明した
自己整合トレンチ素子分離法では、浮遊ゲートが素子分
離領域に挟まれた素子領域に限定的に作られるため、浮
遊ゲートと制御ゲートとの間の結合容量を大きいものと
することが難しい。

【００１０】この発明は、自己整合トレンチ分離法を改
良して、浮遊ゲートと制御ゲートの間の結合容量を大き
くすることを可能としたＥＥＰＲＯＭとその製造方法を
提供することを目的としている。

【００１１】この発明はまた、自己整合トレンチ分離法
による素子分離絶縁膜のエッチバック工程での面内バラ
ツキに基づくメモリセル特性のバラツキを低減できるよ
うにしたＥＥＰＲＯＭとその製造方法を提供することを
目的としている。

【００１２】

【課題を解決するための手段】この発明は、半導体基板
と、この基板に埋め込み形成された素子分離絶縁膜によ
り区画されて配列された複数の素子領域と、各素子領域
に形成された、それぞれ第１ゲート絶縁膜を介して形成
された浮遊ゲート及びこの浮遊ゲート上に第２ゲート絶
縁膜を介して形成された制御ゲートを有する複数のメモ
リセルとを備えた不揮発性半導体記憶装置において、前
記各メモリセルの浮遊ゲートは、第１導電層とこの上に
積層された第２導電層とから構成され、前記第１導電層
は、その一対の側端が前記素子分離絶縁膜の一切の側端
とそれぞれ整合され、且つその表面が前記素子分離絶縁
膜の表面と一定の高さ関係を保持して形成されているこ
とを特徴としている。

【００１３】この発明において好ましくは、前記第１導
電層は、その表面が前記素子分離絶縁膜の表面と整合さ
れ、前記第２導電層は、前記素子分離絶縁膜上に一部張
り出してパターン形成されているものとする。

【００１４】またこの発明において、好ましくは、前記
第２導電層は、順テーパ状に加工される。更に好ましく
は、この発明において、前記各素子領域が、細長い矩形
にパターン形成され、各素子素子領域に複数のメモリセ
ルが配置されてＮＡＮＤ型セルが構成される。

【００１５】この発明による第１の製造方法は、浮遊ゲ
ートとこれに容量結合する制御ゲートとを持つメモリセ
ルが複数個配列されたメモリセルアレイを有する不揮発
性半導体記憶装置の製造方法であって、半導体基板に第
１ゲート絶縁膜及び第１導電層を順次積層形成する工程
と、前記第１導電層上に、複数の素子領域を区画するた
めのマスク材をパターン形成する工程と、前記マスク材
を用いて前記第１導電層及び第１ゲート絶縁膜を順次エ
ッチングし、引き続き前記基板を所定深さエッチングし
て溝を形成する工程と、前記マスク材を残したまま、前
記溝を埋め込み且つ前記マスク材を覆う素子分離絶縁膜
を堆積する工程と、前記素子分離絶縁膜を、その下の前
記マスク材が完全に除去され且つ前記第１導電層が前記
溝に埋め込まれた素子分離絶縁膜と同じ面位置に露出す
るようにエッチバックする工程と、前記第１導電層及び
素子分離絶縁膜上に第１導電層と共に浮遊ゲートを構成
する第２導電層を堆積する工程と、前記第２導電層を前
記素子分離絶縁膜上で分離するスリットを加工する工程
と、前記第２導電層上に第２ゲート絶縁膜を介して第３
導電層からなる制御ゲートを形成する工程とを備えたこ
とを特徴としている。

【００１６】この発明による第２の製造方法は、浮遊ゲ
ートとこれに容量結合する制御ゲートとを持つメモリセ
ルが複数個配列されたメモリセルアレイを有する不揮発
性半導体記憶装置の製造方法であって、半導体基板にエ
ッチングのストッパ材をパターン形成する工程と、前記
ストッパ材が形成された基板に第１ゲート絶縁膜及び第
１導電層を順次積層形成する工程と、前記第１導電層上
に、複数の素子領域を区画するためのマスク材をパター
ン形成する工程と、前記マスク材を用いて前記第１導電
層及び第１ゲート絶縁膜を順次エッチングし、引き続き
前記基板を所定深さエッチングして溝を形成する工程
と、前記マスク材を残したまま、前記溝を埋め込み且つ
前記マスク材を覆う素子分離絶縁膜を堆積する工程と、
前記素子分離絶縁膜を、その下の前記マスク材が完全に
除去され前記ストッパ材が露出するまでエッチバックし
て、各素子領域に残る前記第１導電層を前記ストッパ材
により規定された膜厚をもって前記溝に埋め込まれた素
子分離絶縁膜と同じ面位置に露出させる工程と、前記第
１導電層及び素子分離絶縁膜上に前記第１導電層と共に
浮遊ゲートを構成する第２導電層を堆積形成する工程
と、前記第２導電層を前記素子分離絶縁膜上で分離する
スリットを加工する工程と、前記第２導電層上に第２ゲ
ート絶縁膜を介して第３導電層からなる制御ゲートを形
成する工程とを備えたことを特徴としている。

【００１７】この発明の第２の製造方法において、例え
ば前記ストッパ材は、前記エッチバックの工程でのエッ
チング速度が前記素子分離絶縁膜及び前記第１導電層に
比べて遅い材料膜であり、捨てパターンとして残され
る。あるいは、前記ストッパ材は、前記素子分離絶縁膜
及び前記第１導電層に比べて前記エッチバックの工程で
のエッチング速度が遅い導電膜であり、前記メモリセル
アレイの周囲に配置される周辺回路の素子のゲート電極
として用いられる。

【００１８】またこの発明の第１又は第２の製造方法に
おいて、好ましくは、前記第２導電層を前記素子分離絶
縁膜上で分離するスリットを加工する工程は、前記第２
導電層上にエッチング用マスク材を形成する工程と、前
記エッチング用マスク材上に、前記素子分離絶縁膜上に
開口を持つレジストパターンを形成する工程と、前記レ
ジストパターンをマスクとして前記エッチング用マスク
材をドライエッチングすることにより、上部の幅が底部
の幅より広い開口を持つ順テーパ状マスクを形成する工
程と、前記順テーパ状マスクを用いて前記第２導電層を
エッチングする工程とを有するものとする。

【００１９】この発明によると、メモリセルの浮遊ゲー
トは、自己整合トレンチ分離法により素子分離領域と自
己整合されて形成された第１導電層とこれに積層された
第２導電層の２層構造として構成される。従って、自己
整合トレンチ素子分離法の利点を活かしながら、第２導
電層の側面をこの上に形成される制御ゲートに対向させ
ることにより、浮遊ゲートと制御ゲートの間の結合容量
を大きいものとすることができる。特に、素子分離絶縁
膜と自己整合されて形成された第１導電層に重ねる第２
導電層を素子分離絶縁膜上に一部張り出すようにパター
ン形成することにより、浮遊ゲートと制御ゲートの結合
容量を更に大きくすることができる。

【００２０】また、第１あるいは第２の製造方法によっ
て、素子分離絶縁膜をエッチバックする工程で、素子分
離溝形成に用いたマスク材が完全に除去されて第１導電
層が露出するまでエッチバックすることにより、好まし
くは第１導電層の表面位置が素子分離絶縁膜の表面位置
と一致する状態、少なくともこれらの表面位置が一定の
高さ関係を保持する状態とすることができる。これによ
り、エッチバック工程で面内バラツキがあり、残される
第１導電層の膜厚にバラツキがあったとしても、第１導
電層上に重ねられる第２導電層の表面が平坦になり、あ
るいは段差が形成されたとしても、面内での段差分布は
均一になる。従って、浮遊ゲートと制御ゲートの結合容
量のメモリセルアレイ内でのバラツキがなくなり、メモ
リセル特性の均一化が図られる。

【００２１】更に、浮遊ゲートの第２導電層を素子分離
領域上で分離するスリット加工の際に、テーパエッチン
グを利用して順テーパ状に加工することにより、浮遊ゲ
ートの分離幅を加工限界より小さいものとすることがで
き、この結果浮遊ゲートと制御ゲートの結合容量をより
大きなものとすることができる。

【００２２】

【発明の実施の形態】以下、図面を参照して、この発明
をＮＡＮＤ型ＥＥＰＲＯＭに適用した実施例を説明す
る。図１は、この発明の一実施例によるＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイ部のレイアウトであり、図
２はワード線方向に切断した断面図、図３はビット線方
向に切断した断面図である。図２（ａ）（ｂ）は面内バ
ラツキの影響を見るために、異なるワード線に沿う二つ
の断面を示している。

【００２３】図１及び図２に示すように、ｐ型シリコン
基板（又はｐ型ウェル）１１には、素子分離溝１２によ
り複数本の細長い矩形（ライン状）の素子領域１４が区
画されている。素子分離溝１２には絶縁膜１３が埋め込
まれて、ＳＴＩ構造が作られている。各素子領域１４に
第１ゲート絶縁膜としてのトンネル酸化膜１５が形成さ
れ、この上に各メモリセル毎に独立した浮遊ゲート１６
が形成され、この浮遊ゲート１６上に第２ゲート絶縁膜
としてシリコン酸化膜／シリコン窒化膜／シリコン酸化
膜の積層絶縁膜（以下、ＯＮＯ膜という）１７を介して
第３導電層により制御ゲート１８が形成されている。

【００２４】制御ゲート１８は、図１に示すように、複
数の素子領域１４に形成されるメモリセルに対して共通
に連続的に配設されて、ワード線ＷＬとなる。制御ゲー
ト１８をマスクとしてイオン注入を行うことにより、ソ
ース，ドレインの拡散層２１が形成されている。この実
施例の場合、拡散層２１は各素子領域１４内において隣
接するメモリセルで共用する形で、４個，８個あるいは
１６個といった複数個のメモリセルが直列接続されて、
ＮＡＮＤ型セルが構成される。ＮＡＮＤ型セルの両端部
には、ＮＡＮＤ型セルをビット線に接続し、あるいは共
通ソース線に接続するための浮遊ゲートを持たない選択
ゲート２２，２３が配置され、これらもワード線ＷＬと
同様に連続的に配設されて選択ゲート線ＳＧ１，ＳＧ２
となる。

【００２５】これらのワード線ＷＬ及び選択ゲート線Ｓ
Ｇ１，ＳＧ２の上には層間絶縁膜１９が形成され、この
上にワード線ＷＬと直交するようにビット線２０が配設
されている。

【００２６】なお、図３では、選択ゲートトランジスタ
（選択ゲート線）がメモリセルと同一構造を有している
が、選択ゲートトランジスタについては、メモリセルの
浮遊ゲート１６に対応する層と制御ゲート１８に対応す
る層とが、図示しない領域で導通接続された構造となっ
ている。

【００２７】各メモリセルの浮遊ゲート１６は、第１導
電層１６ａと第２導電層１６ｂの積層構造を有する。第
１導電層１６ａ，第２導電層１６ｂ共に、この実施例の
場合不純物ドープの多結晶シリコン層である。第１導電
層１６ａは、その側端が素子分離用絶縁膜１３の側端に
接する形で素子分離領域と自己整合的に形成されてい
る。第１導電層１６ａは、それぞれ異なるワード線位置
を示す図２（ａ），（ｂ）から明らかなように、膜厚ｄ
１，ｄ２が異なっている。これは後述するように、素子
分離絶縁膜１３の埋め込み工程での面内の加工バラツキ
等に起因すものである。しかし、図２（ａ），（ｂ）の
いずれの断面位置においても、第１導電層１６ａはその
表面位置が素子分離用絶縁膜１３の表面位置と一致する
状態に形成されている。この結果、第１導電層１６ａに
重ねて形成される第２導電層１６ｂの表面は、位置によ
らず表面が平坦である。また、第１導電層１６ａが素子
分離領域に自己整合されているのに対し、第２導電層１
６ｂは両端部が素子分離用絶縁膜１３上に張り出す形に
パターン形成されている。

【００２８】この実施例のＥＥＰＲＯＭの製造工程を、
図２の断面に対応する断面を示す図４〜図９を参照して
説明する。図４に示すように、ｐ型シリコン基板１１の
表面に熱酸化によりトンネル酸化膜１５を形成し、次い
でこの上に浮遊ゲートの一部となる第１導電層１６ａを
堆積形成する。更に第１導電層１６ａ上に、素子領域を
区画するためのマスク材３１として例えばシリコン窒化
膜（Ｓｉ3 Ｎ4 ）を形成する。

【００２９】次に、図５に示すように、マスク材３１を
素子領域１４上に残すようにパターニングし、このマス
ク材３１を用いて第１導電層１６ａ及びトンネル酸化膜
１５をＲＩＥ等の異方性エッチングにより選択エッチン
グし、更に基板１１をＲＩＥ等の異方性エッチングによ
りエッチングして、素子分離溝１２を形成する。

【００３０】次に、素子分離溝１２の側壁を洗浄処理し
た後、図示しない薄い絶縁膜、例えばシリコン酸化膜を
内壁に形成する。続いて、図６に示すように、埋め込み
用絶縁膜１３を、溝１２を埋め込み、更にマスク材３１
をも覆うように厚く全面に堆積形成する。絶縁膜１３は
例えば、ＴＥＯＳ，ＢＰＳＧ等である。

【００３１】次に、ＣＭＰ法を用いて、堆積された絶縁
膜１３とその下のマスク材３１を研磨（エッチバック）
し、平坦化を行う。このＣＭＰ工程では、マスク材３１
が完全に除去され、且つ第１導電層１６ａが確実に残存
するように、研磨処理を行うことがこの実施例でのポイ
ントである。この研磨処理後の、図２（ａ），（ｂ）に
それぞれ対応する断面が図７（ａ），（ｂ）である。埋
め込み絶縁膜１３の膜厚のバラツキ、パターンの粗密、
材料によるＣＭＰ速度の差、ＣＭＰ処理そのものの面内
バラツキ等に起因して、図７（ａ），（ｂ）に示すよう
に、残存する第１導電層１６ａの膜厚がｄ１＜ｄ２のよ
うにばらつくことになる。しかしこの実施例の場合、マ
スク材３１が完全に除去されるまで研磨を行っている。
従って、マスク材３１をＣＭＰのストッパとして用い
て、ＣＭＰ処理後にマスク材３１を除去するという工程
を用いた場合（これについては、更に後述する）と異な
り、図７（ａ），（ｂ）に示すように、第１導電層１６
ａが埋め込み絶縁膜１３と同じ面位置となる状態を得る
ことができる。

【００３２】この様にして、浮遊ゲートの一部となる第
１導電層１６ａと素子分離絶縁膜１３とを自己整合的に
形成することができる。この後、図８に示すように、第
２導電層１６ｂを堆積し、異方性エッチングによりワー
ド線方向の浮遊ゲート分離のためのスリット３２を加工
する。スリット３２は素子分離絶縁膜１３上に位置す
る。第２導電層１６ｂは、両端が素子分離絶縁膜１３上
に延在する。この段階では、第１導電層１６ａおよび第
２導電層１６ｂの、図の断面に直交する方向のＮＡＮＤ
型セル内での分離は未だ行われていない。

【００３３】その後、図９に示すように、ＯＮＯ膜１７
を形成し、更にその上に制御ゲート１８及び選択ゲート
となる第３導電層として不純物ドープ多結晶シリコン膜
又は不純物ドープ多結晶シリコン膜と高融点金属或いは
高融点金属シリサイドとの積層膜を堆積形成する。そし
て、図示しないリソグラフィ工程を経て、第３導電層、
ＯＮＯ膜１７、第２導電層１６ｂ及び第１導電層１６ａ
を順次異方性エッチングによりエッチングして、ワード
線及び選択ゲート線となる制御ゲート１８及び選択ゲー
トをパターン形成し、同時にＮＡＮＤ型セル内の浮遊ゲ
ート１６の分離を行う。最後に、図２に示すように、層
間絶縁膜１９を形成し、コンタクト穴あけを行って、ビ
ット線２０をパターン形成して、メモリセルアレイが完
成する。

【００３４】以上のようにこの実施例では、素子分離領
域と自己整合的に形成された第１導電層１６ａに、素子
分離領域まで延在する第２導電層１６ｂを積層して浮遊
ゲート１６を構成している。従って、第２導電層１６ｂ
の上面及び側面がこの上に形成される制御ゲート１８と
対向することになり、第１導電層１６ａのみを用いて浮
遊ゲートとした場合と比較して、浮遊ゲートと制御ゲー
ト間の結合容量を大きいものとすることができる。

【００３５】またこの実施例では、第１導電層１６ａが
素子分離絶縁膜１３と同じ面位置に形成されているか
ら、第１導電層１６ａに積層される第２導電層１６ｂの
表面がメモリセルアレイ内の位置によらず平坦になる。
このため、浮遊ゲート１６と制御ゲート１８の対向面積
にバラツキが生じることはなく、メモリセルアレイ内で
均一なメモリセル特性が得られる。

【００３６】比較のため、上述のＣＭＰによる研磨工程
でマスク材３１を研磨のストッパとして用いて、マスク
材３１が残った状態で研磨を終了したとする。このと
き、図７（ａ），（ｂ）に対応する断面を図１０
（ａ），（ｂ）に示す。図示のように、ＣＭＰの面内バ
ラツキ等により、マスク材３１の残存する膜厚が位置に
より異なる。この状態から、マスク材３１をエッチング
除去すると、形成される穴の深さ、即ち第１導電層１６
ａの表面位置の素子分離絶縁膜１３の表面位置からの深
さが位置により異なることになる。この後、上の実施例
と同様の工程で制御ゲート１８まで形成すると、図１０
（ａ），（ｂ）に対応する断面はそれぞれ、図１１
（ａ），（ｂ）のようになり、第２導電層１６ｂの表面
の段差（凹凸）が位置により異なる。このため、浮遊ゲ
ート１６と制御ゲート１８の結合容量がメモリセルアレ
イ内でばらつくことになる。

【００３７】また、浮遊ゲート１６の表面に段差がある
と、この上に制御ゲート用の第３導電層として例えば、
ステップカバレージの悪いスパッタ法によるポリサイド
膜等を用いた場合、段切れや抵抗増大の原因となる。こ
の実施例の場合、浮遊ゲート１６の表面が平坦であるた
め、この様な不都合も生じない。

【００３８】上記実施例では、ＣＭＰ工程で第１導電層
１６ａと素子分離絶縁膜１３の面位置を同じにした状態
のまま、次の工程に入ったが、次の工程に入る前に、ウ
ェットエッチング等により素子分離絶縁膜１３の面を後
退させるようにしてもよい。その場合の図７（ａ），
（ｂ）に対応する断面をそれぞれ、図１２（ａ），
（ｂ）に示す。ウェットエッチングにより後退させる素
子分離絶縁膜１３の面位置には、殆どバラツキが生じる
ことはなく、第１導電層１６ａと素子分離絶縁膜１３の
表面の高低差はメモリセルアレイ内で一定に保持され
る。従って、この後ＯＮＯ膜を介して制御ゲートを形成
した場合、上記実施例と同様に、浮遊ゲートと制御ゲー
トの結合容量は、面内バラツキのないものとなる。

【００３９】上記実施例は、素子分離絶縁膜埋め込みの
ＣＭＰ処理に面内のバラツキがあったとしても、マスク
材として用いたシリコン窒化膜を完全に除去するまで研
磨を行うことによって、２層の導電層構造の浮遊ゲート
と制御ゲートの対向面積が一定になるようにした。これ
に対して、次の実施例は、研磨のストッパ材を予め基板
に形成しておくことにより、ＣＭＰ処理自体の面内バラ
ツキを抑制して、同様の結果を得るものである。

【００４０】以下に、そのような実施例を説明する。な
お、先の実施例と対応する部分には、先の実施例と同一
符号を付して詳細な説明は省く。図１３は、ＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイのワード線両端部にダ
ミー素子領域４３が配置される様子を示している。先に
説明したように、メモリセルアレイ領域には素子分離絶
縁膜１３により区画されて素子領域１４が複数本配列形
成されるが、メモリセルアレイのワード線端部には通
常、メモリセルアレイ内の加工の均一性を保証するため
に、実際には素子が形成されないダミー素子領域４３が
配置される。この実施例では、この様なダミー素子領域
４３に予め研磨のストッパ材をパターン形成する。

【００４１】図１４〜図２０は、図１３のあるワード線
ＷＬに沿った断面での製造工程を示している。図１４に
示すように、ｐ型シリコン基板１１にまず、シリコン酸
化膜４１を介してストッパ材４２を、図１３のダミー素
子領域４３を覆うようにパターン形成する。ストッパ材
４２は、素子分離絶縁膜１３や浮遊ゲートの一部となる
第１導電層１６ａに比べて研磨速度の遅い絶縁材料ある
いは導電材料を用いうる。例えば、シリコン窒化膜やシ
リコンカーバイド（ＳｉＣ），アルミナ（Ａｌ2 Ｏ3 ）
等の絶縁膜の他、高融点金属，高融点金属シリサイド，
多結晶シリコンに高融点金属シリサイドを積層したポリ
サイド等の導電材料でもよい。この実施例ではマスク材
４２はシリコン窒化膜である。ストッパ材４２の膜厚
は、後に形成される第１導電層１６ａの残存させたい膜
厚とする。

【００４２】その後、先の実施例と同様に、トンネル酸
化膜１５、第１導電層１６ａを形成し、この上にマスク
材３１をパターン形成する（図１５）。続いて、エッチ
ングを行って第１導電層１６ａをパターニングし、更に
素子分離溝１２を形成する（図１６）。次に素子分離絶
縁膜１３を堆積する（図１７）。

【００４３】次に、マスク材３１が除去され、更にスト
ッパ材４２が露出するまでＣＭＰ処理を行う（図１
８）。これにより、ワード線方向の両端部に配置される
ストッパ材４２によってメモリセルアレイ内の研磨の均
一性が確保され、第１導電層１６ａは、ストッパ材４２
とほぼ同じ膜厚を残存させた状態で、且つ素子分離絶縁
膜１３と同じ面位置をもって形成される。

【００４４】その後、先の実施例と同様に、第２導電層
１６ｂを形成してスリット３２を加工し（図１９）、Ｏ
ＮＯ膜１７を形成して第３導電層により制御ゲート１８
を形成する（図２０）。ストッパ材４２は、このダミー
素子領域４３の平坦性を保つために、好ましくは捨てパ
ターンとして残されるが、除去してもよい。

【００４５】ストッパ材４２のパターンを配置するに好
ましい個所は、上述のダミー素子領域４３に限られな
い。図２１に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメ
モリセルアレイ領域には、ビット線２０の複数本毎に、
共通ソース線５２が配設される。共通ソース線５２は、
複数のＮＡＮＤ型セルを含むＮＡＮＤブロックの共通ソ
ース領域５１にコンタクトする配線である。この配線領
域は素子領域として形成されても、メモリセルが作られ
ない単なる通過配線領域５３となっている。この様な通
過配線領域５３に上の実施例と同様に予めストッパ材４
２をパターン形成しておくことにより、やはりＣＭＰ処
理の面内均一性を向上させることができる。

【００４６】なおストッパ材４２とマスク材３１に同じ
シリコン窒化膜を用いると、これらの間にエッチングの
選択性がなくなる。従って例えば、ストッパ材４２とし
てシリコン窒化膜を用いる場合、マスク材３１として他
の材料、例えば素子分離絶縁膜と同様のシリコン酸化膜
を用いてもよい。

【００４７】ストッパ材４２は好ましくは、上述したダ
ミー素子領域４３や通過配線領域５３を含んで、メモリ
セルアレイの領域内に均等に分布させることにより、Ｃ
ＭＰ処理の均一性がより高いものとなる。

【００４８】更にストッパ材４２は、メモリセルアレイ
領域のみならず、メモリセルアレイの周囲に形成される
周辺回路領域に設けることも有効である。この場合、Ｍ
ＯＳトランジスタのゲート電極材料として前述した導電
材料のひとつを用いて、これをストッパ材として利用す
ることも有効である。

【００４９】図２２は、そのような実施例として、ワー
ド線ＷＬとなる制御ゲート１８に接続されるワード線駆
動回路のＭＯＳトランジスタ６１のゲート電極６２をス
トッパ材として用いる例を示している。この様なワード
線駆動用ＭＯＳトランジスタ６１は、メモリセルアレイ
の各ワード線端部に対応して配置されるから、このゲー
ト電極６２を前述した研磨のストッパ材として用いれ
ば、メモリセルアレイ内でのＣＭＰ研磨の均一性が高い
ものとなる。

【００５０】ワード線駆動回路に限らず、周辺回路内の
ＭＯＳトランジスタの多くのゲート電極をストッパ材と
して用いることにより、一層効果が期待される。ところ
で上記実施例において例えば、図８に示す浮遊ゲート６
を分離するためのスリット３２の加工工程で、スリット
３２の幅を最小加工寸法とする。そうすると、第１導電
層１６ａより広い幅で第２導電層１６ｂを残すようにス
リット３２を加工するためには、素子分離溝１２の幅は
最小加工寸法より大きくすることが必要であり、これに
よりワード線方向の微細化が制限されることになる。

【００５１】一方、ワード線方向の最小加工寸法を素子
領域１４の幅とし、そのピッチを固定すれば、素子分離
溝１２の幅は一義的に決まる。例えば、素子領域１４の
幅を０．４μｍとし、ピッチを１．０μｍとすれば、素
子分離幅は０．６μｍである。露光技術における合わせ
ずれが最大０．１μｍとすれば、スリットが素子分離領
域上で形成されるに必要な最小素子分離幅は０．６μｍ
である。従って素子分離領域の幅を最小加工寸法とする
と、通常の方法ではこの上でスリットを加工することが
できない。

【００５２】この問題を解決してメモリセルアレイの微
細化を図る好ましい実施例を、次に説明する。図２３〜
図２４は、その実施例の第２導電層１６ｂのパターニン
グ工程を示している。先の実施例と同様の工程により、
第２導電層１６ａを堆積した後、図２３に示すように、
エッチング用マスク材７１として例えばシリコン窒化膜
を形成し、この上にフォトレジスト７２を塗布し、露光
工程によって最小寸法のスリット幅開口７３をパターン
形成する。その後、テーパエッチングとなる条件に設定
したＲＩＥ等のドライエッチングにより、図２４に示す
ように、マスク材７１をテーパエッチングする。これに
より、マスク材７１に転写された開口７４の底部は、レ
ジスト７２の開口７３の幅より狭い幅を持つ。この様に
順テーパ上に加工されたマスク材７１をエッチングマス
クとして、第２導電層１６ｂをドライエッチングして、
マスク材７１を剥離することにより、図２５に示すよう
に第２導電層１６ｂのスリット加工が終了する。

【００５３】この実施例の方法で所望のスリット幅を得
るために重要なパラメータは、図２６に示すように、マ
スク材７１の膜厚ｄとテーパ角θである。このとき、マ
スク材７１の底部開口幅ｌ（即ちスリット幅）と上部開
口幅Ｌの関係は、 ｌ＝Ｌ−２ｄ／ｔａｎθ となる。つまり、スリット幅を正確に制御するために
は、上記パラメータｄ，θを制御することが必要にな
る。

【００５４】最小加工寸法以下のスリット幅を得る別の
方法として、二度のマスク材形成を行う方法も考えられ
る。これは、第１のマスク材を通常の工程でパターニン
グし、再度第２のマスク材を堆積して、これを第１のマ
スク材の側壁に残すことにより、小さいスリット幅加工
用の開口を得るものである。しかしこの方法では、二度
のマスク材形成工程が必要である上に、側壁残しの技術
ではスリット寸法のぱらつきを制御することが難しい。
また、第１のマスク材のエッチング時に下地の導電層表
面で完全にエッチングを停止させるには、マスク材と下
地導電層の間でエッチング選択比が十分に大きいことが
必要であり、通常のエッチングでは導電層に段差が形成
されてしまう、といった難点がある。上述のテーパエッ
チングを利用すれば、この様な難点はない。

【００５５】更に、図２４の状態から第２導電層１６ｂ
をエッチングする工程で、マスク材７１と第２導電層１
６ｂのエッチング選択比を小さく選択して、マスク材７
１の開口端がエッチングと共に後退するという条件を用
いると、第２導電層１６ｂに形成されるスリットの開口
にテーパを形成することができる。

【００５６】図２７はこの様な条件で第２導電層１６ｂ
をテーパ加工して、この上にＯＮＯ膜１７を介して制御
ゲート１８を形成した例を示している。この様に浮遊ゲ
ート１６の分離用スリットをテーパ加工することによ
り、浮遊ゲート１６の側壁が垂直である場合と比較し
て、側壁部のＯＮＯ膜１７の実効膜厚が小さくなる。こ
れは、制御ゲート１８，ＯＮＯ膜１７及び浮遊ゲート１
６の積層構造をパターニングする際に、ＯＮＯ膜１７を
完全に除去するためのオーバーエッチング量を少なくで
きること、従ってこのエッチング工程で素子分離絶縁膜
１３の膜減りを抑制できることを意味する。

【００５７】以上では、ＮＡＮＤ型ＥＥＰＲＯＭの実施
例を説明したが、この発明はこれに限られるものではな
く、個々のメモリセルを分離する必要があるＮＯＲ型Ｅ
ＥＰＲＯＭにも同様にこの発明を適用することが可能で
ある。

【００５８】

【発明の効果】以上述べたようにこの発明によれば、自
己整合トレンチ分離法を改良して、浮遊ゲートと制御ゲ
ートの間の結合容量を大きくすることを可能にすると共
に、自己整合トレンチ分離法による素子分離絶縁膜のエ
ッチバック工程での面内バラツキに基づくメモリセル特
性のバラツキを低減できるようにした不揮発性半導体記
憶装置（ＥＥＰＲＯＭ）とその製造方法を提供すること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリセルアレイ領域の平面図である。

【図２】図１の異なるワード線位置で切断した断面図で
ある。

【図３】図１のビット線方向に切断した断面図である。

【図４】同実施例の製造工程におけるシリコン窒化膜堆
積の状態を示す断面図である。

【図５】同実施例の製造工程における素子分離溝形成の
状態を示す断面図である。

【図６】同実施例の製造工程における素子分離用絶縁膜
堆積の状態を示す断面図である。

【図７】同実施例の製造工程における素子分離用絶縁膜
埋め込みの状態を、図２の二つのワード線位置に対応さ
せて示す断面図である。

【図８】同実施例の製造工程における浮遊ゲートのスリ
ット加工の状態を示す断面図である。

【図９】同実施例の製造工程における制御ゲート形成の
状態を示す断面図である。

【図１０】比較例の製造工程における図７に対応する断
面図である。

【図１１】同比較例の製造工程における制御ゲートを形
成した状態を示す断面図である。

【図１２】上記実施例の工程を変形した実施例における
図７に対応する断面図である。

【図１３】この発明の別の実施例によるＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルアレイ領域の平面図である。

【図１４】同実施例の製造工程におけるストッパ材形成
の工程を示す断面図である。

【図１５】同実施例の製造工程におけるシリコン窒化膜
マスク材をパターン形成した状態の断面図である。

【図１６】同実施例の製造工程における素子分離溝を形
成した状態の断面図である。

【図１７】同実施例の製造工程における素子分離絶縁膜
堆積の状態を示す断面図である。

【図１８】同実施例の製造工程における素子分離絶縁膜
埋め込みの状態を示す断面図である。

【図１９】同実施例の製造工程における浮遊ゲートのス
リット加工の状態を示す断面図である。

【図２０】同実施例の製造工程における制御ゲート形成
の状態を示す断面図である。

【図２１】この発明の更に別の実施例によるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイ領域の平面図である。

【図２２】この発明の更に別の実施例によるＮＡＮＤ型
ＥＥＰＲＯＭのメモリセルアレイ領域及び周辺回路を含
む断面図である。

【図２３】この発明の更に別の実施例による浮遊ゲート
のスリット加工工程を説明するための断面図である。

【図２４】同実施例の製造工程におるマスク材パターニ
ング工程を示す断面図である。

【図２５】同実施例の製造工程における浮遊ゲートのス
リット加工の状態を示す断面図である。

【図２６】同実施例の製造工程における制御パラメータ
を示す図である。

【図２７】同実施例の製造工程を変形した実施例におけ
る制御ゲート形成の状態を示す断面図である。

【図２８】従来の自己整合型素子分離法の製造工程を示
す断面図である。

【符号の説明】

１１…ｐ型シリコン基板、 １２…素子分離用溝 １３…素子分離用絶縁膜 １４…素子領域、 １５…トンネル酸化膜（第１ゲート絶縁膜）、 １６…浮遊ゲート、 １６ａ…第１導電層、 １６ｂ…第２導電層、 １７…ＯＮＯ膜（第２ゲート絶縁膜）、 １８…制御ゲート、 １９…層間絶縁膜、 ２０…ビット線、 ３１…マスク材、 ３２…スリット、 ４２…ストッパ材、 ６１…ＭＯＳトランジスタ、 ６２…ゲート電極（ストッパ材）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この基板に埋め込み形成された素子分離絶縁膜により区
   画されて配列された複数の素子領域と、 各素子領域に形成された、それぞれ第１ゲート絶縁膜を
   介して形成された浮遊ゲート及びこの浮遊ゲート上に第
   ２ゲート絶縁膜を介して形成された制御ゲートを有する
   複数のメモリセルとを備えた不揮発性半導体記憶装置に
   おいて、 前記各メモリセルの浮遊ゲートは、第１導電層とこの上
   に積層された第２導電層とから構成され、 前記第１導電層は、その一対の側端が前記素子分離絶縁
   膜の一対の側端とそれぞれ整合され、且つその表面が前
   記素子分離絶縁膜の表面と一定の高さ関係を保持して形
   成されていることを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 前記第１導電層は、その表面が前記素子
   分離絶縁膜の表面と整合され、 前記第２導電層は、前記素子分離絶縁膜上に一部張り出
   してパターン形成されていることを特徴とする請求項１
   記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記第１導電層は、前記複数のメモリセ
   ルの間で膜厚のバラツキを有することを特徴とする請求
   項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記第２導電層は、順テーパ状に加工さ
   れていることを特徴とする請求項１記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 前記各素子領域は、ライン状にパターン
   形成され、各素子素子領域に複数のメモリセルが配置さ
   れてＮＡＮＤ型セルが構成されていることを特徴とする
   請求項１記載の不揮発性半導体記憶装置。
6. 【請求項６】 浮遊ゲートとこれに容量結合する制御ゲ
   ートとを持つメモリセルが複数個配列されたメモリセル
   アレイを有する不揮発性半導体記憶装置の製造方法であ
   って、 半導体基板に第１ゲート絶縁膜及び第１導電層を順次積
   層形成する工程と、 前記第１導電層上に、複数の素子領域を区画するための
   マスク材をパターン形成する工程と、 前記マスク材を用いて前記第１導電層及び第１ゲート絶
   縁膜を順次エッチングし、引き続き前記基板を所定深さ
   エッチングして溝を形成する工程と、 前記マスク材を残したまま、前記溝を埋め込み且つ前記
   マスク材を覆う素子分離絶縁膜を堆積する工程と、 前記素子分離絶縁膜を、その下の前記マスク材が完全に
   除去され且つ前記第１導電層が前記溝に埋め込まれた素
   子分離絶縁膜と同じ面位置に露出するようにエッチバッ
   クする工程と、 前記第１導電層及び素子分離絶縁膜上に第１導電層と共
   に浮遊ゲートを構成する第２導電層を堆積する工程と、 前記第２導電層を前記素子分離絶縁膜上で分離するスリ
   ットを加工する工程と、 前記第２導電層上に第２ゲート絶縁膜を介して第３導電
   層からなる制御ゲートを形成する工程とを備えたことを
   特徴とする不揮発性半導体記憶装置の製造方法。
7. 【請求項７】 浮遊ゲートとこれに容量結合する制御ゲ
   ートとを持つメモリセルが複数個配列されたメモリセル
   アレイを有する不揮発性半導体記憶装置の製造方法であ
   って、 半導体基板にエッチングのストッパ材をパターン形成す
   る工程と、 前記ストッパ材が形成された基板に第１ゲート絶縁膜及
   び第１導電層を順次積層形成する工程と、 前記第１導電層上に、複数の素子領域を区画するための
   マスク材をパターン形成する工程と、 前記マスク材を用いて前記第１導電層及び第１ゲート絶
   縁膜を順次エッチングし、引き続き前記基板を所定深さ
   エッチングして溝を形成する工程と、 前記マスク材を残したまま、前記溝を埋め込み且つ前記
   マスク材を覆う素子分離絶縁膜を堆積する工程と、 前記素子分離絶縁膜を、その下の前記マスク材が完全に
   除去され前記ストッパ材が露出するまでエッチバックし
   て、各素子領域に残る前記第１導電層を前記ストッパ材
   により規定された膜厚をもって前記溝に埋め込まれた素
   子分離絶縁膜と同じ面位置に露出させる工程と、 前記第１導電層及び素子分離絶縁膜上に前記第１導電層
   と共に浮遊ゲートを構成する第２導電層を堆積形成する
   工程と、 前記第２導電層を前記素子分離絶縁膜上で分離するスリ
   ットを加工する工程と、 前記第２導電層上に第２ゲート絶縁膜を介して第３導電
   層からなる制御ゲートを形成する工程とを備えたことを
   特徴とする不揮発性半導体記憶装置の製造方法。
8. 【請求項８】 前記ストッパ材は、前記メモリセルアレ
   イ内の複数の素子領域のうち、素子が形成されないダミ
   ー素子領域、配線専用に利用される素子領域、及び前記
   メモリセルアレイの周囲に配置される周辺回路領域の少
   なくとも一つの領域に配置されることを特徴とする請求
   項７記載の不揮発性半導体記憶装置の製造方法。
9. 【請求項９】 前記ストッパ材は、前記エッチバックの
   工程でのエッチング速度が前記素子分離絶縁膜及び前記
   第１導電層に比べて遅い材料膜であり、捨てパターンと
   して残されることを特徴とする請求項７記載の不揮発性
   半導体記憶装置の製造方法。
10. 【請求項１０】 前記ストッパ材は、前記素子分離絶縁
    膜及び前記第１導電層に比べて前記エッチバックの工程
    でのエッチング速度が遅い導電膜であり、前記メモリセ
    ルアレイの周囲に配置される周辺回路の素子のゲート電
    極として用いられることを特徴とする請求項７記載の不
    揮発性半導体記憶装置の製造方法。
11. 【請求項１１】 前記第２導電層を前記素子分離絶縁膜
    上で分離するスリットを加工する工程は、 前記第２導電層上にエッチング用マスク材を形成する工
    程と、 前記エッチング用マスク材上に、前記素子分離絶縁膜上
    に開口を持つレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記エッチング用
    マスク材をドライエッチングすることにより、上部の幅
    が底部の幅より広い開口を持つ順テーパ状マスクを形成
    する工程と、 前記順テーパ状マスクを用いて前記第２導電層をエッチ
    ングする工程とを有することを特徴とする請求項６又は
    ７に記載の不揮発性半導体記憶装置の製造方法。