KR100350359B1 - 불휘발성반도체메모리장치 - Google Patents

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Abstract

불휘발성 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판 내에 제공되는 소자 분리 영역, 각각 상기 소자 분리 영역 중 인접한 두 영역에 의해 정의되는 제1 소자 영역, 및 상기 소자 영역 내에 형성되는 메모리 셀 트랜지스터들을 포함하며, 상기 메모리 셀 트랜지스터들 각각은 상기 소자 분리 영역 중 해당 영역 상에 형성되는 제1 게이트 절연막, 상기 게이트 절연막 상에 형성되는 부동 게이트(floating gate) 전극, 상기 부동 게이트 전극 상에 형성되는 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 형성되고 상기 메모리 셀 트랜지스터들 중의 특정 수에 공통으로 접속되어 워드 라인으로서 기능하는 제어 전극을 포함하며, 상기 부동 게이트는 그 측단부가 상기 소자 분리 영역 중 상기 인접한 두 영역의 측단부와 접하는 제1 도전성 부재 및 상기 제1 도전성 부재에 접속되고 소자 분리 영역 중 상기 인접한 두 영역들 간의 갭을 연결하도록 형성되는 제2 도전성 부재를 포함한다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 메모리 셀 트랜지스터의 적층형 게이트 구조에 관한 것이다.
EEPROM은 데이터를 전기적으로 재기록할 수 있는 불휘발성 반도체 메모리 장치의 일종이다. 일반적으로, EEPROM의 각 메모리 셀은 제어 게이트와 채널 영역사이에 부동 게이트(floating gate)를 구비하고 가변의 임계 전압을 가진 FETMOS 트랜지스터로 구성된다. EEPROM은 메모리 셀 트랜지스터들을 접속시키는 방법에 따라 여러 종류가 가능하다. 이들은 NOR형, NAND형, AND형 및 DINOR형을 포함한다.
도 1a는 종래의 NAND EEPROM 메모리 셀 어레이의 한 메모리 셀 어레이의 평면도이다. 도 1b는 도 1a의 1B-1B 선을 따라 취한 단면도이다.
도 1a 및 1b에 도시된 바와 같이, p형 실리콘 기판(101)에 소자 분리 영역(102)이 형성되어 있다. 소자 분리 영역(102)은 하나의 반도체 활성 영역(소자 영역)(103)을 다른 활성 영역으로부터 분리한다. 메모리 셀 어레이 내의 활성 영역(103)은 평행선 패턴을 갖고 있다. 소자 분리 영역(102)은 이산화 실리콘으로 되어 있다. 소자 분리 영역 바로 아래의 도전형이 반전되는 것을 방지하기 위하여 기판(101) 내의 각 소자 분리 영역(102) 아래에는 대개 채널 스토퍼라고 불리우는 고농도 p+형 영역이 형성되지만, 이 채널 스토퍼는 본 명세서에서는 생략될 것이다.
활성 영역(103) 위에는 제1 게이트 절연막(104)이 터널 전류가 흐를 수 있을 만큼 충분히 얇게 형성되어 있다. 게이트 절연막(104)은 이산화 실리콘으로 되어 있다(본 명세서에서는 편의를 위해 제1 게이트 절연막(104)은 터널 산화막으로 언급된다).
터널 산화막(104) 위에는 부동 게이트(105)가 형성되어 있다. 부동 게이트(105)는 도전성 폴리실리콘으로 되어 있으며 전하를 저장하는 전하 저장층의역할을 한다. 각 메모리 셀 트랜지스터에는 하나의 부동 게이트(105)가 제공되어 있는데, 부동 게이트는 다른 것들과 절연되어 있다. 각 메모리 셀 트랜지스터의 임계 전압은 해당 부동 게이트(105)에 저장된 전하량에 따라 조절된다. 데이터는 임계 전압의 레벨로 변환되어 저장된다.
부동 게이트(105) 위에는 제2 게이트 절연막(106)이 형성되어 있다. 제2 게이트 절연막(106)은 대개 ONO 막이라 불리우는 적층막으로 되어 있다(본 명세서에서는 편의를 위해 제2 게이트 절연막(106)이 ONO 막으로 언급된다). 적층막에는 이산화 실리콘, 질화 실리콘 및 이산화 실리콘이 순서대로 적층되어 있다.
ONO 막(106) 위에는 제어 게이트(107)가 형성되어 있다. 제어 게이트(107)는 도전성 폴리실리콘으로 되어 있고, 메모리 셀 어레이 내의 행 방향으로 연속적인 선을 형성하며, 워드 라인의 역할을 한다(본 명세서에서는 편의를 위해 제어 게이트(107)가 워드 라인으로 언급된다).
부동 게이트(105) 및 워드 라인(107)은 동일한 마스크를 이용한 연속 에칭에 의해 형성된다. 결과적으로, 부동 게이트(105)의 에지는 채널 폭의 방향으로(즉, 도면에서 행의 방향으로) 워드 라인(107)의 에지와 정렬된다. 이하, 부동 게이트(105)와 워드 라인(107)이 적층된 게이트 구조는 적층형 게이트(108)로 언급된다. 적층형 게이트(108)와 소자 분리 영역(102)을 마스크로 사용하여 활성 영역(103)에 n형 불순물을 이온 주입함으로써 n형 소스/드레인 영역(109)이 형성된다.
메모리 셀 어레이에서, 소자 분리 영역(102)은 실리콘 기판(101)의 국부 열산화에 의해 형성된다. 이러한 형성 방법의 대표적인 예는 LOCOS 방법이다.
도 2a 및 2b는 LOCOS 방법의 순서 설명을 돕는 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(101) 상에 버퍼 산화막(이산화 실리콘)(110)이 형성된다. 그 다음, 소자 분리 영역(102)이 형성될 영역을 제외한 버퍼 산화막이 실리콘 질화막(111)으로 덮인다. 이 상태에서, 질화막(111)을 산화 장벽으로 이용하여, 도 2b에 도시된 바와 같이, 실리콘 기판(101)의 표면이 두껍게 열산화된다. 결과적으로, 소자 분리 영역(102)이 형성된다.
그러나 LOCOS 방법에서는, 산화시에 버즈빅(bird's beak)이라 불리우는 쐐기형의 산화막(112)이 실리콘 기판(101)과 질화막(111) 사이의 계면을 따라 형성된다. 이것은 실제로 형성된 소자 분리 영역(102)의 크기 "Wactual"와 설계상의 소자 분리 영역(102)의 크기 "Wdesign" 사이의 변환 차이 "Δ"를 유발한다.
전술한 바와 같이, LOCOS 방법에서는 실제 크기 "Wactual"가 설계 크기 "Wdesign" 보다 크기 때문에, 예컨대 실제 크기 "Wactual"가 0.5μm 이하인 미시적 소자 분리 영역(102)을 형성하기가 어렵다.
더우기, LOCOS 방법에서는, 실리콘 기판(101)에 소자 분리 영역(102)을 깊게 또는 두껍게 형성하기가 어렵다. 미래에는 크기 "W"가 더 작아질 것이므로, 소자 분리 영역(102)을 깊게 형성하기가 더 어려워진다. 메모리 셀 어레이 내에 형성된 소자 분리 영역(102)은 특히 적층형 게이트가 가공될 때에 에칭 환경에 노출된다. 결과적으로, 적층형 게이트로 덮인 부분을 제외한 영역의 두께는 가공시에 감소하게 된다. 막 두께가 감소된 소자 분리 영역은 열악한 절연 능력을 갖게 된다.
이러한 문제를 해결하기 위한 소자 분리 기술 중 하나는 실리콘 기판에 트렌치를 형성하고 이 트렌치를 절연 재료로 채우는 트렌치 소자 분리 방법이다.
도 3a는 트렌치 소자 분리 방법을 이용한 종래의 NAND EEPROM 메모리 셀 어레이의 평면도이다. 도 3b는 도 3a의 3B-3B 선을 따라 취한 단면도이다. 이 도면들에서, 도 1a 및 1b에서와 동일한 부분은 동일한 참조 부호로 지시된다.
도 3a 및 3b에 도시된 바와 같이, 기판(101)에 트렌치(121)가 형성된다. 트렌치(121)는 절연 재료(122)로 채워진다. 절연 재료(122)는 이산화 실리콘으로 구성되며, 소자 분리 영역의 역할을 한다. 이하, 절연 재료는 트렌치 소자 분리 영역(122)으로도 언급된다.
도 4a 및 4b는 트렌치 소자 분리 방법의 순서 설명을 돕기 위한 단면도이다. 도 4a에 도시된 바와 같이, 실리콘 기판(101) 상에서 트렌치 소자 분리 영역(122)이 형성될 영역을 제외한 영역이 질화 실리콘(123)으로 덮인다. 이 상태에서, 질화막(123)을 에칭 장벽으로 이용하여 실리콘 기판(101)이 에칭되어 트렌치(121)가 형성된다.
그 다음, 이산화 실리콘이 실리콘 기판(101)의 전표면 상에 피착된 후에, 피착된 이산화 실리콘이 RIE 또는 CMP 기술에 의해 에치백되고, 도 4b에 도시된 바와 같이, 트렌치(121)가 이산화 실리콘으로 채워진다. 결과적으로, 트렌치 소자 분리 영역(122)이 형성된다.
이러한 트렌치 소자 분리 방법에서는, 전술한 변화 차이 "Δ"가 발생하지 않는다. 결과적으로, 트렌치 소자 분리 영역(122)에서는 실제 크기 "Wactual"가 0.5μm 이하로 형성될 수 있다.
트렌치(121)는 실리콘 기판(101) 내측에 형성되기 때문에, 트렌치 소자 분리 영역(122)은 기판(101)에 깊게 형성될 수 있다. 이것은 트렌치 소자 분리 영역이 LOCOS 소자 분리 영역(102) 보다 두껍게 형성될 수 있게 한다.
트렌치 소자 분리 방법은 미시적 선 패턴이 반복된 메모리 셀 어레이에서도 두꺼운 소자 분리 영역(122)을 실현하였다. 이것은 LOCOS 소자 분리 영역(122)에 비해 적층형 게이트의 가공시에 발생하는 막 두께의 감소에 대한 마진을 크게 한다.
그러나, 메모리 셀 어레이 내의 소자 분리 영역의 두께 감소는 LOCOS형 또는 트렌치형에 관계 없이 가능한 한 많이 억제되는 것이 바람직하다.
메모리 셀 어레이 내의 소자 분리 영역의 막 두께의 감소는 적층형 게이트의 형성시 뿐만 아니라 동일 기판(101) 상에 고내압 MOSFET의 형성시에도 발생한다. EEPROM에서는 전원 전압보다 높은 전압이 데이터를 기록하거나 소거하는 데 사용된다. 이러한 전압을 발생시키거나 스위칭하는 트랜지스터에서 게이트 산화막은 내압을 확보하는 관점에서 메모리 셀 트랜지스터의 터널 산화막(104)보다 두꺼워야 한다. 두꺼운 게이트 산화막을 갖고 동일 기판(101) 상에 형성된 MOSFET는 본 명세서에서 고내압 MOSFET로 불리운다.
LOCOS 방법 및 트렌치 소자 분리 방법에서, 터널 산화막(104)과 두꺼운 게이트 산화막은 소자 분리 영역의 형성 후에 형성되었다.
도 5a 내지 5c는 트렌치 소자 분리 방법을 예로 하여 종래의 터널 산화막 및두꺼운 게이트 산화막을 형성하기 위한 순서 설명을 돕기 위한 단면도이다.
도 5a에 도시된 바와 같이, 트렌치 소자 분리 영역(122)이 형성된 후에, 반도체 활성 영역(103)의 표면에 노출된 실리콘 기판(101)이 산화되어 두꺼운 게이트 산화막(131)을 형성한다. 두꺼운 게이트 산화막(131)은 메모리 셀 어레이(133) 영역 외에 고내압 MOSFET가 형성될 주변 회로 영역(132)에 형성된다.
그 다음, 도 5b에 도시된 바와 같이, 주변 회로 영역(132)은 예컨대 포토레지스트(134)로 덮인다. 포토레지스트(134)를 마스크로 사용하여, 메모리 셀 어레이(133) 내의 반도체 활성 영역(103)에 형성된 두꺼운 게이트 산화막(131)이 습식 에칭에 의해 제거된다. 습식 에칭시, 어레이(133) 내의 소자 분리 영역(102)은 이산화 실리콘으로 구성되어 있기 때문에 동시에 에칭된다. 결과적으로, 이들의 표면은 주변 회로 영역 내의 소자 분리 영역(122)보다 많이 오목해진다.
이후, 도 5c에 도시된 바와 같이, 포토레지스트(134)가 제거된 후에, 어레이(133) 내의 활성 영역(103)에 노출된 실리콘 기판(101)이 산화되어 얇은 게이트 산화막 또는 터널 산화막(104)이 형성된다.
전술한 바와 같이, 종래의 기본 순서는 소자 분리 영역(122)의 형성 후에 MOSFET 게이트 산화막을 형성하는 것이다. 기본 순서에 따르면, 어레이(133) 내에 얇은 게이트 산화막이 필요하고 주변 회로 영역(132) 내에 두꺼운 게이트 산화막이 필요한 EEPROM에서는 어레이(133) 내의 소자 분리 영역(122)의 표면이 오목해진다. 결과적으로 이들의 막 두께(t133)는 주변 회로 영역(132) 내의 소자 분리 영역(122)의 막 두께(t132)보다 작다. 특히, 어레이(133)에서는, 소자 분리영역(122)의 막 두께가 최초 형성된 때의 두께로부터 감소되므로, 마진이 더 작아져, 적층형 게이트의 형성시에 막 두께의 또 다른 감소로 이어진다.
이러한 문제를 해결하기 위한 EEPROM이 예컨대, IEDM, 1994에 아리돔 등에 의해 보고되었다. 이들은 소위, 자기 정렬 트렌치 소자 분리 방법을 기술하고 있다(IEDM Technical Digest 1994, pp. 61-64).
도 6a는 자기 정렬 트렌치 소자 분리 방법을 사용한 종래의 NAND EEPROM 메모리 셀 어레이의 평면도이다. 도 6b는 도 6a의 6B-6B 선을 따라 취한 단면도이다. 이들 도면에서, 도 1a 및 1b에서와 동일한 부분은 동일 참조 부호로 지시된다.
도 6a 및 6b에 도시된 바와 같이, 트렌치(141)는 기판(101) 내에 깊게 형성되어 부동 게이트(105)의 측벽으로부터 안쪽으로 연장되어 있다. 트렌치(141)는 절연 재료로 채워져 있다. 절연 재료는 이산화 실리콘으로 되어 있고 소자 분리 영역(142)을 구성한다.
자기 정렬 소자 분리 방법을 사용한 메모리 셀 어레이에서, 소자 분리 영역(142)은 반도체 활성 영역(103)의 표면으로부터 돌출해 있고 이들의 측벽은 부동 게이트(105)의 측벽과 접촉해 있다. 특히, 소자 분리 영역(142)은 터널 산화막(104) 및 부동 게이트(105)의 형성 후에 형성된다.
도 7a 내지 7c는 자기 정렬 트렌치 소자 분리 방법 및 이 방법에 의해 터널 산화막을 형성하는 순서의 설명을 돕는 단면도이다.
도 7a에 도시된 바와 같이, 터널 산화막(104)과, 부동 게이트가 만들어질 도전성 폴리실리콘 막(143)이 실리콘 기판(101) 상에 순서대로 형성된다. 그 다음, 소자 분리 영역(142)이 형성될 영역을 제외한 영역이 실리콘 질화막(144)으로 덮인다.
이어서, 도 7b에 도시한 바와 같이, 트렌치(141)를 형성하기 위하여 에칭에 대한 장벽으로서의 질화막(144)을 에칭 장벽으로 하여, 도전성 폴리실리콘막(143), 터널 산화막(104) 및 실리콘 기판(101)을 에칭한다.
다음에, 실리콘 기판(101)의 전면에 이산화 실리콘을 피착한 후, 도 7의 (C)에 도시한 바와 같이, 피착된 이산화 실리콘을 RIE 또는 CMP 기술에 의해 에치백하여 트렌치(141)를 이산화 실리콘으로 채운다. 그 후, 질화막(144)을 제거하여 자기 정렬 트렌치 소자 분리 영역(142)을 형성한다.
종래의 기본 절차와는 달리, 자기 정렬 트렌치 소자 분리 방법의 기본 절차는 소자 분리 영역(142)의 형성에 앞서 MOSFET 게이트 산화막을 형성하는 것이다. 이를 구체적으로 살펴보면, 터널 산화막(104)을 형성한 후에 소자 분리 영역(142)을 형성하므로, 터널 산화막의 형성 도중에 메모리 셀 어레이의 소자 분리 영역의 표면이 오목해지는 에칭 공정이 기본적으로 결여된다.
따라서, 자기 정렬 트렌치 소자 분리 영역(142)에서, 메모리 셀 어레이의 원래의 막 두께를 거의 변경되지 않은 채로 유지하면서 적층형 게이트 처리 단계를 개시할 수 있다. 이로써, 종래의 LOCOS 방법 또는 트렌치 소자 분리 방법에 의해 소자가 분리되는 메모리 셀 어레이에 비해, 적층형 게이트의 처리시 발생하는 막 두께의 감소에 대한 공정 마진이 증가된다.
그러나, 자기 정렬 트렌치 소자 분리 방법에 의해 소자가 분리되는 메모리 셀 어레이에서는, 근본적으로 부동 게이트(105)의 상부면만이 워드 라인(107)과 마주한다. 그 결과, 부동 게이트(105), 터널 산화막(104) 및 채널 [기판(101)]으로 이루어지는 캐패시터의 용량(C1)은, 유전체의 유전율을 제외하고는, 부동 게이트(105), ONO막(106) 및 워드 라인(107)으로 이루어지는 캐패시터의 용량(C2)과 거의 동일하다.
EEPROM에서는, 데이터 기록 동작 또는 데이터 소거 동작시 전원보다 높은 기록 전압(VPP)이 워드 라인(107)에 인가된다. 현재, 기록 전압(VPP)은 더 낮아지는 추세이다. 기록 전압(VPP)를 더 낮추기 위해, 용량(C2)을 용량(C1)보다 크게 만드는 것이 바람직하다.
이를 실현하기 위해, 소자 분리 영역(142)으로부터 부동 게이트(105)의 측벽을 돌출시킴으로써 용량(C2)을 증가시키는 것이 제안되었다. 그러나, 이러한 제안에 따르면, 부동 게이트(105)에 의해 메모리 셀 어레이의 소자 분리 영역(142)의 막 두께가 감소된다. 이로써, 적층형 게이트 형성을 위한 공정 마진이 좁아진다.
본 발명의 제1 목적은 메모리 셀 어레이의 소자 분리 영역의 막 두께의 감소를 억제하고 메모리 셀 어레이를 위한 공정 마진을 높게 하면서 부동 게이트와 워드 라인 간의 용량을 증가시킬 수 있는 구조를 갖는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은 제1 목적을 달성할 뿐만 아니라 메모리 셀 어레이의STI 영역에 대해 충분한 공정 마진을 제공하면서 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터를 형성하는 것이다.
본 발명의 제3 목적은 자기 정렬 트렌치 소자 분리에 의해 소자가 분리되는 메모리 셀 어레이에서 선택 게이트 트랜지스터가 형성되는 부분의 소자 분리 영역의 막 두께의 감소를 억제할 수 있는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
상기한 목적들을 달성하기 위해, 본 발명의 제1 특징에 따른 불휘발성 반도체 메모리 장치는, 반도체 기판, 상기 반도체 기판에 제공되는 복수의 소자 분리 영역, 각각 상기 복수의 소자 분리 영역 중 인접한 두 영역들로 정의되는 복수의 제1 소자 영역, 및 각각 상기 복수의 소자 영역에 형성되는 복수의 메모리 셀 트랜지스터를 포함하며, 상기 복수의 메모리 셀 트랜지스터 각각은 상기 복수의 소자 영역 중 대응 영역 상에 형성되는 제1 게이트 절연막, 상기 게이트 절연막 상에 형성되는 부동 게이트 전극, 상기 부동 게이트 위에 형성되는 제2 게이트 절연막, 및 상기 제2 게이트 절연막 위에 형성되고, 워드 라인으로서 작용하는 상기 복수의 메모리 셀 트랜지스터 중 특정 수의 메모리 셀 트랜지스터에 공통으로 접속되는 제어 게이트 전극을 포함하며, 상기 부동 게이트는 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역의 측단부에 접하는 측면을 가지는 제1 도전성 부재, 및 상기 제1 도전성 부재에 전기적으로 접속되어 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역 간의 갭(gap)을 브리지(bridge)하도록 형성되는 제2 도전성 부재를 포함한다.
제1 도전성 부재의 상부면은 상기 복수의 소자 분리 영역 중 인접한 두 영역의 상부면과 실질적으로 동일면인 것이 바람직하다.
제1 도전성 부재의 상부면의 위치는 상기 복수의 소자 분리 영역 중 인접한 두 영역의 상부면보다 낮을 수 있고, 상기 제2 도전성 부재는 상기 제1 도전성 부재의 상기 상부면 위에 있는 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역의 측면뿐만 아니라 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역의 상기 상부면과도 접하는 부분을 가질 수 있다.
본 발명의 불휘발성 반도체 메모리 장치는 상기 복수의 제1 소자 영역에 형성되어 상기 복수의 메모리 셀 트랜지스터로부터 특정 트랜지스터를 선택하는 복수의 선택 트랜지스터를 더 포함하되, 상기 각각의 선택 트랜지스터는 상기 복수의 제1 소자 영역 중 대응 영역 위에 형성되는 제3 게이트 절연막, 상기 제3 절연막 위에 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역의 측단부와 접하여 형성되는 제1 게이트 부재, 및 상기 제1 게이트 부재에 전기적으로 접속되고, 상기 제어 게이트 전극의 층과 동일한 층으로 제조되는 선택 게이트 전극을 포함한다.
제1 게이트 부재는 상기 복수의 메모리 셀 트랜지스터 각각의 상기 제1 도전성 부재의 층과 동일한 층으로 제조된 제3 도전성 부재; 및 상기 제3 도전성 부재에 전기적으로 접속되고 상기 복수의 메모리 셀 트랜지스터 각각의 상기 제2 도전성 부재의 층과 동일층으로 제조되는 제4 도전성 부재를 포함한다.
제2 게이트 절연막의 층과의 동일층은 상기 복수의 선택 트랜지스터들 각각을 서로에게서 분리시키는 상기 복수의 소자 분리 영역 중 상기 두 인접한 영역 상에 형성되는 것이 바람직하다.
제어 게이트 전극 및 선택 게이트 전극 각각은 상기 제2 게이트 절연막과 접하는 제1 도전층 및 상기 제1 도전층에 접하는 제2 도전층을 포함하며, 상기 선택 게이트 전극의 상기 제1 도전층은 상기 복수의 소자 분리 영역 중 대응 영역 위에 있는 상기 제2 게이트 절연막의 상기 동일층 상에 형성되고, 상기 선택 게이트 전극의 상기 제2 도전층은 상기 복수의 제1 소자 영역 중 대응 영역 위에 있는 상기 제1 게이트 부재에 접속되는 것이 바람직하다.
본 발명의 불휘발성 반도체 메모리 장치는 상기 복수의 제1 소자 영역들로부터 떨어져 형성되는 제2 소자 영역, 및 상기 복수의 메모리 셀 트랜지스터를 구동하기 위해 상기 제2 소자 영역 내에 형성되며, 상기 제2 소자 영역 상에 형성되는 제4 게이트 절연막 및 상기 제4 게이트 절연막 상에 형성되는 게이트 전극을 포함하는 주변 회로 트랜지스터를 더 포함하되, 상기 주변 회로 트랜지스터의 상기 게이트 전극은 상기 복수의 메모리 셀 트랜지스터 각각의 상기 제1 도전성 부재의 층과 동일층으로 제조된 제5 도전성 부재, 및 상기 제5 도전성 부재에 전기적으로 접속되고 상기 복수의 메모리 셀 트랜지스터 각각의 상기 제2 도전성 부재의 층과 동일층으로 제조되는 제6 도전성 부재를 포함한다.
부동 게이트 전극의 상기 제1 도전성 부재의 표면과 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역의 상부면 간의 높이 차는 상기 복수의 메모리 셀 트랜지스터를 통해 실질적으로 동일한 것이 바람직하다.
제1 도전성 부재의 두께는 상기 복수의 메모리 셀 트랜지스터들 사이에서 변하는 것이 좋다.
복수의 소자 분리 영역들 중 상기 인접한 두 영역 상의 상기 제2 도전성 부재의 양면은 테이퍼(taper)되는 것이 좋다.
복수의 제1 소자 영역 각각은 라인 형태로 형성되고, 상기 복수의 메모리 셀 트랜지스터는 상기 복수의 제1 소자 영역 중 한 영역 내에 형성되며, 상기 복수의 메모리 셀 트랜지스터는 상기 부동 게이트 전극을 상기 복수의 제1 소자 영역 중 한 영역에 삽입하도록 형성되는 소스 및 드레인 영역을 가지고 상기 소스 및 상기 드레인 영역 중의 하나를 상기 복수의 메모리 셀 트랜지스터 중 인접 트랜지스터와 공유한다.
본 발명의 제2 특징에 따른 불휘발성 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판 내에 제공되는 복수의 소자 분리 영역, 상기 복수의 소자 분리 영역 중 인접한 두 영역 사이에 각각 삽입되는 복수의 소자 영역, 및 상기 복수의 소자 영역 내에 형성되는 복수의 메모리 셀 트랜지스터와 복수의 선택 트랜지스터를 포함하되, 상기 복수의 메모리 셀 트랜지스터 각각은 상기 복수의 소자 영역 중 대응 영역 상에 형성되는 제1 게이트 절연막, 상기 복수의 소자 영역에 대응하여 상기 제1 게이트 절연막 상에 형성되는 부동 게이트 전극, 상기 부동 게이트 전극 상에 형성되는 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 형성되는 제어 게이트 전극을 포함하고, 상기 복수의 선택 트랜지스터 각각은 상기 복수의 소자 영역 중의 대응 영역 상에 형성되는 제3 게이트 절연막, 상기 복수의 소자 영역 중 하나에 대응하여 상기 제3 게이트 절연막 상에 형성되는 게이트 부재, 및 상기 게이트 부재 상에 형성되고 상기 게이트 부재에 전기적으로 접속되는 선택 게이트 전극을 포함한다.
제어 게이트 전극 및 선택 게이트 전극 각각은 상기 제2 게이트 절연막과 접하는 제1 도전층 및 상기 제1 도전층과 접하는 제2 도전층을 포함하며, 상기 선택 게이트 전극의 상기 제1 도전층은 상기 복수의 소자 분리 영역 위에 있는 상기 제2 게이트 절연막 층과 동일층으로 제조되며, 상기 선택 게이트 전극의 상기 제2 도전층은 상기 복수의 소자 영역 위에 있는 상기 게이트 부재에 접속되는 것이 바람직하다.
본 발명의 제3 특징에 따른 불휘발성 반도체 메모리 장치는 불휘발성 반도체 메모리 장치에 있어서, 반도체 기판, 상기 반도체 기판 내에 제공되는 복수의 소자 분리 영역, 각각 상기 복수의 분리 영역들 중 두 인접한 영역들 사이에 삽입되는 복수의 소자 영역, 및 상기 복수의 소자 영역 내에 형성되는 복수의 메모리 셀 트랜지스터 및 복수의 선택 트랜지스터를 포함하되, 상기 복수의 메모리 셀 트랜지스터는 상기 복수의 소자 영역 중 대응 영역 상에 형성되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 형성되고, 그 측단부들이 상기 복수의 소자 분리 영역 중 인접한 두 영역들과 접하는 부동 게이트 전극, 상기 부동 게이트 전극 상에 형성되는 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 형성되고 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역으로 연장된 제어 게이트 전극을 포함하며, 상기 복수의 선택 트랜지스터는 각각 상기 복수의 소자 영역 중 대응 영역 상에 형성되는 제3 게이트 절연막, 상기 제3 게이트 절연막 상에 형성되고, 그 측단부들이상기 복수의 소자 분리 영역 중 상기 인접한 두 영역들과 접하는 게이트 부재, 및 상기 게이트 부재 상에 형성되어 상기 게이트 부재에 전기적으로 접속되며 상기 복수의 소자 분리 영역 중 상기 인접한 두 영역으로 연장되는 선택 게이트 전극을 포함하고, 상기 선택 게이트 전극 아래의 상기 복수의 소자 분리 영역 중 대응 영역의 두께는 상기 제어 게이트 전극 아래의 상기 복수의 소자 분리 영역 중 상기 대응 영역의 두께보다 실질적으로 크다.
본 발명의 불휘발성 반도체 메모리 장치는, 상기 각각의 복수의 소자 영역 내에 형성되고, 상기 각각의 복수의 선택 트랜지스터의 소스 및 드레인 영역 중 하나로서 기능하는 제1 영역, 상기 각각의 복수의 소자 영역 내에 형성되고 상기 각각의 복수의 메모리 셀 트랜지스터의 소스 및 드레인 영역 중 하나로서 기능하는 제2 영역, 및 상기 각각의 복수의 소자 영역 내에 형성되고 상기 복수의 선택 트랜지스터 중 하나에 인접하는 상기 복수의 메모리 셀 트랜지스터 중 하나 및 상기 복수의 선택 트랜지스터 중 하나의 소스 및 드레인 영역 중 다른 하나로서 기능하며 상기 복수의 선택 트랜지스터 중 상기 하나 및 상기 복수의 메모리 셀 트랜지스터 중 상기 하나에 의해 공유되는 제3 영역을 더 포함하되, 상기 복수의 선택 트랜지스터 각각의 상기 게이트 부재의 상부면에서 상기 복수의 소자 분리 영역 내의 상기 제1 영역을 분리하는 부분의 상부면까지의 거리는 상기 복수의 메모리 셀 트랜지스터 각각의 상기 부동 게이트 전극의 상부면에서 상기 복수의 소자 분리 영역 내의 상기 제2 영역을 분리하는 부분의 상부면까지의 거리와 동일하거나 또는 그보다 작다.
복수의 소자 분리 영역 내의 상기 제1 영역을 분리하는 부분의 막 두께는 상기 소자 분리 영역 내의 상기 제2 영역을 분리하는 부분의 막 두께와 동일하거나 또는 그보다 큰 것이 바람직하다.
선택 게이트 전극 아래의 상기 복수의 소자 분리 영역 각각에 대응되는 부분의 막 두께는 상기 복수의 소자 분리 영역 내의 상기 제1 영역을 분리하는 부분의 막 두께와 동일하거나 또는 그보다 큰 것이 바람직하다.
선택 게이트 전극 아래의 상기 복수의 소자 분리 영역에 대응하는 부분 중 일부의 막 두께는 상기 복수의 소자 분리 영역 내의 상기 제1 영역을 분리하는 부분의 두께와 실질적으로 동일하고, 상기 선택 게이트 전극 아래의 상기 소자 분리 영역 각각에 대응되는 부분 중 잔여부의 막 두께보다 작은 것이 바람직하다.
복수의 소자 분리 영역 내의 상기 제3 영역을 분리하는 부분은 스텝(step)을 가지는 것이 바람직하다.
본 발명에 따르면, 메모리 셀 어레이의 소자 분리 영역의 막 두께의 감소를 억제하면서 메모리 셀 어레이를 위한 실질적인 공정 마진을 확보할 수 있으며 부동 게이트와 워드 라인 간의 용량을 증가시킬 수 있는 구조를 가진 불휘발성 반도체 메모리 장치를 제공할 수 있다. 또, 그러한 불휘발성 반도체 메모리 장치의 제조 방법을 제공할 수 있다.
아울러, 본 발명에 따르면, 상기한 효과를 달성할 수 있을 뿐만 아니라 메모리 셀 어레이의 STI 영역에 대해 충분한 공정 마진을 제공하면서 메모리 셀 트랜지스터 및 선택 게이트 트랜지스터를 형성할 수 있는 불휘발성 반도체 메모리 장치를제공할 수 있다.
또한, 본 발명에 의해서는 자기 정렬 트렌치 소자 분리에 의해서 소자들이 분리되어 있는 메모리 셀 어레이에서 선택 게이트 트랜지스터들이 형성되는 부분에서의 소자 분리 영역의 막 두께 감소를 억제할 수 있는 비휘발성 반도체 메모리 장치를 제공할 수 있다. 또한, 그와 같은 비휘발성 반도체 메모리 장치의 제조 방법을 제공할 수 있다.
본 발명의 다른 목적과 이점들은 다음의 상세한 설명에서 설명될 것이며, 그 일부는 상세한 설명으로부터 자명해질 것이며, 또는 본 발명의 실시를 통해 알 수 있을 것이다. 본 발명의 목적과 이점들은 앞에서 특히 지적된 수단들과 조합들에 의해서 실현되어 얻어질 것이다.
출원서에 첨부되어 그 일부를 구성하는 첨부 도면은 본 발명의 바람직한 실시예를 도시한 것이며, 상술한 일반적인 설명과 후술할 바람직한 실시예의 상세한 설명과 함께 본 발명의 원리를 설명하고 있다.
도 1a는 종래의 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 1b는 도 1a의 1B-1B 라인을 따라 절취한 단면도.
도 2a 및 2b는 LOCOS법에서 활성 영역의 설계치와 실제치를 설명하기 위한 단면도.
도 3a는 종래의 다른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 3b는 도 3a의 3B-3B 라인을 따라 절취한 단면도.
도 4a 및 4b는 트렌치 소자 분리 영역의 형성 절차를 설명하기 위한 단면도.
도 5a 내지 5c는 게이트 산화막들의 두께가 서로 다른 트랜지스터들을 형성하는데 있어 생기는 문제를 설명하기 위하여 게이트 산화막 제조 단계들을 순차적으로 나타낸 단면도.
도 6a는 종래의 다른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 6b는 도 6a의 6B-6B 라인을 따라 절취한 단면도.
도 7a 내지 7c는 트렌치 소자 분리 영역의 다른 형성 절차를 설명하기 위한단면도.
도 8a는 본 발명의 제1 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 8b는 도 8a의 8B-8B 라인을 따라 절취한 단면도.
도 9a 내지 9h는 본 발명의 제1 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 제조 단계를 나타낸 단면도.
도 10a는 본 발명의 제1 비교예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 10b는 도 10a의 10B-10B 라인을 따라 절취한 단면도.
도 11a 및 11b는 제1 비교예에 따른 마스크 시프트로 인한 결함을 가지는 NAND EEPROM의 단면도.
도 12a 및 12b는 제1 실시예에 따른 마스크 시프트로 인한 결함을 가지는 NAND EEPROM의 단면도.
도 13a는 본 발명의 제2 실시예에 따른 NAND EEPROM 메모리 셀 어레이와 주변 회로 영역의 개략 평면도.
도 13b는 도 13a의 13B-13B 라인을 따라 절취한 단면도.
도 14는 본 발명의 제3 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 15a 및 15b는 도 14의 서로 다른 워드 라인(15A-15A 라인과 15B-15B 라인)을 따라 절취한 단면도.
도 16은 도 14의 비트 라인(16-16 라인)을 따라 절취한 단면도.
도 17은 제3 실시예에 따른 제조 단계들에서 실리콘 질화막의 증착을 나타낸 단면도.
도 18은 제3 실시예에 따른 제조 단계들에서 소자 분리 홈의 형성을 나타낸 단면도.
도 19는 제3 실시예에 따른 제조 단계들에서 소자 분리 절연막의 증착을 나타낸 단면도.
도 20a 및 20b는 도 15a 및 15b의 2개의 워드 라인에 각각 대응하도록 제3 실시예에 따른 제조 단계들에서 소자 분리 절연막의 충전(filling)을 나타낸 단면도.
도 21은 제3 실시예에 따른 제조 단계들에서 부동 게이트의 슬릿 처리를 나타낸 단면도.
도 22는 제3 실시예에 따른 제조 단계들에서 제어 게이트의 형성을 나타낸 단면도.
도 23a 및 23b는 비교예의 제조 단계들에서 도 20a 및 20b에 각각 대응하는 단면도.
도 24a 및 24b는 도 23a 및 23b에 각각 대응하도록 비교예의 제조 단계들에서 제어 게이트의 형성을 나타낸 단면도.
도 25a 및 25b는 제3 실시예의 변형에서 도 20a 및 20b에 각각 대응하는 단면도.
도 26은 본 발명의 제4 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 27은 제4 실시예에 따른 제조 단계들에서 스토퍼 부재의 형성 단계를 설명하기 위한 단면도.
도 28은 제4 실시예에 따른 제조 단계들에서 실리콘 질화막 마스크 부재의 패터닝을 나타낸 단면도.
도 29는 제4 실시예에 따른 제조 단계들에서 소자 분리 홈의 형성을 나타낸 단면도.
도 30은 제4 실시예에 따른 제조 단계들에서 소자 분리 절연막의 증착을 나타낸 단면도.
도 31은 제4 실시예에 따른 제조 단계들에서 소자 분리 절연막의 충전을 나타낸 단면도.
도 32는 제4 실시예에 따른 제조 단계들에서 부동 게이트의 슬릿 처리를 나타낸 단면도.
도 33은 제4 실시예에 따른 제조 단계들에서 제어 게이트의 형성을 나타낸 단면도.
도 34는 제4 실시예의 다른 변형에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 35는 제4 실시예의 다른 변형에 따른 NAND EEPROM 메모리 셀 어레이와 주변 회로의 개략 평면도.
도 36은 본 발명의 제5 실시예에 따른 부동 게이트의 슬릿 처리 단계를 설명하는 단면도.
도 37은 제5 실시예에 따른 제조 단계들에서 마스크 부재 패터닝 단계를 설명하는 단면도.
도 38은 제5 실시예에 따른 제조 단계들에서 부동 게이트의 슬릿 처리를 나타낸 단면도.
도 39는 제5 실시예에 따른 제조 단계들에서 제어 파라미터를 나타낸 단면도.
도 40은 제5 실시예에 따른 제조 공정의 변형에서 제어 게이트의 형성을 나타낸 단면도.
도 41a는 본 발명의 제6 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 41b는 도 41a의 41B-41B 라인을 따라 절취한 단면도.
도 42a는 도 41a의 42A-42A 라인을 따라 절취한 단면도.
도 42b는 도 41a의 42B-42B 라인을 따라 절취한 단면도.
도 43은 본 발명의 제2 비교예에 따른 슬릿 처리되는 NAND EEPROM의 개략 평면도.
도 44는 제6 실시예의 기본 구성에 따른 슬릿 처리되는 NAND EEPROM의 개략 평면도.
도 45a 및 45b는 제6 실시예의 기본 구성에 따른 NAND EEPROM의 ONO막을 제거하는 단계를 설명하는 단면도로서, 도 45a는 도 44의 A-A 라인을 따라 절취한 단면도, 도 45b는 도 44의 B-B 라인을 따라 절취한 단면도.
도 46a 및 46b는 제6 실시예의 기본 구성에 따른 NAND EEPROM의 적층형 게이트를 처리하는 단계를 설명하는 단면도로서, 도 46a는 도 44의 A-A 라인을 따라 절취한 단면도, 도 46b는 도 44의 B-B 라인을 따라 절취한 단면도.
도 47a, 47b, 48a, 48b, 49a, 49b, 50a, 50b, 51a, 및 51b는 본 발명의 제6 실시예에 따른 NAND EEPROM의 제조 단계를 설명하는 단면도로서, 접미사 a를 가진 도면들은 도 44의 A-A 라인을 따라 절취한 단면도, 접미사 b를 가진 도면들은 도 44의 B-B 라인을 따라 절취한 단면도.
도 52a는 본 발명의 제7 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 52b는 도 52a의 52B-52B 라인을 따라 절취한 단면도.
도 53a는 도 52a의 53A-53A 라인을 따라 절취한 단면도.
도 53b는 도 52a의 53B-53B 라인을 따라 절취한 단면도.
도 54a, 54b, 55a, 55b, 56a, 56b, 57a, 57b, 58a, 58b, 59a, 및 59b는 본 발명의 제7 실시예에 따른 NAND EEPROM의 제조 단계를 설명하는 단면도로서, 접미사 a를 가진 도면들은 도 52a의 53A-53A 라인을 따라 절취한 단면도, 접미사 b를 가진 도면들은 도 52a의 53B-53B 라인을 따라 절취한 단면도.
도 60은 본 발명의 제8 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도.
도 61a는 도 60의 61A-61A 라인을 따라 절취한 단면도.
도 61b는 도 60의 61B-61B 라인을 따라 절취한 단면도.
도 62a는 도 60의 62A-62A 라인을 따라 절취한 단면도.
도 62b는 도 60의 62B-62B 라인을 따라 절취한 단면도.
도 63a는 제8 실시예에 따른 NAND EEPROM의 제조 공정에서의 한 단계를 설명하는 개략 평면도.
도 63b는 도 63a의 63B-63B 라인을 따라 절취한 단면도.
도 64a는 도 63a의 64A-64A 라인을 따라 절취한 단면도.
도 64b는 도 63a의 64B-64B 라인을 따라 절취한 단면도.
도 65a는 제8 실시예에 따른 NAND EEPROM의 제조 공정에서의 다른 단계를 설명하는 개략 평면도.
도 65b는 도 65a의 65B-65B 라인을 따라 절취한 단면도.
도 66a는 도 65a의 66A-66A 라인을 따라 절취한 단면도.
도 66b는 도 65a의 66B-66B 라인을 따라 절취한 단면도.
도 67a는 제8 실시예에 따른 NAND EEPROM의 제조 공정에서의 또 다른 단계를 설명하는 개략 평면도.
도 67b는 도 67a의 67B-67B 라인을 따라 절취한 단면도.
도 68a는 도 67a의 68A-68A 라인을 따라 절취한 단면도.
도 68b는 도 67a의 68B-68B 라인을 따라 절취한 단면도.
도 69a는 제8 실시예에 따른 NAND EEPROM의 제조 공정에서의 또 다른 단계를설명하는 개략 평면도.
도 69b는 도 69a의 69B-69B 라인을 따라 절취한 단면도.
도 70a는 도 69a의 70A-70A 라인을 따라 절취한 단면도.
도 70b는 도 69a의 70B-70B 라인을 따라 절취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
2: 소자 분리 영역
3: 활성 영역
4: 터널 산화막
5: 부동 게이트
7: 워드 라인
10: 버퍼 산화막
111: 실리콘 질화막
이하, NAND EEPROM을 예로 택하여 본 발명의 실시예들에 대해서 설명한다.
(제1 실시예)
도 8a는 본 발명의 제1 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 개략 평면도이다. 도 8b는 도 8a의 8B-8B 라인을 따라 절취한 단면도이다.
도 8a 및 8b에 도시된 바와 같이, p-형 실리콘 기판(1)에는 소자 분리 영역들(2)이 형성된다. 소자 분리 영역들(2)은 기판(1)의 표면에서 반도체 활성 영역들(소자 영역들)(3)을 구분해 준다. 메모리 셀 어레이 내의 활성 영역들(3)은 병렬 라인 패턴을 갖고 있다. 병렬 라인 패턴을 생성하기 위해서 소자 분리 영역들(2)도 반복 라인 패턴을 갖고 있다. 도 8a는 라인 패턴의 반복을 도시한다.소자 분리 영역(2)는 실리콘 이산화물로 제조된다.
소자 분리 영역(2)은 자기 정렬 트렌치 분리 영역으로, 분리된 게이트 전극 패턴을 갖는 마스크 패턴을 마스크로 사용하는 트렌치(11)를 형성하고 트렌치(11)를 실리콘 2산화물로 충전(fill)함에 의해 형성된다. 이러한 유형의 분리 영역은 종종 STI(얕은 트렌치 분리)로 칭하므로, 아래의 설명에서 이들은 STI 영역(2)으로서 칭한다. STI 영역(2)은 기판(1) 아래에서 직접 형성된 채널 스토퍼로 칭하는 고 농도의 P+-형 영역을 가지거나 가지지 않을 수 있다. 이 실시예에서, 채널 스토퍼는 형성되지 않는다고 간주한다.
활성 영역(3) 상에, 제1 게이트 절연막(4)이 터널 전류가 흐르도록 충분히 얇게 형성된다. 게이트 절연막(4)은 실리콘 2산화물로 제조된다. 이 실시예가 NAND형이므로, 제1 게이트 절연막(4)은 하기에서 터널 산화막(4)으로 칭한다.
각각의 터널 산화막(4) 상에, 절연 게이트 전극(5)이 형성된다. 한 메모리 셀 트랜지스터에 대해 하나의 분리된 게이트 전극이 제공된다. 도 8a에서, 고립된 게이트 전극(5)은 부동 게이트를 구성한다. 이 실시예에서, 분리된 게이트 전극은 부동 게이트로 칭한다. 부동 게이트(5)는 도전성 폴리실리콘으로 제조되고 전하 저장층의 기능을 한다.
부동 게이트(5) 상에, 제2 게이트 절연막(6)이 형성된다. 제2 게이트 절연막(6)은 일반적으로 ONO 막으로 칭하는 적층된 막으로 제조된다. ONO 막에서, 실리콘 이산화물, 실리콘 질화물, 및 실리콘 이산화물이 순서대로 적층된다. 하기에서, 제2 절연막은 ONO 막(6)으로 칭한다.
ONO 막(6) 상에, 제어 게이트(7)이 형성된다. 제어 게이트(7)는 도전성 폴리실리콘으로 제조된다. 이들은 메모리 셀 어레이의 행 방향으로 연속적으로 연장하는 라인으로 형성되며 워드 라인의 기능을 한다. 하기에서, 이들은 워드 라인(7)로 칭한다.
부동 게이트(5) 및 워드 라인(7)은 동일한 마스크를 사용하여 연속 에칭함에 의해 형성된다. 결과적으로, 부동 게이트(5)의 에지는 채널 폭 방향(즉, 도면의 행 방향)의 워드 라인(7)에 정렬된다. 하기에서, 부동 게이트(5)와 워드 라인(7)이 적층된 게이트 구조는 적층형 게이트(8)로 칭한다.
적층형 게이트(8) 및 STI 영역(2)을 마스크로 사용하여, n 형 소스/드레인 영역(9)는 n형 불순물을 이온 주입함으로써 활성 영역으로 형성된다.
실시예에서, 각각의 부동 게이트(5)는 하층부(5L) 및 상층부(5U)로 구성된다. 하층부(5L)는 각각의 STI 영역(2)의 라인 패턴 부의 측단부와 자기 정렬된 측면을 갖는다. 위에서 보았을 때, 상층부(5U)는 하층부(5L)의 측면을 덮고, 각각의 STI 영역(2)의 라인 패턴의 상부 표면 위로 연장된 측면을 갖는다.
행 방향의 상층부(5U)의 폭은 행 방향의 활성 영역(3)의 폭보다 크고, 열 방향의 상층부(5U)의 측면은 STI 영역(2)의 상부 표면 상에 배치된다. 결과적으로, 상층부(5U)의 상부면의 영역은 하층부(5L)의 상부면의 것 보다 더 크다. 이는 부동 게이트(5)와 워드 라인(7) 사이의 대향 영역이 종래 자기 정렬 트렌치형의 것들 사이의 대향 영역보다 크게 한다. 이러한 구조로 인해, 부동 게이트(5), ONO막(6), 및 워드 라인(7)로 구성된 커패시터의 용량(C2)은 부동 게이트(5), 터널 산화막(4), 및 채널(기판 1)로 구성된 커패시터의 용량(C1)보다 충분히 크게 된다.
용량(C2)가 용량(C1)보다 크므로, 예를 들면 데이타를 소거하는데 있어서 워드 라인(7)에 인가되는 전원 전압보다 높은 기록 전압(Vpp)은 종래의 자기 정렬 트렌치 EEPROM의 것보다 낮을 수 있다.
종래의 자기 정렬 트렌치 소자 분리형 EEPROM에서, 용량(C2)는 부동 게이트의 측벽들을 STI 영역(2)의 상면으로부터 돌출시킴에 의해 증가될 수 있다. 이러한 구조로, 부동 게이트(5)가 STI 영역(2)의 상부 표면으로부터 더욱 돌출되므로, 더 큰 용량(C2)가 얻어진다.
부동 게이트(5)의 돌출량을 증가시키기 위해, 부동 게이트(5)는 더욱 두껍게 되거나, STI 영역(2)의 상부 표면은 더욱 들어갈 수 있다. 그러나, 두꺼운 부동 게이트(5)는 적층 게이트(8)를 처리하는데 있어서 두꺼운 적층형 구조를 에칭할 필요가 있어서, 예를 들면 STI 영역(2)의 막 두께가 상당히 감소될 가능성이 강하다. STI 영역(2)의 상부면이 상당히 들어가므로, STI 영역(2)의 막 두께 또한 당연히 상당 감소한다. 또한, 부동 게이트(5)는 STI 영역(2)의 거의 상부면으로부터 돌출하므로, 편평도는 특히 부동 게이트(5) 위의 층들에서 저하되어, 미세화 구현 가능성도 줄어든다.
대조적으로, 이 실시예에서는, 부동 게이트(5)(5U, 5L)의 높이가 높게 만들어지지 않아도, 위로부터 본 상층부(5U)의 영역의 증가는 용량(C2)을 크게 한다. 이는 적층 게이트(8)의 처리 동안 에칭된 적층 구조를 얇게 하여, STI 영역(2)의막 두께가 현저히 감소할 가능성을 감소시킨다. 물론, STI 영역(2)의 상부면이 들어갈 필요는 없다. 또한, 상층부(5U)는 STI 영역(2)의 상부면으로부터 돌출되지 않아서 부동 게이트(5) 상의 층들은 편평도가 우수하고, 미세화 구현 가능성면에서 우수한 구조를 제공한다.
다음으로, NAND EEPROM 메모리 셀을 제조하는 방법이 설명된다.
도 9a 내지 도9h는 본 발명의 제1 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 단면도이고, 각각은 주요 제조 단계 각각에 대응한다. 단면도는 도8b의 단면도에 대응한다.
도 9a에 도시된 것처럼, 실리콘 기판(1) 상에, 터널 산화막(4) 및 도전성 폴리실리콘 막(13)이 순서대로 형성된다. 도전성 폴리실리콘 막은 부동 게이트(5)의 하층부(5L)의 역할을 한다. 다음으로, STI 영역(2)이 형성되는 영역을 제외한 영역은 실리콘 질화막(14)으로 덮힌다. 실리콘 질화막(14)은 트렌치를 형성하기 위한 마스크 부재이고, 필요하다면 제거될 수 있다.
다음으로, 도 9b에 도시된 바와 같이, 에칭의 장벽으로서의 질화막(14), 전도성 다결정실리콘막(13), 터널 산화막(4), 및 실리콘 기판(1)의 순서로 에칭되어 트렌치(11)를 형성한다. 트렌치(11)는 RIE 기법을 이용하여 형성된다. 트렌치(11)의 깊이는, 기판 내의 트렌치(11) 하부에 형성된 기생 MOSFET의 문턱값 및 STI 영역(2)에 의해 분리된 반도체 활성 영역(3)간의 항복 전압을 고려하여, 최적의 깊이로 설정될 수도 있다.
트렌치(11)를 형성한 후에, 필요한 경우에는, 트렌치의 내면을 세정하거나또는 트렌치(11)에 노출된 기판(1)의 표면 위에 측벽 처리막을 형성할 수도 있다. 기판(1)을 열 산화시킴으로써 얻어진 열 산화막 또는 CVD 기법을 이용하여 증착된 실리콘 이산화물이 측벽 처리막으로 이용된다.
더구나, 기판(1)과 동일한 도전성 유형의 불순물이 트렌치(11) 아래에 이온 주입되어 채널 스토퍼를 형성할 수 있어서, 기생 MOSFET의 문턱값 또는 항복 전압을 개선할 수도 있다.
그런 다음, 실리콘 기판(1)의 전면에 실리콘 이산화물을 증착한 후에, 도 9c에 도시된 바와 같이, 피착된 실리콘 이산화물을 RIE 또는 CMP 기법을 이용하여 에칭하여 트렌치(11)를 실리콘 이산화물로 채운다. 이것을 통해 STI 영역(2)을 완성하며, 기판(1)상의 반복된 라인 패턴의 활성 영역(3)을 표시한다.
트렌치(11)를 채우는 실리콘 이산화물은 양호한 스텝 커버리지를 가지며, 예를 들어 TEOS 또는 BPSG가 바람직하다.
다음으로, 도 9d에 도시된 바와 같이, 질화막(14)를 제거한다. 이때에, STI 영역(2)의 상면을 에칭하여 도전성 폴리실리콘막(13)의 상면과 정렬시킬 수 있다. 본 실시예에서, STI 영역(2)의 상면은 에칭되지 않고 단지 질화막(14)만이 제거된다. 본 방법은, STI 영역의 막 두께(t2)가 최초의 막 두께로 유지되므로, 이어지는 적층형 게이트를 처리하기 위한 마진을 보다 크게 할 수 있는 이점이 있다.
STI 영역(2)을 형성하기 전 또는 후에, 마스크로 커버된 메모리 셀 어레이와 함께, 고내압 MOSFET으로 이용되는 두꺼운 게이트 산화막(도시되지 않음)을 형성한다. 결론적으로, 두꺼운 게이트 산화막을 활성 영역(3) 상에 형성하면, STI영역(2)은 에칭되지 않는다.
다음으로, 도 9e에 도시된 바와 같이, 상층부(5U)로 기능하는 도전성 폴리실리콘 막(15)을 형성한다.
그런 다음, 도 9f에 도시된 바와 같이, 포토레지스터막(16)을 도전성 폴리실리콘 막(15)상에 형성한다. 이 포토레지스터막(16)은 각각의 메모리 셀 트랜지스터의 부동 게이트(5)를 분리시키는 슬릿에 대응하는 개구(20)를 가진다. 각 개구(20)의 폭 "Wwindow"은 각 STI 영역(2)의 스트립의 폭 "WSTI"에 비해 작다. 각 개구(20)가 각각의 STI 영역(2)상에 신뢰성을 가지고 위치하도록 개구(20)를 형성하기 위한 리소그래픽 마스크를 정렬한다. 이렇게 하는 이유는, 각 메모리 셀 트랜지스터의 커패시터(C2)가 칩간에 서로 다르지 않도록 방지해야 하기 때문이다.
그런 다음, 도 9f의 구조로부터 포토레지스터막(16)을 제거한 후에, 이 구조의 전면에 ONO막(6)을 형성한다. 그런 다음, ONO막(6) 위에, 워드 라인(7)으로 기능하는 도전성 폴리실리콘 막(17)을 형성한다. 도전성 폴리실리콘 막(17)이 워드 라인(7)으로 기능하기 때문에, 이것은, 예를 들면 저항이 작은 도전성 폴리실리콘 막(13 또는 15)의 면저항 보다 작은 면저항을 가져야 한다. 도전성 폴리실리콘 막은, 도전성 폴리실리콘 막에 비해 낮은 저항값을 갖는 고융점 금속, 고융점 금속을 실리콘과 혼합함으로써 얻어지는 고융점 금속 실리사이드, 및 이러한 것의 적층막으로 대체될 수도 있다.
다음으로, 도 9h에 도시된 바와 같이, 워드 라인(7)을 형성하기 위한 패턴에 대응하는 패턴을 갖는 포토레지스터막(18)를 형성한다. 그런 다음, 포토레지스터막(18)을 마스크로 하여, 도전성 폴리실리콘 막(17), ONO막(6), 도전성 폴리실리콘 막(15), 및 도전성 폴리실리콘 막(13)을 에칭하여, 상층부(5U)와 하층부(5L)의 양층 구조로서 워드 라인(7)과 부동 게이트(5)를 각각 포함하는 적층 게이트(8)를 형성한다.
적층 게이트(8)를 형성하는 경우에, STI 영역(2)에서 적층 게이트(8) 하부 영역을 제외한 부분이 에칭된다. 도 9f의 슬릿을 형성하는 경우에서와 같이, 적층 게이트(8)는 STI 영역(2)이 충분히 두껍도록 처리된다. 그래서, 적층 게이트(8)는 종래의 LOCOS 또는 트렌치 소자 분리와 비교하여 큰 공정 마진은 가지도록 처리된다.
그런 후에, 공지의 방법을 이용하여, 소오스/드레인 영역(9), 층간 절연막, 비트 라인 접촉 홀과 같은 접촉 홀, 및 비트 라인과 같은 배선층을 형성하여 제1 실시예에 따른 NAND EEPROM을 완성한다.
제1 실시예에 따른 NAND EEPROM에서, 부동 게이트(6), ONO막(6), 및 워드 라인(7)을 포함하는 커패시터의 용량(C2)는 종래의 자기 정렬 트렌치 분리 NAND EEPROM에 비해 크기 때문에, 예를 들어 기입 전압(VPP)을 낮게 유지시키는 데 유용하다.
더구나, 슬릿(21)과 적층 게이트(8) 공정은 충분한 두께의 STI 영역(2)에서 효과가 있으며, 종래의 LOCOS 또는 트렌치 소자 분리 NAND EEPROM에 비해 큰 공정 여유를 가지고 메모리 셀 어레이를 제공하며, 더구나 메모리 셀 트랜지스터를 소형화하는 데 유용하다.
STI 영역(2)의 상면이, 도 9d 내지 도 9h에 도시된 바와 같이, 하층부(5L)의 상면에 비해 높은 경우에, 상기 효과는 특히 뚜렷하다. 상기 구조가 트렌치(11)를 채우고 그것을 평탄화하고, 그런 다음 질화막(14)을 제거하여 얻어진 구조이기 때문에, STI 영역의 상면은 에칭되지 않는다. 에칭되지 않음으로 인해 STI 영역(2)이 충분한 두께를 갖게 된다.
더구나, 제1 실시예에 따른 NAND EEPROM에서, 하층부(5L)가 상층부(5U)로 덮혀 있어서 자기 정렬 트렌치 소자 분리에서 흡수된 마스크의 오정렬로 인한 용량(C2)가 가변적이게 된다. 결과적으로, 각각의 웨이퍼에 대한 용량 C2의 값을 동일하게 하는 것이 용이하다. 이후, 제1 비교예를 이용하여 이것에 대해 설명하겠다.
도 10a는 본 발명의 제1 비교예에 따른 NAND EEPROM 메모리 셀의 개략 평면도이다. 도 10b는 도 10a의 선 10B-10B를 따라 절취하여 본 단면도이다. 도 11a 및 11b는 비교예에 관련된 NAND EEPROM에서 발생된 마스크의 손실(slippage)을 도시한 것이다.
도 10a 및 10b에 도시한 바와 같이, 제1 비교예에서는, 상층부(5U)가 하층부의 상부면이 노출될 수 있도록 전이된다. 하층부(5L)의 상부면이 노출되는 영역(22)은 워드 라인(7)과 부동 게이트(5) 간의 접촉 면적을 증가시켜, 용량 C2를 제1 실시예에서 보다 개선시킨다.
제1 비교예에서, 슬릿을 형성하기 위한 마스크가 도 11a 및 11b에 도시한 바와 같이 특정 정렬 위치 "a"에서 위치 "a′"로 전이된 때, 영역(22)에서 나타나는하층부(5L)의 노출된 영역은 전이함에 따라 변화한다. 노출된 영역의 변화는 용량 C2를 변화시킨다. 그러므로, 각각의 웨이퍼에 대한 용량 C2의 값을 동일하게 하는 것이 어렵고, 그 결과 용량 C2는 하나의 NAND EEPROM 제품마다 변화하기 쉽다. 실제 제품은 용량 C2의 변화에 대한 마진을 예측하고 제조되기 때문에, 이 변화는 제품에 악영향을 주지 않는다. 그러나, 이 변화는 제품간의 특성의 변화를 약간 변화시킨다. 제품 간의 특성의 보다 작은 변화는 고성능, 고품질 제품을 제공하는 주요 요인 중의 하나이다.
도 12a 및 12b는 본 발명의 제1 실시예에 관련된 NAND EEPROM 메모리 셀 어레이에서 발생된 마스크의 손실을 도시한 것이다.
제1 실시예에서는, 슬릿을 형성하기 위한 마스크가 도 12a 및 12b에 도시한 바와 같이 특정 정렬 위치 "a"에서 위치 "a′"로 전이되어도, 워드 라인(7)과 부동 게이트(5) 사이의 접촉 면적은 하층부(5L)이 상층부(5U)로 덮혀짐으로써 변화되지 않는다. 이것은 마스크의 손실이 용량 C2를 변화시키는 것을 방지하여, 각각의 웨이퍼에 대한 용량 C2의 값을 동일하게 하는 것을 용이하게 해준다.
결과적으로, NAND EEPROM의 용량 C2는 작아진다. 용량 C2의 작은 변화는 메모리 셀 트랜지스터 내에 저장된 데이터 아이템에 대응하는 임계 전압이 제1 비교예에서 보다 제1 실시예에서 좁은 범위 내에 더 쉽게 분포되게 한다.
일반적으로, EEPROM 내에 데이터 기입 동작에서, 데이터 기입 및 검증 판독이 임계 전압이 원하는 범위 내에 있을 때까지 소정 횟수 반복된다. 용량 C2가 상당히 변화하는 EEPROM의 경우에, 반복 횟수는 많고 데이터를 기입하는데 오랜 시간이 걸린다. 그러나, 제1 실시예에서, 용량 C2의 변화가 작기 때문에, 반복 회수는 감소한다. 결과적으로, 데이터를 기입하는데 필요한 시간은 단축되어, 예를 들어 제1 비교예에서 보다 빠른 기입 동작을 달성한다.
더욱이, 임계 전압이 좁은 범위에 쉽게 분포되는 제1 실시예는 이진 데이터 "0" 또는 "1"을 저장하기 위한 메모리뿐만 아니라 이진 데이터 이외의 예를 들어 4치 데이터 00, 01, 10, 또는 11을 저장하기 위한 다치 메모리(multivalued memory)에 적절하게 적용될 수 있다.
제1 실시예가 다치 메모리에 적용되는 경우, 데이터 기입 시간을 단축시키는 효과는 매우 크다. 이것은 제1 기입 동작 시에 임계 전압이 원하는 임계 전압 범위에 고 정밀도로 접근하기 때문이다.
제1 실시예에서, 다음의 변형이 특히 효과적이다.
터널 산화막(4)은 워드 라인(7)과 기판(1) 사이에 인가된 전압에 따라, 부동 게이트(5)와 기판(1) 간의 전하 교환을 가능하게 하는 두께를 갖는 절연막으로 이루어진다. 예를 들어, 막 두께는 10㎚ 이하이다. 터널 산화막용의 재료는 이산화 실리콘(SiO2) 이외에 질화 실리콘(Si3N4) 또는 산질화 실리콘(SiON)일 수 있다.
워드 라인(7)용의 도전성 재료는 양호하게는 예를 들어, 도전도가 불순물 또는 비정질 실리콘을 도핑함으로써 증가되는 폴리실리콘이다.
ONO 막(6)은 부동 게이트(5)를 워드 라인(7)과 전기적으로 분리하는 두께를 갖는다. ONO 막(6)용의 재료는 이산화 실리콘, 질화 실리콘, 또는 산질화 실리콘의 단일층, 또는 이들의 적층일 수 있다.
트렌치에 채워진 절연막은 이산화 실리콘, 양호하게는 TEOS 또는 BPSG일 수 있다.
이들 변형이 또한 이하에 설명되는 실시예들에 적용가능하다.
(제2 실시예)
도 13a는 본 발명의 제2 실시예에 따른 NAND EEPROM 메모리 셀 어레이 및 메모리 주변 회로의 개략 평면도이다. 도 13b는 도 13a의 선 13B-13B를 따라 절취하여 본 단면도이다.
제2 실시예의 목적은 메모리 셀 어레이 내에 충분한 공정 마진으로 STI 영역(2)을 제공할 뿐만 아니라 메모리를 동작시키기 위한 메모리 주변 회로가 형성된 주변 회로에 충분한 공정 마진을 주는 것이다.
도 13a 및 13b에 도시한 바와 같이, 메모리 셀 어레이(31)의 구조는 제1 실시예의 것과 동일하고 주변 회로 영역(32) 내에 형성된 트랜지스터(MOSFET)"PT"의 구조는 제2 실시예의 특징을 이루는 것이다. 특히, 트랜지스터 PT의 구조는 트랜지스터 MT의 구조와 유사하다.
트랜지스터 MT는 트랜지스터 PT와 다음과 같이 다르다. 트랜지스터 MT에서, 2층 도전성 재료는 부동 게이트(5)의 하층부(5L) 및 상층부(5U)를 구성하고 각각의 트랜지스터 MT에 대해 분리되어 있다. MOSFET "PT"에서, MOSFET PT의 게이트(35)는 활성 영역(3) 상에 하층부(35L) 및 상층부(35U)를 구성하는 2층 도전성 재료로 이루어진다. 제2 실시예에서, 하층부(35L)는 게이트 산화막(34)을 통하여 활성 영역(3) 상에 형성되고 STI 영역(2)의 측단부들 사이에 남는다. 상층부(35U)는 트랜지스터 PT를 구동시키고 제어하는 신호를 게이트로 향하게 하는 내부 배선층을 이룬다.
도 13a 및 13b에서, 트랜지스터 PT를 구동시키고 제어하는 신호는 접촉 홀(42)을 통해 층간 절연막(40) 상에 형성된 저저항 재료로 이루어진 내부 배선층(41)으로부터 상층부(35U)에 공급된다. 접촉 홀(42)은 예를 들어 주변 회로 영역(32) 내의 STI 영역(2) 상에 형성된다.
트랜지스터 MT를 구성하는 도전성 재료(37)은 주변 회로 영역(32) 내의 활성 영역(3) 상의 ONO 막(6)을 통해 트랜지스터 PT의 상층부(35U) 위에 남도록 허용된다. 이 도전성 재료(37)는 STI 영역(2) 위의 접촉 홀(42) 근처에서만 제거된다.
저전압 신호를 구동시키거나 제어하는 트랜지스터 PT에서, 게이트 산화막(34)의 한 예는 터널 산화막(4)과 동일하다. 게이트 산화막의 다른 예는 두께가 터널 산화막(4)의 것과 거의 동일한 비교적 얇은 열 산화막이다. 또한, 고전압 신호를 구동시키거나 제어하는 트랜지스터 PT에서, 게이트 산화막(34)의 예는 터널 산화막(4) 보다 충분히 두꺼운 열 산화막이다.
특히 바람직하게는, 이러한 게이트 산화막(34)은 예를 들어 도 9a의 단계에서 이미 기판(1)과 도전성 실리콘막(13) 사이에 형성되었어야 했다. 그 이유는 STI 영역(2)을 형성하기 전에 하층부(35L)와 기판 사이에 게이트 산화막(34)을 형성하면 게이트 산화막(34)을 형성하기 위해 주변 회로 영역(32) 내에 STI 영역(2)을 에칭할 필요가 없게 된다는 것이다.
도 13a 및 13b에서, 참조 번호(10)는 메모리 셀 어레이(31) 내에 형성된 비트 라인을 표시하고 참조 번호(39)는 트랜지스터 PT의 소스/드레인 영역을 표시한다. 참조 번호(43)는 소스/드레인 영역(39)을 내부 배선층과 접속시키는 접점을 표시한다. 내부 배선층은 여기서는 도시되지 않는다.
제2 실시예에 따른 NAND EEPROM에서, 주변 회로를 구성하는 트랜지스터 PT의 게이트(35)는 메모리 셀 트랜지스터 MT의 부동 게이트(5)와 유사하게 상층부(35U) 및 하층부(35L)의 2층 구조로 구성된다. 이것은 주변 회로를 구성하는 트랜지스터 PT가 제1 실시예의 메모리 셀 트랜지스터 MT의 것들과 유사한 제조 공정에서 형성되게 한다.
또한, STI 영역(2)은 원하는 두께를 갖는 게이트 산화막(34)이 주변 회로 트랜지스터 PT의 게이트(35)의 하층부(35L)와 기판(1) 사이에 형성된 후에 형성된다. 이것은 메모리 셀 어레이(31) 내에 뿐만 아니라 주변 회로 영역(32) 내의 STI 영역(2)의 막 두께의 감소를 억제한다.
저전압 신호를 구동시키거나 제어하는 트랜지스터에서, 원하는 두께를 갖는 게이트 산화막(34)은 터널 산화막(4)과 동일하거나 그 보다 얇다. 고전압 신호를 구동시키거나 제어하는 트랜지스터에서, 게이트 산화막(34)은 터널 산화막(4) 보다 충분히 두껍다. 물론, 얇은 게이트 산화막과 두꺼운 게이트 산화막은 하층부(35L)와 기판(1) 사이에 형성될 수 있다.
이후, 여러가지 응용이 본 발명과 관련하여 설명된다.
(제3 실시예)
도 14는 본 발명의 제3 실시예에 따른 NAND EEPROM 메모리 셀 어레이의 평면도이다. 도 15a 및 15b는 막 두께의 표면내 변화의 영향을 조사하기 위해 2개의 서로 다른 워드 라인(예를 들어, 도 14의 선 15A-15A 및 15B-15B)을 따라 절취하여 본 단면도이다. 도 16은 비트 라인(예를 들어, 도 14의 선 16-16)을 따라 절취하여 본 단면도이다.
도 14 내지 도 16에 도시한 바와 같이, 길고 좁은 직사각형(또는 띠형) 소자 영역(214)은 p형 실리콘 기판(또는 p형 웰)(211) 내의 소자 분리 홈(212)에 의해 마크 오프된다. 각각의 소자 분리 홈(212)은 STI 구조를 형성하기 위해 절연막(213)으로 채워진다.
각각의 소자 영역(214)에서, 제1 게이트 절연막으로 작용하는 터널 산화막(215)이 형성된다. 터널 산화막(215) 상에, 부동 게이트(216)는 메모리 셀에 의해 분리되는 방식으로 형성된다. 각각의 부동 게이트(216) 상에, 제어 게이트(218)는 제2 게이트 절연막으로서 작용하는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층형 절연막(이후, ONO 막이라 함)을 통해 제3 도전층으로 이루어진다.
도 14에 도시한 바와 같이, 제어 게이트(218)는 워드 라인 WL로서 작용하도록 소자 영역(214) 내에 형성된 메모리 셀에 연속적으로 제공된다. 제어 게이트(218)를 마스크로 사용하여, 이온은 소스 및 드레인 확산층(221)을 형성하도록 주입된다.
제2 실시예에서, 복수의 메모리 셀, 예를 들어 4개, 8개, 또는 16개의 메모리 셀은 인접한 메모리 셀이 개개의 소자 영역(214)에서 확산된 층(221)을 공유하는 방식으로 직렬로 접속되어, NAND 셀을 형성한다.
NAND 셀의 양 단부 상에, 부동 게이트를 갖지 않고 NAND 셀을 비트 라인 또는 공통 소스 라인에 접속시키는 선택 게이트(222 및 223)가 배치된다. 이들 선택 게이트 라인은 워드 라인 WL과 유사하게 연속적으로 배열되고 선택 게이트 라인 SG1 및 SG2로서 기능한다.
워드 라인 WL 및 선택 게이트 라인 SG1 및 SG2 상에서, 층간 절연층(219)이 형성된다. 비트 라인(220)은 층간 절연층 상에서 워드 라인 WL과 직각으로 교차하도록 배열된다.
도 16에서, 선택 게이트 트랜지스터(선택 게이트 라인)는 메모리 셀 내의 부동 게이트(216)에 대응하는 층이 제어 게이트(218)에 대응하는 층과 전기적으로 접속된 것을 제외하고 메모리 셀의 구조와 동일한 구조를 갖고 있다.
메모리 셀의 부동 게이트(216)는 제1 도전층(216a) 및 제2 도전층(216b)의 적층형 구조를 갖는다. 재2 실시예에서, 제1 도전층(216a) 및 제2 도전층(216b)은 둘 다 불순물이 도핑된 폴리실리콘층이다. 제1 도전층(216a)은 자기 정렬 방식으로 형성되고, 그것의 측단부들은 소자 분리 절연층(213)의 측단부들과 접촉해 있다.
서로 다른 워드 라인 위치들을 도시한 도 15a 및 15b에서 알 수 있는 바와 같이, 제1 도전층(216a)의 막 두께 d1 및 d2는 동일한 표면에서 서로 다르다. 막 두께의 차이는 나중에 설명될, 소자 분리 절연막(213)을 채우는 공정에서 표면 마무리의 변화를 야기시킨다.
도 15a 및 15b의 일정한 단면 위치에, 그 표면 위치가 분리 절연막(213)의 표면 위치와 일치할 수 있도록 제1 도전층(216a)이 형성된다. 그 결과, 제1 도전층(216a)의 상부 위에 형성된 제2 도전층(216b)의 표면이 그 위치에 관계없이 평탄하게 된다.
제1 도전층(216a)은 소자 분리 영역과 자기 정렬되며, 제2 도전층(216b)은 그 양 단부가 소자 분리 절연막(213)까지 연장되는 방식으로 패터닝된다.
제3 실시예에 따른 EEPROM의 제조 공정들이 도 15a 및 15b의 단면도에 대응하는 단면도인 도 17 내지 도22를 참조로 설명될 것이다.
도 17에 도시된 바와 같이, 터널 산화막(215)이 열 산화에 의해 p형 실리콘 기판(211)의 표면 상에 형성된다. 다음에, 이 터널 산화막 상에, 부동 게이트의 일부가 될 제1 도전층(216a)이 증착에 의해 형성된다. 또한, 제1 도전층(216a) 상에, 예를 들어, 실리콘 질화막(Si3N4)이 소자 영역들을 구획(marking off)하기 위한 마스크 부재(231)로서 형성된다.
다음에, 도 18에 도시된 바와 같이, 마스크 부재(231)가 소자 영역들(214) 상에 남겨지는 방식으로 패터닝된다. 마스크 재료(231)를 사용하여, 제1 도전층(216a)과 터널 산화막(215)이 RIE와 같은 이방성 에칭에 의해 선택적 에칭 처리된다. 또한, 기판(211)이 RIE와 같은 이방성 에칭에 의해 에칭됨으로써, 소자 분리 홈(212)을 형성한다.
다음에, 소자 분리 홈들(212)의 측벽들이 세정된 후, 실리콘 산화막과 같은얇은 절연막(도시 생략)이 측벽들 상에 형성된다. 다음에, 도 19에 도시된 바와 같이, 충전 절연막(213)이 피착에 의해 전면 상에 두껍게 형성되어 홈들(212)을 채우고 마스크 부재(231)도 덮는다. 절연막(213)은 예를 들어, TEOS 또는 BPSG이다.
다음에, 피착된 절연막(213)과 하부 마스크 부재(231)가 CMP 기술에 의해 에치백됨으로써, 표면이 평탄화된다. 제3 실시예의 요점은 마스크 부재(231)가 완전히 제거되고 다음에 제1 도전층(216a)이 남겨지는 방식으로 CMP 공정의 에치백 단계를 수행하는 것이다.
도 20a 및 20b는 각각 도 15a 및 15b에 대응하는, 에치백 단계 후의 단면도이다. 도 20a 및 20b에 도시된 바와 같이, 잔여 제1 도전층(216a)의 막 두께는 충전 절연막(213)의 변화, 패턴의 밀도, 재료들 간의 CMP 속도차, 또는 CMP 단계에 의해 발생된 표면의 변화로 인하여 d1 < d2를 충족시키는 방식에 따라 변한다.
제3 실시예에서, 에치백 단계는 마스크 부재(231)가 완전히 제거될 때까지 계속된다. 그 결과, 도 20a 및 20b에 도시된 바와 같이, 제1 도전층(216a)은 충전 절연막(213)과 동일 평면의 표면을 갖게 된다.
이러한 방법에서, 부동 게이트의 일부가 될 제1 도전층(216a)과 소자 분리 절연막(213)은 자기 정렬 방식으로 형성된다. 이후에, 도 21에 도시된 바와 같이, 제2 도전층(216b)이 증착된다. 다음에, 워드 라인 방향에서 부동 게이트들을 분리시키기 위한 슬릿들(slits)(232)이 이방성 에칭에 의해 형성된다. 슬릿들(232)은 소자 분리 절연막들(213) 상에 배치된다.
제2 도전층(216b)의 양 단부는 소자 분리 절연막(213) 위로 연장된다. 이러한 단계에서, 제1 도전층(216a) 및 제2 도전층(216b)은 NAND 셀의 단면에 수직인 방향에서는 거의 분리되지 않는다.
이후에, 도 22에 도시된 바와 같이, ONO 막(217)이 형성된다. ONO막 상에, 불순물 도핑 폴리실리콘 막 또는 불순물 도핑 폴리실리콘 막과 내화 금속 또는 내화 금속 실리사이드의 적층막이 증착에 의해 제어 게이트들(218)과 선택 게이트들의 역할을 하는 제3 도전층으로서 형성된다.
다음에, 리소그래픽 공정(도시 생략)이 수행된다. 이러한 공정 후에, 제3 도전층, ONO막(217), 제2 도전층(216b), 및 제1 도전층(216a)이 이방성 에칭됨으로써, 워드 라인들과 선택 게이트 라인들의 역할을 하는 제어 게이트들(218)과 선택 게이트들을 패터닝한다.
최종적으로, 도 15a 및 15b에 도시된 바와 같이, 층간 절연층(219)이 형성되고, 접촉 홀들이 형성되고, 비트 라인들(220)이 패터닝에 의해 형성되어, 메모리 셀 어레이를 완성한다.
상술한 바와 같이, 제3 실시예에서는, 부동 게이트들(216)이 소자 분리 영역들과 자기 정렬 방식으로 형성된 제1 도전층들(216a)의 상부 위에서 소자 분리 영역들 위로 연장되는 제2 도전층들(216b)을 배치함으로써 구성된다. 그 결과, 제2 도전층들(216b)의 상부 및 측면들은 제2 도전층 상에 형성된 제어 게이트(218)와 마주하게 된다. 이는 부동 게이트가 단지 제1 도전층(216a)만을 사용하여 형성된 경우에 비해 부동 게이트와 제어 게이트 간의 결합 용량을 증가시킨다.
제3 실시예에서, 제1 도전층(216a)은 소자 분리 절연막(213)과 동일 평면에형성된다. 이는 메모리 셀 어레이의 위치에 관계없이 제1 도전층(216a) 상에 적층된 제2 도전층(216b)의 표면을 평탄화한다. 따라서, 부동 게이트(16)와 제어 게이트(218) 간의 접촉 면적은 변하지 않으므로, 균일한 메모리 셀 특성을 메모리 셀 어레이에 제공한다.
비교를 위해, 마스크 부재(231)가 CMP 기술에 의한 에치백 단계에서 에치백 스토퍼로서 사용되고 에치백 단계가 마스크 부재(231)가 남겨지는 것으로 종료된다고 가정한다. 도 23a 및 23b는 도 20a 및 20b에 대응하는 단면도이다. 도면에 도시된 바와 같이, CMP 방법에 의한 표면 변화는 잔여 마스크 부재(231)의 막 두께가 위치에 따라 변하도록 한다.
이러한 상태에서, 마스크 부재(231)가 에칭될 때, 형성된 홀들의 깊이, 즉 소자 분리 절연막(213)의 표면으로부터의 제1 도전층(216a)의 표면의 깊이는 위치에 따라 변하게 된다.
이후에, 제어 게이트들(218)이 제2 실시예와 동일한 공정들로 형성된다. 도 24a 및 24b는 각각 도 23a 및 23b에 대응하는 단면도이다. 제2 도전층(216b)의 표면에서의 스텝(불평탄성)은 위치에 따라 변한다. 따라서, 부동 게이트(216)와 제어 게이트(218) 간의 결합 용량은 메모리 셀 어레이 내에서 변하게 된다.
부동 게이트(216)의 표면에 스텝이 존재할 때, 예를 들어, 스퍼터링 방법에 의해 게이트 상에 제3 도전층으로서 스텝이 거의 없는 커버리지(coverage)를 갖는 폴리사이드막을 사용하는 것은 스텝 내에 균열을 일으키거나 저항을 증가시킬 수 있다. 본 제3 실시예에서는, 부동 게이트들(216)의 평탄한 표면이 이러한 상기 문제점들을 방지한다.
제3 실시예에서, 제1 도전층(216a)은 CMP 공정에서 소자 분리 절연막(213)과 동일 평면에 위치하도록 되고, 이러한 상태에서, 다음 공정이 개시된다. 소자 분리 절연막들(213)은 다음 공정이 개시되기 전에 오목하게 될 수 있다.
도 25a 및 25b는 각각 도 20a 및 20b에 대응하는 단면도이다. 습식 에칭에 의해 오목하게 된 소자 분리 절연막들(213)은 거의 변동되지 않아서, 제1 도전층(216a)의 표면과 소자 분리 절연막(213)의 표면 간의 높이 차가 메모리 셀 어레이 내에서 일정하게 유지되도록 한다.
따라서, 다음에 제어 게이트들이 ONO 막을 통해 형성될 때, 부동 게이트와 제어 게이트 간의 결합 용량은 제2 실시예에서와 같이 평면에서 거의 변하지 않는다.
제3 실시예에서, 표면의 변화가 소자 분리 절연막들을 채우기 위한 CMP 공정에서 발생할 때, 2층 도전층 구조에서 부동 게이트와 제어 게이트 간의 접촉 면적은 마스크 부재로서 사용된 실리콘 질화막이 완전히 제거될 때까지 에치백함으로써 일정하게 형성된다.
그러나, 다음의 실시예에서는, 기판에 미리 에치백 스토퍼를 형성하여 CMP 공정에서 표면 변화를 억제함으로써, 유사한 효과를 달성한다.
(제4 실시예)
다음에, 본 발명의 제4 실시예가 설명될 것이다. 제3 실시예와 대응하는 부분들은 동일한 참조 기호로 표시되며 그 상세한 설명은 생략할 것이다.
도 26에서, 가상 소자 영역(243)이 NAND EEPROM 메모리 셀 어레이의 워드 라인들의 양 단부들에 배치된다. 상술한 바와 같이, 소자 분리 절연막(213)은 메모리 셀 어레이 영역 내에 소자 영역들(214)을 구획한다. 메모리 셀 어레이의 워드 라인들의 양 단부들에서, 어떤 소자가 실제로 형성되지 않은 가상 소자 영역들(243)은 일반적으로 메모리 셀 어레이의 완성의 균일성을 보장하기 위해 제공된다. 제4 실시예에서, 에치백 스토퍼 부재는 미리 패터닝함으로써 가상 소자 영역들(243)에 형성된다.
도 27 - 33은 제조 단계들의 설명을 돕도록 도 26의 일정한 워드 라인(WL)을 따라 절취된 단면도이다. 도 27에 도시된 바와 같이, p형 실리콘 기판(211) 상에, 스토퍼 부재(242)는, 실리콘 산화막(241)이 도 26의 가상 소자 영역들(243)을 덮도록 실리콘 산화막(241)을 통해 패터닝함으로써 형성된다.
스토퍼 부재(242)는 부동 게이트의 일부가 될 소자 분리 절연막(213) 또는 제1 도전층(216a)보다 낮은 에치백 속도를 갖는 절연 재료 또는 도전 재료일 수 있다. 예를 들어, 스토퍼 부재는 실리콘 질화막, 실리콘 카바이드(SiC)막, 또는 알루미나(Al2O3)막 뿐만 아니라 내화 금속, 내화 금속 실리사이드 또는 내화 금속 실리사이드를 폴리실리콘에 적층시킴으로써 얻어진 폴리사이드로 제작될 수 있다. 제4 실시예에서, 마스크 부재(242)는 실리콘 질화막이다. 스토퍼 재료(242)의 막 두께는 이후에 형성되는 제1 도전층(216a)이 남겨지는데 필요한 막 두께로 결정된다.
이후에, 제3 실시예에서와 같이, 터널 산화막(215)과 제1 도전층(216a)이 형성된다. 제1 도전층 상에, 마스크 부재(231)가 패터닝에 의해 형성된다(도 28). 다음에, 제1 도전층(216a)이 패터닝되어 소자 분리 홈들(212)을 형성한다(도 29). 이후에, 소자 분리 절연막(213)이 증착된다(도 30).
다음에, 마스크 부재(231)가 제거되고 CMP 공정이 스토퍼 부재(242)가 노출될 때까지 계속된다(도 31). 워드 라인들의 양 단부들 상에 제공된 스토퍼 재료들(242)의 존재는 메모리 셀 어레이의 에치백의 균일성을 보장한다. 제1 도전층(216a)은 스토퍼 부재(242)와 거의 동일한 막 두께를 갖도록 형성되고 소자 분리 절연막(213)과 동일 평면에 배치된다.
이후에, 제3 실시예에서와 같이, 제2 도전층(216b)이 형성된 후에, 슬릿들(232)이 형성된다(도 32). 다음에, ONO 막(217)이 형성된 후, 제어 게이트들(218)이 제3 도전층으로 형성된다(도 33). 스토퍼 부재(242)는 가상 소자 영역(243)의 평탄성을 유지하도록 희생 패턴(sacrificed pattern)으로서 양호하게 남겨진다. 스토퍼 부재는 제거될 수 있다.
스토퍼 부재(242)의 패턴이 배치되는 바람직한 위치는 가상 소자 영역으로 제한되지 않는다. 도 34에 도시된 바와 같이, NAND EEPROM 메모리 셀 어레이 영역에서, 공통 소스 라인(SS)(252)이 비트 라인들(220)의 일정수 마다 제공된다. 스토퍼 부재(242)는 공통 소스 라인 영역에 형성될 수 있다.
각각의 공통 소스 라인들(252)은 NAND 셀들을 포함하는 NAND 블럭의 공통 소스 영역(251)에 접속시키는 상호 접속부이다. 공통 소스 라인(252)의 배선 영역은소자 영역 내에 형성되지만, 이는 단지 상호 접속부 아래에 형성되지 않은 메모리 셀이 없는 트랜싯 배선 영역(253)의 역할을 한다. 스토퍼 부재(242)가 제3 실시예에서와 같이 트랜싯 배선 영역(253) 내에 미리 패터닝에 의해 형성될 때, 이는 CMP 공정의 표면의 불균일성을 개선시키는데 도움이 된다.
스토퍼 부재(242)와 마스크 부재(231) 모두에 실리콘 질화막을 사용하는 것은 그들 간의 에칭 선택도를 제거한다. 따라서, 예를 들어, 실리콘 질화막이 스토퍼 부재(242)로서 사용될 때, 실리콘 산화막과 같은 또 다른 재료가 마스크 부재(231)로서 사용될 수 있다. 소자 분리 절연막은 실리콘 산화막으로 이루어진다.
스토퍼 부재(242)는 가상 소자 영역(243)과 트랜싯 배선 영역(253)을 포함하고 메모리 셀 어레이 영역 내에 균일하게 분포되어, CMP 공정에서 높은 균일성을 제공하는 것이 바람직하다.
스토퍼 부재(242)는 메모리 셀 어레이 영역에서 뿐만 아니라 메모리 셀 어레이 주위에 형성되는 주변 회로 영역에서도 제공될 수 있다. 이러한 경우에, 언급된 도전 재료들 중의 하나는 MOS 트랜지스터용 게이트 전극 재료로서 또한 스토퍼 부재로서 사용될 수 있다.
도 35는 워드 라인(WL)들로서 작용하는 제어 게이트(218)들에 접속된 워드 라인 구동 회로 내의 MOS트랜지스터(261)들의 게이트 전극(262)들이 스토퍼 부재로서 사용되는 제4 실시예의 수정을 도시한다.
워드 라인 구동 MOS 트랜지스터(261)들은 메모리 셀 어레이 내의 워드 라인의 끝에 해당하는 방식으로 배치된다. 따라서, 에치백 스토퍼 부재로서의 게이트 전극(262)들의 사용은 메모리 셀 어레이의 CMP 에치백의 균일도를 증가시킨다.
워드 라인 구동 회로뿐만 아니라 주변 회로 내의 MOS 트랜지스터들의 많은 게이트 전극들의 사용은 대단한 효과를 발생시킨다.
제4 실시예에서, 슬릿(232)의 폭은 도 21의 부동 게이트(216)들을 분리시키기 위한 제조 슬릿(232)들의 제조 공정에서 최소 처리 디멘젼(minimum processing dimension)으로 설정된다. 이러한 설정으로, 제2 도전층(216b)이 제1 도전층(216a) 보다 더 큰 폭을 가지는 방식으로 슬릿(232)들을 만들기 위하여, 소자 분리 홈(212)의 폭은 워드 라인의 방향으로 축소를 제한하는 최소 처리 디멘젼보다 더 크게 제조되어야만 한다.
반대로, 워드 라인 방향으로 최소 처리 디멘젼이 소자 영역(24)의 폭으로 설정되고 피치가 고정되는 경우, 소자 분리 홈(212)의 폭은 적절히 결정될 것이다. 예를 들어, 소자 영역(214)의 폭이 0.4㎛이고 피치가 1.0㎛이라면, 소자 분리폭은 0.6㎛일 것이다. 만약 슬릿이 가로 0.4㎛이고 노출 기술 내의 비배열이 최대 0.1㎛이라면, 소자 분리 영역 상에 슬릿을 형성하기 위해 필요한 최소 소자 분리폭은 0.6㎛일것이다. 따라서, 소자 분리 폭의 폭이 최소 처리 디멘젼으로 설정되는 경우, 종래의 기술로는 소자 분리 영역 상에 슬릿을 만들 수 없다.
상기 문제점들을 해결하고 메모리 셀 어레이를 축소하는 본 발명의 실시예가 아래에 설명될 것이다.
(제5 실시예)
도 36 및 도 37은 본 발명의 제5 실시예에 따른 제2 도전층(216b)의 패터닝 공정을 도시한다. 제4 실시예와 유사한 단계에 의해, 제2 도전층(216b)이 증착된 후에, 예를 들어, 실리콘 질화물막은 도 6에 도시된 바와 같이 에칭 마스크 부재(271)로서 형성된다. 그때, 포토레지스트(272)가 실리콘 질화막 상에 인가된다. 노광 공정에서, 최소 디멘젼을 가지는 슬릿폭 개구(273)가 패터닝에 의해 형성된다. 그런 후에, 도 37에 도시된 바와 같이, 마스크 부재(271)는 테퍼(tapper) 에칭 조건 하에서 RIE 기술과 같은 건식 에칭에 의해 테이퍼(taper)된다. 따라서, 마스크 부재(271)에 전달된 개구(274)의 하단부는 레지스트(272) 내 개구(273)의 하단부보다 작은 폭을 가진다. 에칭 마스크로서 테이퍼된 마스크 재료로, 제2 도전층(216b)은 도 38에 도시된 바와 같이 제2 도전층(216b) 내의 슬릿 제조 공정을 종료하는 마스크 부재(271)를 박리하기 위하여 건식 에칭된다.
제5 실시예에서, 바람직한 슬릿폭을 얻기 위해 중요한 파라미터들은 도 39에 도시된 바와 같은 마스크 부재(271)의 막 두께(d) 및 테퍼각(θ)이다. 마스크 부재(271)의 개구의 하단폭 l (즉, 슬릿폭) 및 개구의 상단폭 L 사이의 관계는 l=L-2d/tanθ로 표현된다.
즉, 슬릿폭을 정확하게 조절하기 위하여, 파라미터 d 및 θ를 조절할 필요가 있다.
최소 처리 디멘젼 보다 작거나 같은 슬릿 폭을 얻는 또 다른 방법은 마스크 부재를 두 번 형성하는 것이다. 특별하게, 제1 마스크 재료는 통상의 공정에 의해 패터닝된다. 그 다음에 제2 마스크 부재가 증착된다. 제1 마스크 부재의 측벽 상에 제2 마스크 부재를 방치함으로써, 작은 슬릿폭을 생성하기 위한 개구가 만들어진다.
이러한 방법은 2회의 마스크 부재 형성 공정을 필요로 하고, 측벽 상에 마스크 재료를 남기기 위한 기술에서 슬릿 디멘젼의 편차를 제어하기가 어렵다는 단점을 가진다. 제1 마스크 부재의 에칭 단계에서 하부 도전층의 표면에서 완전하게 에칭을 멈추기 위하여, 하부 도전층에 대한 마스크 부재의 에칭 선택성은 충분히 커야만 한다. 통상의 에칭은 도전층에 스텝이 형성되는 단점을 가진다. 전술한 테퍼 에칭의 사용은 그런 단점을 감소시킨다.
도 37의 상태의 제2 도전층(216b)을 에칭하는 공정에서, 제2 도전층(216b)에 대한 마스크 재료(271)의 에칭 선택성이 작게 설정되어 마스크 부재(271)의 개구단이 에칭이 수행될 정도로 오목하게 되는 경우, 제2 도전층(216b) 내에 만들어진 슬릿의 개구는 테이퍼된다.
도 40은 제2 도전층(216b)이 전술한 바와 같이 테이퍼되고 제어 게이트(218)가 ONO막(217)을 통해 테퍼된 제2 도전층 상에 형성되는 예를 도시한다. 부동 게이트(216)의 절연 슬릿 테퍼링은 부동 게이트(216)의 수직 측벽상의 막의 두께와 비교함으로써 측벽 상의 ONO막(217)의 유효 막 두께를 줄인다. 제어 게이트(218), ONO막(217), 부동 게이트(216)의 적층형 구조가 패터닝될 때, ONO막(217)의 완전한 제거를 위한 오버 에칭의 양이 작아질 수 있으며 따라서 소자 분리 절연막(213)의 막 두께의 감소가 에칭 공정 내에서 억제되는 것을 의미한다.
제5 실시예에서는 NAND EFPROM을 사용하여 설명하였지만, 본 발명은 이것으로 제한되지는 않는다. 예를 들어, 본 발명은 상호 분리될 개개의 메모리 셀들을 가진 NOR EEPROM에 적용될 수 있다.
상기 기술된 바와 같이, 본 발명으로, 개선된 자기 정렬 트렌치 분리 방법에 의해 부동 게이트와 제어 게이트 간의 결합 용량을 증가시킬 수 있고, 자기 정렬 트렌치 분리 방법에 의해 소자 분리 절연막을 에치백하는 공정에서 표면 내의 불균일함으로 인한 메모리 셀 특성들 내의 편차를 감소시킬 수 있는 EEPROM을 제공하는 것이 가능하다. 또한, EEPROM을 제조하는 방법을 제공하는 것도 가능하다.
(제6 실시예)
이후에, 본 발명의 제6 실시예가 설명될 것이다. 제1 실시예와 같은 부분들은 동일한 참조 부호로 표시된다.
제6 실시예의 목적은 메모리 셀 어레이 내의 STI 영역들에 충분한 공정 마진을 제공하면서 메모리 셀 트랜지스터들을 형성하고 게이트 트랜지스터들을 선택하는 것이다. 특히, 선택 게이트 트랜지스터들이 형성될 때, STI 영역(2) 내의 워드 라인들이 연장하는 방향으로 연장되는 선택 게이트 부근에서 발생하는 막 두께의 감소는 억제된다.
도 41a는 본 발명의 제6 실시예에 따라 NAND EEPROM 메모리 셀 어레이의 개략적 평면도이다. 도 41b는 도 41a의 라인 41b-41b를 따라 얻어진 단면도이다. 도 42a는 도 41a의 라인 42A-42A를 따라 얻어진 단면도이다. 도 42b는 41a의 라인 42B-42B를 따라 얻어진 단면도이다. 도 41a에서, 비트 라인(BL)들은 도시되지 않는다.
도 41a, 도 41b, 도 42a 및 도 42b에 도시된 바와 같이, 각각의 메모리 셀 트랜지스터(MT)는 제1 실시예에서와 유사한 구조를 가진다. 각각의 선택 트랜지스터(ST)는 트랜지스터(MT)와 유사한 구조를 가진다. 특히, 트랜지스터(ST)는 각각의 트랜지스터(ST)에 대하여 아이솔레이트되는 적층형 게이트 부재(55) 및 게이트 부재(55)에 전기적으로 접속된 선택 게이트 라인(57)으로 구성된다.
부동 게이트(5)와 같이, 게이트 부재(55)는 상층부(55U) 및 하층부(55L)의 2층 구조를 가지고 게이트 산화막(54)을 통해 활성 영역 상에 형성된다. ONO막(6)은 게이트 부재(55)의 상층부에서 특히 제거된다. 게이트 부재(55)는 활성 영역(3) 상의 선택 게이트 라인(57)에 전기적으로 접속된다. 선택 게이트 라인(57)은 워드 라인(7)의 막과 동일한 도전성 막으로 구성된다. 선택 게이트 라인(57)들은 워드 라인(57)들과 평행하게 형성된다. 이후에, 선택 게이트 라인(57) 및 분리된 게이트 부재(55)의 적층 구조는 적층 게이트(58)로 간주된다.
또한, STI 영역(2)들 상에서, ONO막(6)은 부동 게이트(5)들 및 게이트 부재(55)들을 컷 오프하기 위하여 슬릿(21)(도 44참조)을 따라 놓아진다. 선택 트랜지스터 형성으로부터 제거되는 ONO막(6)이 STA이고 적층형 게이트가 형성될 때, 게이트 부재(55)들 사이의 ONO막(6)은 STI영역(2)의 줄어든 막 두께를 억제한다. 하기에 자세히 설명될 것이다. 참조 부호 "MTA"는 메모리 셀 트랜지스터 형성 영역을 표시한다.
제6 실시예에 따라 NAND EEPROM의 효과는 제2 비교예 및 제6 실시예의 기본 구조와 관련해서 기술될 것이다.
제2 비교예 및 제6 실시예의 기본 구조에서, 제1 실시예에서와 유사한 메모리 셀 트랜지스터가 사용된다. 즉, 제2 비교예 및 제6 실시예의 기본 구조는 선택 트랜지스터의 구조가 공지된 제1 실시예의 수정과 같다. 제1 내지 제6 실시예에서와 같이, 제2 비교예는 비록 편의상 "비교할 수 있는"으로 간주되더라도 본 발명의 NAND EEPROM과 관련된다.
도 43은 슬릿들이 형성되는 동안 제2 비교예에 따른 NAND EEPROM의 개략적 평면도이다.
도 43에 도시된 바와 같이, 제2 비교예에서, 슬릿(21)들은 영역들 "STA"내에서 만들어지는 것이 아니라 가로 방향으로 뒤에 폴리실리콘막(15)으로 연속적으로 형성된다. 이러한 것은 각각의 선택 게이트 트랜지스터(ST)에 대해 워드 라인들(미 도시됨)과 평행하게 형성된 폴리실리콘막에 폴리실리콘막(15)을 전기적으로 접속하는 필요성을 없애준다. 폴리실리콘막(15)은 메모리 셀 어레이 내의 접점 등을 통해 워드 라인들과 평행하게 형성된 폴리실리콘에 단지 접속된다.
제2 비교예의 구조로, 메모리 셀 어레이가 축소되는 것과 같이, 더욱 복잡한 리소그래피가 슬릿(21)들을 형성하기 위해 요구된다. 특히, 매트릭스로 분배된 슬릿들은 메모리 셀 어레이내의 포토레지스트에서 형성되는 것은 더욱 어렵다.
슬릿(21)들이 완성되었을때, 라인 패턴은 영역(STA)내에서 반복되고 라인 패턴 및 스페이스 패턴은 영역(MTA)에서 반복된다(이후, 라인 & 스페이스 패턴으로 간주됨). 그런 복잡한 패턴에서, 세로 방향 면적 변환 차이는 리소그래피 또는 에칭 내의 가로 방향 면적 변환 차이와 가끔 다르다. 이러한 것은 면적 조절 이득을감소시키는 결과가 된다. 영역(STA)내에 남겨질 폴리실리콘막(15)의 면적의 조절은 특히 어렵다.
제2 비교예에서, 선택 게이트 라인들을 형성하기 위하여 워드 라인들(미도시됨)과 평행하게 형성된 접점 홀들을 통해 폴리실리콘 막(15)을 폴리실리콘막에 접속할 필요가 있다. 이러한 경우에, 선택 게이트 라인들의 권선 저항은 선택 게이트 라인당 접점들의 수에 의존한다. 이러한 이유는 폴리실리콘 막(15)이 부동 게이트들을 구성하는 재료이고 폴리실리콘(17)의 것보다 높은 시트 저항을 가지기 때문이다.
선택 게이트 라인들의 큰 권선 저항은 기록 또는 판독 동작 내의 신호의 지연을 증가시키고 고속 동작을 더욱 어렵게 만든다. 이러한 이유 때문에, 제2 비교예에서, 폴리실리콘막(15) 내의 접점 홀들의 수를 실제적으로 감소시키지 않는다. 자연히, 메모리 셀 어레이 내의 접점 홀들은 메모리 셀 어레이가 더욱 축소되는 것을 방지한다.
제6 실시예의 기본 구조가 그러한 문제점들을 해결할 수 있다.
도 44는 슬릿들을 형성하는 제6 실시예의 기본 구조를 따른 NAND EEPROM의 개략적 평면도이다.
도 44에 도시된 바와 같이, 기본 구조에서, 폴리실리콘막(15)은 심지어 영역 STA에서 조차도 슬릿(21)들에 의해 컷 오프된다.
기본 구조로, 슬릿(21)들은 리소그래피로 해상도 패턴들을 간략화하는 영역(STA) 및 영역(MTA) 양쪽에서 라인 & 스페이스 패턴으로서 작용한다. 결과적으로, 기본 구조는 면적 조절을 용이하게 하고 축소화에 적절하다.
워드 라인들과 평행하게 형성된 선택 게이트 라인들에 폴리실리콘막(15)을 접속하는 접점들은 폴리실리콘막(15) 상에서 ONO막(6)을 제거함으로써 형성된다. 따라서, 접점 홀들은 필요하지 않는다.
그러나, 적층형 게이트들이 폴리실리콘막(15)상에서 ONO막(6)을 제거하기 위해 처리될 때, STI영역(2)들의 막 두께는 심하게 감소한다.
도 45a 및 도 45b는 기본 구조와 관련된 NAND EEPROM내의 ONO막(6)을 제거하는 처리 과정을 설명하도록 도와주는 단면도이다. 도 46a 및 도 46b는 NAND EEPROM 내에서 적층형 게이트들을 형성하는 공정을 설명하도록 도와주는 단면도들이다. 도 45a 및 도 46a는 도 44의 라인 A-A을 따라 얻어진 단면도이다. 도 45b 및 도 46b는 도 44의 라인 B-B를 따라 얻어진 단면도이다.
도 45a 및 도 45b에 도시된 바와 같이, 영역(MTA)은 포토레지스트 막(61)으로 덮혀있다. 그때, 마스크로서 포토레지스트막(61)을 사용하여, ONO막(6)은 영역(STA)으로부터 제거된다. ONO막(6)은 STI 영역(2)의 주 구성물인 이산화 실리콘을 포함한다. 따라서, ONO막(6)이 에칭되고 있는 동안, STI 영역(2)의 막 두께는 폴리실리콘 막(15)들 사이의 영역(52) 내에서 감소한다.
도 46a 및 도 46b에 도시된 바와 같이, ONO막(6)은 영역(STA)내에서 부재된다. 따라서, 적층형 게이트들 형성에서, 영역(STA)내의 STI 영역(2)의 감소하는 막 두께의 양은 ONO막(6)이 남겨져 있는 영역(MTA)의 막 두께보다 더 크다. 더 상세하게는, 영역(STA) 내의 STI 영역(2)의 막 두께는 영역(MTA) 내의 폴리실리콘막(15)들 사이의 영역(62) 보다 훨씬 작다.
ONO 막(6)은 STI 영역(2) 내의 폴리실리콘 막(15)들 사이의 영역 즉, 슬릿(21)이 형성되는 영역 상에 남기 때문에, 제6 실시예의 NAND EEPROM으로, STI 영역(2)-더 상세하게는 영역(52)의-의 막 두께는 감소하지 않는다. 또한, 적층형 게이트에 형성 단계에 있어서, ONO 막의 존재로 인해, 영역(STA) 내의 STI 영역(2)의 막 두께 감소량은 기본 구조보다 더 억제된다. 따라서, 전술한 바와 같이, ONO 막(6)이 제거되는 경우 및 적층형 게이트가 형성되는 경우, STI 영역(2)의 막 두께의 감소는 억제되며, 이는 영역(STA) 내의 STI 영역(2)의 막 두께를 경감시킨다.
다음으로, 제6 실시예에 따라 NAND EEPROM들을 제조하는 방법에 설명될 것이다.
도 47a, 47b 내지 도 51a, 51b는 제6 실시예의 NAND EEPROM 제조 공정을 단계별로 설명하는 것을 돕기 위한 단면도들이다. 도 47a 내지 도 51a는 도 41a의 라인 42A-42A를 따라 취한 단면도이다. 도 47b 내지 도 51b는 도 41a의 라인 42B-42B를 따라 취한 단면도이다.
도 47a 및 도 47b에 도시된 바와 같이, 슬릿(21)이 도전성 폴리실리콘 막(15) 상에 제조된 후, ONO 막이 도 9a 내지 도 9f의 단계와 같이 전면에 형성된다.
그 다음에, 도 48a 및 도 48b에 도시된 바와 같이, 도전성 실리콘 막(17)이 ONO 막 상에 형성된다. 그 다음에, 폴리실리콘 막(17)의 표면은 예를 들어 CMP 기술로 평탄화되는 것이 바람직하다.
그 다음에, 도 49a 내지 49b에 도시된 바와 같이, 영역(MTA)는 포토레지스트(63)로 덮힌다. 그 다음에, 포토레지스트(63)를 마스크로서 사용하여, 폴리실리콘 막(17) 및 ONO 막(6)이 영역(STA)로부터 제거되어 폴리실리콘 막(17)의 표면을 노출시킨다. 이 때, ONO 막(6) 및 폴리실리콘 막(17)은 영역(52) 상에 남는다.
그 다음에, 포토레지스트(63)이 제거된 후, 도전성 폴리실리콘 막(19)이 도 50a 및 도 50b에 도시된 바와 같이 전면에 형성된다. 도전성 폴리실리콘 막(19) 상에, 워드 라인(7)을 형성하기 위한 패턴에 대응하는 패턴을 가지는 포토레지스트 막(18WL) 및 선택 게이트 라인(57)을 형성하기 위한 패턴에 대응하는 패턴을 가지는 포토레지스트 막(18SG)가 형성된다.
그 다음에, 포토레지스트 막들(18WL, 18SG)을 마스크로서 사용하여, 폴리실리콘 막(19), 폴리실리콘 막(17), ONO 막(6), 도전성 폴리실리콘 막(13), 및 도전성 폴리실리콘 막(13)이 에칭되어, 하층부(5L)와 상층부(5U)의 2층 구조를 가지는 부동 게이트(5) 및 워드 라인(7)을 포함하는 적층형 게이트(8), 및 선택 게이트 라인(57) 및 상기 선택 게이트 라인에 접속되는 상층부(55U)와 하층부(55L)의 2층 구조를 가지는 분리 게이트 부재(55)를 포함하는 적층형 게이트(58)를 형성한다. 이러한 적층형 게이트들(8, 58)을 형성하는 단계에 있어서, ONO 막(6)은 STI 영역(2) 상에 잔존하고, 이는 STI 영역(2)의 막 두께 감소를 억제한다.
적층형 게이트를 형성하는 방법은 하기의 3단계로 수행되는 것이 바람직하다. 실리콘은 쉽게 에칭시키지만 이산화 실리콘 또는 질화 실리콘은 거의 에칭시키지 않는 부식제를 사용하여, 폴리실리콘 막(19)은 폴리실리콘 막(17)이 STI 영역(2) 상에 잔존하고 폴리실리콘 막(15) 상의 ONO 막(6)은 노출되는 방식으로 에칭된다. 이러한 경우에서, 영역(MTA)과 영역(STA) 사이에서의 막 두께 차이에 따라, 폴리실리콘 막(17)은 영역(MTA)의 STI 영역(2) 상에만 잔존할 수 있다. 이는 ONO 막(6)이 영역(MTA)의 STI 영역 상에 최종적으로 남는다는 것을 의미한다. 그러나, 최소한 ONO 막(6)을 제거하는 단계에서, STI 영역(2)의 두께 감소는 제6 실시예의 기본 구조의 경우보다 상당량 억제되어, STI 영역(2)에 대해서도 두께 감소 억제 효과가 기대된다.
그 다음에, 이산화 실리콘 또는 질화 실리콘은 쉽게 에칭시키지만 실리콘은 거의 에칭시키지 않는 부식제를 사용하여, 폴리실리콘(17), 폴리실리콘(15), 및 폴리실리콘(13)은 적층형 게이트(8) 및 적층형 게이트(58)가 서로 분리될 때까지 에칭된다.
그 다음에, 공지된 제조 방법에 따라, 소스/드레인 영역(9), 층간 절연 막, 비트 라인 접촉 홀과 같은 접촉 홀, 및 비트 라인과 같은 배선층들이 형성된다. 이는 제6 실시예에 따른 NAND EEPROM을 완결한다.
(제7 실시예)
이제, 본 발명의 제7 실시예가 설명될 것이다. 제1 실시예에서와 동일한 부분들은 동일 참조 기호로 지시된다.
제1 내지 제6 실시예에서, 자기 정렬 트렌치 소자 분리 EEPROM 내의 워드 라인(7) 및 부동 게이트(5) 간의 접촉 면적은 STI 영역 상으로 연장하는 상층부(5U)를 제공함으로써 증가될 수 있다.
본 발명의 제7 실시예 및 후속하는 제8 실시예에서, 자기 정렬 트렌치 소자 분리 EEPROM 내의 워드 라인(7) 및 부동 게이트(5) 간의 접촉 면적은 부동 게이트(5)의 일부를 STI 영역(2)의 표면으로부터 돌출시킴으로써 증가될 수 있다.
부동 게이트(5)의 일부가 STI 영역(2)의 표면으로부터 돌출된 EEPROM에서, STI 영역(2)의 상부면을 오목하게 하거나 또는 부동 게이트(5)를 두껍게 할 필요가 있다. 이는 적층형 게이트의 형성 과정 동안 STI 영역(2)을 위한 공정 마진이 감소하거나 또는 에칭의 양이 증가하는 문제를 야기한다. 특히, 선택 게이트 트랜지스터가 존재하는 경우에, STI 영역(2)의 막 두께 감소의 문제는 영역(STA)에서 더 심각해진다.
따라서, 제7 및 제8 실시예의 목적은 특히 부동 게이트(5)가 STI 영역(2)의 표면으로부터 돌출되어진 EEPROM의 영역(STA) 내의 STI 영역의 막 두께 감소를 억제하는 것이다.
도 52a는 본 발명의 제7 실시예에 따른 NAND EEPROM의 개략적인 평면도이다. 도 52b는 도 52a의 선 52B-52B를 따라 절취한 개략적인 단면도이다. 도 53a는 도 52a의 선 53A-53A를 따라 절취한 개략적인 단면도이다. 도 53b는 도 52a의 선 53B-53B를 따라 절취한 개략적인 단면도이다 도 52a에서, 비트 라인(BL)은 도시되지 않았다.
제 7 실시예에서, 도 52a, 52b, 53a, 및 53b에 도시된 바와 같이, 메모리 셀 트랜지스터(MT)에서 부동 게이트의 측벽들은 STI 영역(2)의 측단부에서 자체 정렬되고, STI 영역(2)의 상부면으로부터 부분적으로 돌출된다. 선택 트랜지스터(ST)의 구조는 트랜지스터(MT)의 구조와 유사하다. 선택 트랜지스터(ST)는 측벽들이 STI 영역(2)의 측단부와 자체 정렬된 절연 게이트 부재(55)를 구비하고 STI 영역(2)의 상부면으로부터 부분적으로 돌출된다. ONO 막(6)은 절연된 게이트 부재(55)의 상부면으로부터 완전히 제거되는데, 이 절연된 게이트 부재(55)는 활성 영역(3) 상부의 선택 게이트 라인(57)에 접속된다.
STI 영역(2)의 전면 상에는, ONO 막(6)이 뒷부분에 남아있다. STI 영역(2) 상의 ONO 막(6)은 적층 게이트(8 및 58)를 형성하는 동안 특히 STI 영역(2)의 막 두께의 감소를 억제한다. 도 53a의 참조 부호(52)에 의해서 표시된 STI 영역(2)에서 절연된 게이트 부재들(55) 사이의 영역에서도, ONO 막(6)이 남아있다. 제6 실시예와 같이, 게이트 부재들(55) 사이에 남아있는 ONO 막(6)은 선택 트랜지스터 형성 면적(STA)으로부터 ONO 막(6)을 제거하고 적층 게이트들을 형성하는데 있어서 STI 영역(2)의 막 두께의 증가를 억제한다.
다음에는, 제 7 실시예에 따른 NAND EEPROM의 제조 방법이 설명될 것이다.
도 54a 및 도 54b 내지 도 59a 및 도 59b는 제7 실시예의 NAND EEPROM의 제조 공정을 단계별로 설명하는 단면도이다. 도 54a 내지 59a는 도 52a의 선 53A-53A를 따라서 절취한 단면도이다. 도 54b 내지 도 59b는 도 52a의 선 53B-53B를 따라 절취한 단면도이다.
먼저, 도 54a 및 도 54b에 도시된 바와 같이, 트렌치(11)는 도 9a 내지 도 9c에 도시된 제조 방법에 의해서 이산화 실리콘으로 채워지고, 이에 의해서 STI 영역(2)이 형성된다.
그 다음, 도 55a 및 도 55b에 도시된 바와 같이, STI 영역(2)의 상부면이 오목하고 각각의 폴리실리콘막(13)의 상부측은 각각의 STI 영역(2)의 상부를 노출시킨다. STI 영역(2)의 상부면은 건식 에칭 또는 습식 에칭에 의해서 오목해진다. 폴리실리콘막 측부의 노출량은 워드 라인과 부동 게이트 사이의 바람직한 용량(C)에 의해서 결정된다.
다음에는, 도 56a 및 도 56b에 도시된 바와 같이, ONO 막(6)과 도전성 폴리실리콘막(17)이 도 55a 및 도 55b에 도시된 구성 순서에 따라서 형성된다. 도전성 폴리실리콘 막(17)의 표면은 도 56a 및 도 56b에 도시된 바와 같이, 예를 들어, CMP 기술에 의해서 평탄하게 만드는 것이 바람직하다.
다음에는, 도 57a 및 도 57b에 도시된 바와 같이, 면적(MTA)이 포토레지스트(63)로 도포된다. 그 다음, 이 포토레지스트(63)를 마스크로 사용하여, 폴리실리콘 막(17) 및 ONO 막(6)을 면적(STA)으로부터 제거하여 영역(STA)에서 폴리실리콘 막(17)의 상부면을 노출시킨다. 이 때, ONO 막(6)과 폴리실리콘 막(17)은 각 영역(52) 상에 남아있다.
그 다음, 포토레지스트(63)를 제거한 후, 도전성 폴리실리콘 막(19)을 도 58a 및 도 58b에 도시된 바와 같이, 그 전체 표면 상에 형성한다. 도전성 폴리실리콘 막(19)은 저저항 내열성 금속 또는 내열성 금속에 실리콘을 혼합하여 얻은 내열성 금속 실리사이드로 형성된다. 이러한 내열성 금속 또는 실리사이드의 사용은 워드선(7)이나 선택 게이트선(57)에 폴리사이드 구조나 폴리메탈 구조를 제공하여,낮은 저항을 얻을 수 있다.
그 다음, 도 59a 및 도 59b에 도시된 바와 같이, 도전성 폴리실리콘 막(19) 상에는, 워드선(7)을 형성하기 위한 패턴에 대응하는 패턴을 가진 포토레지스트 막(18) 및 선택 게이트선(57)을 형성하기 위한 패턴에 대응하는 패턴을 가진 포토레지스트 막(18SG)이 형성된다.
그 다음, 포토레지스트 막(18WL 및 18SG)을 마스크로 사용하여, 폴리실리콘 막(19), 폴리실리콘 막(17), ONO 막(6), 및 도전성 폴리실리콘 막(13)을 부식시켜서 워드선(7)을 포함하는 적층 게이트(8) 및 선택 게이트선과 이 선택 게이트선(57)에 접속된 절연 게이트 부재(55)를 포함하는 부동 게이트(5)와 적층 게이트(58)를 형성한다. 이들 적층 게이트들(5 및 58)을 형성하면서, 실시예 6에서와 같이, STI 영역(2) 상의 ONO 막(6)이 STI 영역(2)의 막 두께의 감소를 억제한다.
제6 실시예에서와 같이, 적층 게이트를 형성하는 방법은 다음의 3단계로 수행하는 것이 바람직하다. 이 경우에, 폴리실리콘 막(17)은 제6 실시예와 유사하게, 영역(MTA)의 STI 영역(2)에만 남아있게 된다.
실리콘은 용이하게 부식시키지만 이산화물이나 실리콘 질화물은 거의 부식시키지 못하는 부식제를 사용하여, 폴리실리콘 막(17)이 STI 영역(2) 상에 남아있고 폴리실리콘 막(13) 상에서 ONO 막(6)이 노출되는 방식으로 폴리실리콘 막(19)을 부식시킨다.
그 다음, 실리콘 이산화물이나 실리콘 질화물은 용이하게 부식시키지만 실리콘은 거의 부식시키지 못하는 부식제를 사용하여, 폴리실리콘 막(13)을 노출시키는 방식으로 노출된 ONO 막(6)을 부식시킨다.
그 다음, 실리콘은 용이하게 부식시키지만 실리콘 이산화물 또는 실리콘 질화물은 거의 부식시키지 못하는 부식제를 사용하여, 적층 게이트(8)와 적층 게이트(58)가 서로로부터 절연될 때까지 폴리실리콘 막(17)과 폴리실리콘 막(13)을 부식시킨다.
그 후에는, 공지된 (도시되지 않은) 제조 방법들에 따라서, 소스/드레인 영역(9), 층간 절연막, 비트 라인 접촉홀과 같은 접촉홀, 및 비트 라인과 같은 배선층이 형성된다. 상기와 같이, 제7 실시예에 따라서 NAND EEPROM을 완성한다.
(제8 실시예)
이제, 본 발명에 따른 제8 실시예를 설명할 것이다.
도 60은 본 발명의 제8 실시예에 따른 NAND EEPROM의 개략적인 평면도이다.
도 61a는 도 60의 선 61A-61A을 따라 절취한 단면도이다. 도 61b는 도 60의 선 61B-61B를 따라 절취한 단면도이다. 도 62a는 도 60의 선 62A-62A을 따라 절취한 단면도이다 도 62b는 도 60의 선 62B-62B를 따라 절취한 단면도이다. 도 60에서, 비트 라인(BL)은 도시되지 않았다.
도 60, 도 61A, 도 61B, 도 62A, 및 도 62B에 도시된 바와 같이, 제8 실시예에서, 영역(STA) 내의 STI 영역(2)은 영역(MTA) 내의 STI 영역(2)보다 두껍다. 이 때문에, 적층 게이트(8, 58) 가공시, 영역 "STA"에 ONO막(6)이 없어도 충분한 가공 마진을 얻을 수 있다.
제8 실시예에서 STI 영역들간의 두께 관계를 도 61a를 참조하여 설명하겠다.
도 61a에 도시되어 있는 바와 같이, STI 영역(2)에서 선택 게이트(57)를 포함하는 적층형 게이트(58) 하부의 막 두께 Ha는 워드 라인(7)을 포함하는 적층형 게이트(8) 하부의 막 두께 Hb보다 작지 않다.
제8 실시예에서는, ONO 막(6)을 제거하는 동안 STI 영역(2)의 얇은 막 두께 Hb가 불필요하게 감소되는 것을 방지하기 위한 장치가 제공된다.
치프(chief) 장치는 영역(MTA) 뿐만 아니라 영역(STA) 상의 ONO 막(6)을 제거하는 동안 에칭으로부터 영역 MTA를 보호하기 위한 마스크를 형성한다. 이는 마스크가 약간 쉬프트되더라도, STI 영역(2)의 두꺼운 부분 Ha상에서만 ONO 막(6)을 제거하게 한다. 그 결과, 영역 (STA)의 두 개의 인접한 선택 게이트 라인(57)들 간의 영역 하부에 있는 STI 영역은 막 두께 Ha보다 더 작은 막 두께 He를 갖는 부분을 갖는다.
도 60에 도시된 메모리 셀 어레이의 패턴은 비트 라인 접촉부로부터 소스 라인 형성부(또는 소스 라인 접촉부)(도시되어 있지 않음)까지의 패턴을 비트 라인 접촉부에 대해 축대칭으로 접음으로써 얻어진 패턴이다. 이와 같은 패턴으로, 윈도우가 비트 라인 접촉부를 따라 일직선으로 배열되도록 마스크 내에 형성됨으로써, 간단한 패턴 생성이 가능하여, 현미경적 레벨로 작업 능률을 향상시킨다.
이 경우, STI 영역(2)의 막 두께 "He"를 갖는 부분은, 선택 게이트 라인(57) 하부 부분에서 소스/드레인 영역(9)으로부터 비트 라인 접촉이 형성되는 부분을 아이솔레이트하는 부분까지 연장된다. 막 두께 "He"는 영역 MTA의 소스/드레인영역(9)을 아이솔레이트하는 부분 Hf의 막 두께보다 크다. 특히, 아이솔레이트된 게이트(55)의 상면으로부터 트랜지스터 ST의 드레인 영역(9)을 아이솔레이트하는 부분의 상면까지의 거리 Hc는 부동 게이트(5)의 상면으로부터 트랜지스터 MT의 소스/드레인 영역(9)을 분리하는 부분의 상면까지의 거리 Hd보다 길지 않다.
그 결과, 적층형 게이트(8 및 58)의 형성 중에 영역(STA)에 충분한 처리 마진이 제공된다. 도 61a에서, 부동 게이트(5) 및 분리형 게이트(55)의 상면의 위치들은 "FG의 상단"으로 표시되어 있다.
트랜지스터 "MT"를 트랜지스터 "ST"에 접속하는 소스/드레인 영역(9)을 아이솔레이트하는 부분에 스텝이 존재한다. 이러한 구조는 부동 게이트(5)의 측벽이 노출되는 것을 방지하고 워드 라인(7)과 부동 게이트(5) 간의 대면 영역이 달라지게 허용함으로써 상기와 같은 좋지 않은 구조의 형성을 억제한다.
ONO 막(6)이 선택 게이트 라인(57)의 전체 저면으로부터 제거될 수 있다. 제8 실시예에서, ONO 막(6)은 서로 병렬로 되어 있는 선택 게이트 라인들(57) 하부에서 비트 라인이 접하는 상기 선택 게이트 라인들 사이의 소스/드레인 영역(9) 측에서만 제거된다.
이러한 구조는 ONO 막(6)의 에칭이 STI 영역(2)의 막 두께 "Hb"를 갖는 부분에 도달하는 것을 방지하고 STI 막(2)의 막 두께가 막 두께 "Hb"보다 작아지는 것을 억제한다.
임의의 STI 영역(2)에서, 아이솔레이트형 게이트(55)의 측부와 접하는 부분의 높이는 부동 게이트(5)의 측부와 접하는 부분의 높이보다 절대 작지 않다. 부동 게이트(5)를 구성하는 도전성 폴리실리콘(13)이 종래의 기술에서보다 더 광범위한 범위로 선택될 수 있다. 도전성 폴리실리콘(13)의 막 두께는, 부동 게이트의 측부가 얼마나 많이 노출되었고 STI 영역(2)이 얼마나 함몰되는가를 고려하여 결정된다.
STI 영역(2)의 함몰에 마진이 있기 때문에, 도전성 폴리실리콘(13)의 막 두께가 종래의 제조 방법에서보다 더 작은 값의 범위에서 선택될 수 있다. 도전성 폴리실리콘막(13)이 얇아질수록 또는 부동 게이트(5)의 높이가 낮아질수록, 비트 라인 접촉 홀의 종횡비가 개선되어, 비트 라인 접촉 홀을 제조할 때 에칭의 제어 능력을 향상시킨다.
다음으로, 도 63a 및 도 63b 내지 도 70a 및 도 70b를 참조하여, 제조 방법을 설명하겠다.
먼저, 도 63a, 63b, 64a, 및 64a 및 64b에 도시되어 있는 바와 같이, 포토레지스트막(71)이 영역 "STA"상에 형성된다. 그러면, 포토레지스트막(71)을 마스크로 이용하여, 영역 "MTA" 내의 STI 영역(2)의 상면이 함몰된다.
그 후, 포토레지스트막(71)이 제거된 다음, ONO 막(6) 및 폴리실리콘 막(17)이 전체 표면에 형성된다. 다음으로, 영역 "STA"에서 슬릿형(slit-like) 윈도우(72)를 갖는 포토레지스트막(73)이 형성된다. 그 다음, 포토레지스트막(73)을 마스크로 이용하여, ONO막(6) 및 폴리실리콘막(13)이 영역 "STA"에 노출된다. 이 때, 영역 "STA"에 윈도우를 배치시켜서 폴리실리콘막(17)이 영역 "MTA"에서 노출되는 것을 방지한다.
그런 다음, 포토레지스트막(73)이 제거된 후, 도전성 폴리실리콘막(19)이 도 67a, 도 67b, 도 68a 및 도 68b에 도시된 바와 같이 전체 표면상에 형성된다. 도전성 폴리실리콘막(19)은 저저항 내화성 금속 또는 내화성 금속과 실리콘을 결합시킴으로써 얻어지는 내화성 금속 실리사이드로 만들어질 수 있다. 이와 같은 내화성 금속 또는 실리사이드를 사용하면 워드 라인(7) 또는 선택 게이트 라인(57)에 폴리사이드 구조 또는 폴리메탈 구조를 제공하여, 저저항을 성취한다.
그 다음에, 도 69a,도 69b, 도70a 및 도 70b에 도시된 바와 같이, 워드 라인(7)을 형성하기 위한 패턴에 대응하는 패턴을 가지는 포토레지스트 막 18WL 및 산택 게이트 라인(57)을 형성하기 위한 패턴에 대응하는 패턴을 가지는 포토레지스트 막 18SG가 도전성 폴리실리콘 막(19) 상에 형성된다.
그 다음에, 포토레지스트 막 18WL 및 18SG를 마스크로서 사용하여, 폴리실리콘 막(19), 폴리실리콘 막(17), ONO막(6), 및 도전성 폴리실리콘 막(13)이 에칭되어, 워드 라인(7) 및 부동 게이트(5)를 포함하는 적층형 게이트(58)와 선택 게이트 라인(57) 및 상기 선택 게이트 라인에 접속되는 아이솔레이트된 게이트 부재(55)를 포함하는 적층형 게이트(58)를 형성한다.
이러한 적층형 게이트들(8, 58)의 형성에 있어서, 영역 "MTA" 내의 STI 영역(2)의 막 두께 "Hb" 및 "Hf" 보다 큰 막 두께 "Ha" 및 "He"가 영역 "STA"내의 STI 영역(2)에 남는다. 이는 적층형 게이트들(8, 58)의 형성 동안 ONO 막(6)이 영역 "STA" 내에 부재하는 경우에도 충분한 공정 마진을 제공한다.
적층형 게이트(8)의 형성 방법은 제6 실시예에서와 같은 하기의 3단계로 수행되는 것이 바람직하다.
실리콘을 쉽게 에칭하지만 이산화 실리콘 또는 질화 실리콘은 거의 에칭시키지 않는 부식제를 사용하여, ONO 막(6)은 폴리실리콘 막(13)이 노출되도록 노출된다.
그 다음에, 실리콘은 쉽게 에칭하지만 이산화 실리콘 또는 질화 실리콘은 거의 에칭시키지 않는 부식제를 사용하여, 폴리실리콘(17) 및 폴리실리콘(13)은 적층형 게이트(8)와 적층형 게이트(58)가 서로 아이솔레이트될 때까지 에칭된다.
그 후, 공지된 제조 방법에 따라(도시되지 않음), 소스/드레인 영역(9), 층간 절연막, 비드 라인 접촉 홀과 같은 접촉 홀, 및 비트 라인과 같은 배선 층에 형성된다. 이는 제8 실시예에 따른 NAND EEPROM을 완성한다.
비록 제1 내지 제8 실시예들이 개별적으로 설명되었지만, 그들은 다양한 방법으로 조합될 수 있다.
예를 들어, 제2 실시예에서 설명된 주변 회로 트랜지스터 "PT"는 제6, 제7, 또는 제8 실시예에서 설명된 선택 트랜지스터 "ST"의 구조와 동일할 수 있다.
이러한 구조로, 칩 내의 모든 트랜지스터는 선택 게이트 트랜지스터와 유사한 적층형 구조를 가지며, 이는 제조 단계의 수를 감소시키거나 또는 칩 또는 웨이퍼 표면에서 트랜지스터들 간의 막 두께의 편차를 감소시킨다.
개별의 트랜지스터들 간의 막 두께의 편차가 감소하는 것은 층간 절연막(40)의 편평도를 향상시킨다. 이는 비트 라인과 같은 금속 배선 라인을 더 편평한 층간 절연막(40) 상에 형성하는 것을 가능하게 하며, 이는 STI 영역(2)의 편평도를 향상시킨다.
당해 기술 분야의 기술자들에게는 부가적인 장점과 변경들이 이미 떠올랐을 것이다. 따라서, 본 발명은 그 넓은 양태에 있어서 여기에 도시되고 설명된 상세한 설명 및 대표적인 실시예로 국한되지 않는다. 따라서, 다양한 변경이 첨부된 청구항 및 그 등가물들에 정의된 바와 같은 일반적인 발명 개념의 취지 또는 범위를 벗어나지 않고 만들어질 수 있다.

Claims (39)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    반도체 기판;
    상기 반도체 기판에 제공된 복수의 트렌치들 - 상기 복수의 트렌치들 각각은 그 내부에 매립된 절연체를 갖고, 상기 매립된 절연체의 측면들은 상기 반도체 기판에 거의 수직임 -;
    복수의 제1 소자 영역들 - 이 영역들 각각은 두 개의 이웃한 매립된 절연체들에 의해 한정됨 -; 및
    상기 복수의 제1 소자 영역들에 각각 형성된 복수의 메모리 셀 트랜지스터들
    을 포함하고,
    상기 복수의 메모리 셀 트랜지스터들 각각은,
    상기 복수의 제1 소자 영역들 중의 해당 영역에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 전하 저장층;
    상기 전하 저장층 상에 형성된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 형성되고, 워드 라인으로서 기능하도록 상기 복수의 메모리 셀 트렌지스터들 중의 선정된 개수의 메모리 셀 트랜지스터들에 공통으로 접속된 제어 게이트 전극
    을 포함하고,
    상기 전하 저장층은 제1 도전층과 제2 도전층을 포함하고, 상기 제1 도전층의 측면들은 상기 전하 저장층의 양측 상에 배치된 두 개의 매립된 절연체들의 측면들과 접촉하고, 상기 제2 도전층은 상기 제1 도전층에 접속되며 상기 제1 도전층에 이웃한 상기 매립된 절연체들의 상면들에 걸쳐 연장된 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 도전층의 상면은 상기 두 개의 이웃한 매립된 절연체들의 상면들과 실질적으로 동일한 높이를 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 도전층의 상면의 위치는 상기 전하 저장층의 양측 상에 배치된 상기 두 개의 매립된 절연체들의 상기 상면들의 위치보다 낮고,
    상기 제2 도전층은, 상기 전하 저장층의 양측 상에 배치된 상기 두 개의 매립된 절연체들의 상기 측면들, 및 상기 두 개의 매립된 절연체들의 상기 상면들에 접촉하는 부분을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수의 제1 소자 영역들 내에 형성되어, 상기 복수의 메모리 셀 트랜지스터들 중에서 특정 트랜지스터를 선택하는 복수의 선택 트랜지스터들을 더 포함하고,
    상기 선택 트랜지스터들 각각은
    상기 복수의 제1 소자 영역들 중의 해당하는 한 영역 상에 형성된 제3 게이트 절연막;
    상기 제3 절연막 상에 형성되고 상기 두 개의 이웃한 매립된 절연체들의 측단부들에 접하는 제1 게이트 부재; 및
    상기 제1 게이트 부재에 전기적으로 접속되고, 상기 제어 게이트 전극과 같은 층으로 제조된 선택 게이트 전극
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 게이트 부재는
    상기 복수의 메모리 셀 트랜지스터들 각각의 상기 제1 도전층과 같은 층으로제조된 제3 도전층; 및
    상기 제3 도전층에 전기적으로 접속되고 상기 복수의 메모리 셀 트랜지스터들 각각의 상기 제2 도전층과 같은 층으로 제조된 제4 도전층
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제2 게이트 절연막과 같은 층이, 상기 복수의 선택 트랜지스터들을 서로 분리시키는 상기 두 개의 이웃한 매립된 절연체들 상에 형성된것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어 게이트 전극과 상기 선택 게이트 전극 각각은,상기 제2 게이트 절연막과 접하는 제1 도전층 및 상기 제1 도전층에 접하는 제2 도전층을 포함하고,
    상기 선택 게이트 전극의 상기 제1 도전층은 상기 매립된 절연체들 중의 해당 영역 위에 있는 상기 제2 게이트 절연막과 같은 층 상에 형성되고, 상기 선택 게이트 전극의 상기 제2 도전층은 상기 복수의 제1 소자 영역들 중의 해당 영역 위에 있는 상기 제1 게이트 부재에 접속된 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 제1 소자 영역들로부터 떨어져 형성된 제2 소자 영역; 및
    상기 복수의 메모리 셀 트랜지스터들을 구동하기 위해 상기 제2 소자 영역 내에 형성된 주변 회로 트랜지스터 - 상기 주변 회로 트랜지스터는 상기 제2 소자 영역 상에 형성된 제4 게이트 절연막 및 상기 제4 게이트 절연막 상에 형성된 게이트 전극을 포함함 -
    를 더 포함하고,
    상기 주변 회로 트랜지스터의 상기 게이트 전극은
    상기 복수의 메모리 셀 트랜지스터들 각각의 상기 제1 도전층과 같은 층으로 제조된 제5 도전층; 및
    상기 제5 도전층에 전기적으로 접속되고 상기 복수의 메모리 셀 트랜지스터들 각각의 상기 제2 도전층과 같은 층으로 제조된 제6 도전층
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 전하 저장층의 상기 제1 도전층의 표면과, 상기 두 개의 이웃한 매립된 절연체들의 상면들 간의 높이 차는 상기 복수의 메모리 셀 트랜지스터들 전체에 걸쳐 실질적으로 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1 도전층의 두께는 상기 복수의 메모리 셀 트랜지스터들 사이에서 변하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 두 개의 매립된 절연체들 상의 상기 제2 도전층의 양측면들은 테이퍼(taper) 형태인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 복수의 제1 소자 영역들 각각은 라인 형태로 형성되고, 상기 복수의 메모리 셀 트랜지스터들 중의 복수 개가 상기 제1 소자 영역 내에 형성되고,
    상기 복수의 메모리 셀 트랜지스터들 각각은, 상기 제1 소자 영역 내의 상기 전하 저장층을 샌드위치하도록 형성된 소스 및 드레인 영역을 갖고, 상기 소스 및 드레인 영역을 이웃한 상기 메모리 셀 트렌지스터와 공유하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  13. 불휘발성 반도체 메모리 장치에 있어서,
    반도체 기판;
    상기 반도체 기판에 제공된 복수의 트렌치들 - 상기 복수의 트렌치들 각각은 그 내부에 매립된 절연체를 갖고, 상기 매립된 절연체의 측면들은 상기 반도체 기판에 거의 수직임 -;
    복수의 소자 영역들 - 이 영역들 각각은 두 개의 이웃한 매립된 절연체들 사이에 샌드위치됨 -; 및
    상기 복수의 소자 영역들에 형성된 복수의 메모리 셀 트랜지스터들 및 복수의 선택 트랜지스터들
    을 포함하고,
    상기 복수의 메모리 셀 트랜지스터들 각각은,
    상기 복수의 소자 영역들 중의 해당 영역 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 전하 저장층 - 상기 전하 저장층의 측면들은 상기 전하 저장층 양측에 배치된 두 개의 매립된 절연체들에 접촉함 -;
    상기 전하 저장층 상에 형성된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 형성된 제어 게이트 전극
    을 포함하고,
    상기 전하 저장층은 제1 도전층과 제2 도전층을 포함하고, 상기 제1 도전층의 측면들은 상기 전하 저장층의 양측 상에 배치된 두 개의 매립된 절연체들의 측면들과 접촉하고, 상기 제2 도전층은 상기 제1 도전층에 접속되며 상기 제1 도전층에 이웃한 상기 매립된 절연체들의 상면들에 걸쳐 연장되고,
    상기 복수의 선택 트랜지스터들 각각은
    상기 복수의 소자 영역들 중의 해당 영역 상에 형성된 제3 게이트 절연막;
    상기 제3 게이트 절연막 상에 형성된 게이트층 - 상기 게이트층의 측면들은 상기 게이트층의 양측 상에 배치된 두 개의 매립된 절연체들에 접촉함 -; 및
    상기 게이트층 상에 형성되어 상기 게이트층에 전기적으로 접속된 선택 게이트 전극
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제어 게이트 전극과 상기 선택 게이트 전극 각각은, 상기 제2 게이트 절연막에 접하는 제1 도전층, 및 상기 제1 도전층에 접하는 제2 도전층을 포함하고,
    상기 선택 게이트 전극의 상기 제1 도전층은 상기 매립된 절연체 위의 상기 제2 게이트 절연막과 같은 층 상에 형성되고, 상기 선택 게이트 전극의 상기 제2 도전층은 상기 매립된 절연체들 위의 상기 게이트층에 접속된 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  15. 불휘발성 반도체 메모리 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 내에 제공된 복수의 트렌치들 - 상기 트렌치들 각각은 매립된 절연체를 가짐 -;
    복수의 소자 영역들 - 이 영역들 각각은 두 개의 이웃한 매립된 절연체들 사이에 샌드위치됨 - ; 및
    상기 복수의 소자 영역들 중 해당 소자 영역 상에 형성된 복수의 메모리 셀 트랜지스터들 및 복수의 선택 트랜지스터들
    을 포함하고,
    상기 복수의 메모리 셀 트랜지스터들 각각은
    상기 복수의 소자 영역들 중 해당 소자 영역 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 전하 저장층 - 상기 전하 저장층의 측면들은 상기 전하 저장층의 양측에 배치된 상기 두 개의 매립된 절연체들에 접촉함 -;
    상기 전하 저장층 상에 형성된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 형성되고, 상기 전하 저장층의 양측 상에 배치된 상기 두 개의 매립된 절연체들 위에 걸쳐 연장된 제어 게이트 전극을 포함하며,
    상기 복수의 선택 트랜지스터들 각각은
    상기 복수의 소자 영역들 중의 해당 소자 영역에 형성된 제3 게이트 절연막;
    상기 제3 게이트 절연막 상에 형성된 게이트층 - 이 게이트층의 측면들은 두개의 이웃한 매립된 절연체들에 접촉함 -; 및
    상기 게이트층 상에 형성되어 상기 게이트층에 전기적으로 접속되고, 상기 두 개의 이웃한 매립된 절연체들에 걸쳐 연장된 선택 게이트 전극
    을 포함하고,
    상기 선택 게이트 전극 아래에 있는 상기 매립된 절연체의 두께는 상기 제어 게이트 전극 아래에 있는 상기 매립된 절연체의 두께보다 두꺼운 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 복수의 소자 영역들 각각에 형성되어, 상기 복수의 선택 트랜지스터들 각각의 소스와 드레인 영역 중의 하나로서 기능하는 제1 영역;
    상기 복수의 소자 영역들 각각에 형성되어, 상기 복수의 메모리 셀 트랜지스터들 각각의 소스와 드레인 영역 중의 하나로서 기능하는 제2 영역; 및
    상기 복수의 소자 영역들 각각에 형성되어, 상기 복수의 선택 트랜지스터들 중의 하나와 이 선택 트랜지스터에 이웃한 메모리 셀 트랜지스터에 대한 상기 소스 및 상기 드레인 영역 중의 다른 하나로서 기능하고, 상기 선택 트랜지스터와 상기 메모리 셀 트랜지스터에 의해 공유되는 제3 영역
    을 더 포함하고,
    상기 복수의 선택 트랜지스터들 각각의 상기 게이트층의 상면으로부터, 상기 매립된 절연체들에서 상기 제1 영역을 아이솔레이트하는 부분의 상면까지의 거리는, 상기 복수의 메모리 셀 트랜지스터들 각각에 있는 상기 전하 저장층의 상면으로부터, 상기 매립된 절연체들에서 상기 제2 영역을 아이솔레이트하는 부분의 상면까지의 거리보다 작거나 같은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 매립된 절연체들에서 상기 제1 영역을 아이솔레이트하는 부분의 막 두께는 상기 매립된 절연체들에서 제2 영역을 아이솔레이트하는 부분의 막 두께보다 크거나 같은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 선택 게이트 전극 아래에 있는 상기 매립된 절연체들 각각에 해당하는 부분의 막 두께는 상기 매립된 절연체들에서 상기 제1 영역을 아이솔레이트하는 부분의 막 두께보다 크거나 같은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  19. 제17항에 있어서,
    상기 선택 게이트 전극 아래에 있는 상기 매립된 절연체들 각각에 해당하는 부분의 일부의 막 두께는, 상기 매립된 절연체들에서 상기 제1 영역을 아이솔레이트하는 부분의 막 두께와 거의 같고, 상기 선택 게이트 전극 아래에 있는 상기 매립된 절연체들 각각에 해당하는 상기 부분의 상기 일부를 제외한 나머지 부분의 막 두께보다 작은 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  20. 제16항에 있어서, 상기 복수의 매립된 절연체들에서 상기 제3 영역을 아이솔레이트하는 부분은 스텝(step)을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  21. 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 제1 절연층을 개재하여 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 소정의 제1 패턴을 갖는 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층을 마스크로서 사용하여 에칭에 의해 상기 제1 도전층 및상기 제1 절연층을 통해 상기 기판에 복수의 트렌치들을 형성하는 단계;
    상기 제1 마스크층의 상면까지 다다르도록 상기 복수의 트렌치들 내에 제2 절연층을 형성하는 단계;
    상기 제1 마스크층을 에칭하여 상기 제1 도전층을 노출시키는 단계;
    상기 제1 도전층의 상면 상에 그리고 상기 제2 절연층의 상면 상에 제2 도전층을 형성하는 단계;
    상기 제2 절연층의 상기 상면의 일부들을 노출시키기 위해 상기 제2 절연층 상에 위치한 상기 제2 도전층의 일부들을 제거하는 단계;
    상기 제2 도전층 및 노출된 상기 제2 절연층 상에 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층 상에 제3 도전층을 형성하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서, 상기 복수의 트렌치들 내에 제2 절연층을 형성하는 단계는
    상기 복수의 트렌치들을 제2 절연층으로 채우도록 상기 반도체 기판의 전체 표면 상에 상기 제2 절연층을 피착하는 단계; 및
    상기 제1 마스크층의 상면을 노출시키도록 상기 제2 절연층을 에칭백함에 의해 상기 제2 절연층으로 된 복수의 아이솔레이션 영역들을 형성하는 단계
    를 포함하는 방법.
  23. 제21항에 있어서, 상기 제1 도전층의 상면 상에 그리고 상기 제2 절연층의 상면 상에 제2 도전층을 형성하는 단계는
    상기 제1 도전층을 노출시키는 단계 후에, 상기 반도체 기판의 전체 표면 상에 상기 제2 도전층을 형성하는 단계를 포함하는 방법.
  24. 제21항에 있어서,
    상기 제3 도전층 상에 소정의 제2 패턴을 갖는 제2 마스크층을 형성하는 단계; 및
    상기 제2 마스크층을 마스크로서 사용하여 상기 제3 도전층, 상기 제3 절연층, 상기 제2 도전층, 및 상기 제1 도전층을 에칭하는 단계
    를 더 포함하는 방법.
  25. 제24항에 있어서, 상기 제1 마스크층은 서로 실질적으로 평행한 복수의 스트립형 제1 개구들을 갖고, 상기 제2 마스크층은 상기 제1 개구들과 교차하는 복수의 스트립형 제2 개구들을 갖는 방법.
  26. 제24항에 있어서, 상기 복수의 트렌치들을 형성하는 단계는 상기 복수의 트렌치들을 각각 제1 폭을 갖는 스트립 형태들로 형성하는 단계를 포함하고,
    상기 제2 절연층 상에 위치한 상기 제2 도전층의 일부들을 제거하는 단계는 상기 제2 절연층 상의 상기 제2 도전층의 일부들을 각각 제거하기 위해 제2 폭을 제각기 갖는 상기 복수의 스트립형 아이솔레이션 영역들 상에 상기 제2 폭을 제각기 갖는 복수의 스트립형 개구들을 형성하는 단계를 포함하고,
    상기 제2 폭은 상기 제1 폭보다 더 작은 방법.
  27. 제21항에 있어서, 상기 제2 절연층은 실리콘 산화물로 형성되고, 상기 제1 마스크층은 실리콘 질화물로 형성되는 방법.
  28. 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 제1 절연층을 개재하여 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 소정의 제1 패턴을 갖는 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층을 마스크로서 사용하여 에칭에 의해 상기 제1 도전층 및 상기 제1 절연층을 통해 상기 기판에 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들 내에 제2 절연층을 형성하는 단계;
    상기 제1 도전층의 상면 상에 그리고 상기 제2 절연층의 상면 상에 제2 도전층을 형성하는 단계;
    상기 제2 절연층의 상기 상면의 일부들을 노출시키기 위해 상기 제2 절연층 상에 위치한 상기 제2 도전층의 일부들을 제거하는 단계;
    상기 제2 도전층 및 노출된 상기 제2 절연층 상에 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층 상에 제3 도전층을 형성하는 단계
    를 포함하는 방법.
  29. 제28항에 있어서, 상기 복수의 트렌치들 내에 제2 절연층을 형성하는 상기 단계는
    상기 복수의 트렌치들을 제2 절연층으로 채우도록 상기 반도체 기판의 전체 표면 상에 상기 제2 절연층을 피착하는 단계; 및
    상기 제1 도전층의 상면을 노출시키도록 상기 제2 절연층을 에칭백함에 의해 상기 제2 절연층으로 된 복수의 아이솔레이션 영역들을 형성하는 단계
    를 포함하는 방법.
  30. 제28항에 있어서, 상기 제1 도전층의 상면 상에 그리고 상기 제2 절연층의 상면 상에 제2 도전층을 형성하는 상기 단계는
    상기 반도체 기판의 전체 표면 상에 상기 제2 도전층을 형성하는 단계를 포함하는 방법.
  31. 제28항에 있어서,
    상기 제3 도전층 상에 소정의 제2 패턴을 갖는 제2 마스크층을 형성하는 단계; 및
    상기 제2 마스크층을 마스크로서 사용하여 상기 제3 도전층, 상기 제3 절연층, 상기 제2 도전층, 및 상기 제1 도전층을 에칭하는 단계
    를 더 포함하는 방법.
  32. 제31항에 있어서, 상기 제1 마스크층은 서로 실질적으로 평행한 복수의 스트립형 제1 개구들을 갖고, 상기 제2 마스크층은 상기 제1 개구들과 교차하는 복수의 스트립형 제2 개구들을 갖는 방법.
  33. 제31항에 있어서, 상기 복수의 트렌치들을 형성하는 상기 단계는 상기 복수의 트렌치들을 각각 제1 폭을 갖는 스트립 형태들로 형성하는 단계를 포함하고, 상기 제2 도전층의 일부들을 제거하는 상기 단계는 상기 제2 도전층의 상기 일부들을각각 제거하기 위해 상기 복수의 스트립형 아이솔레이션 영역들 상에 제2 폭을 제각기 갖는 복수의 스트립형 개구들을 형성하는 단계를 포함하고,
    상기 제2 폭은 상기 제1 폭보다 더 작은 방법.
  34. 제28항에 있어서, 상기 제2 절연층은 실리콘 산화물로 형성되고, 상기 제1 마스크층은 실리콘 질화물로 형성되는 방법.
  35. 불휘발성 반도체 메모리 장치를 제조하는 방법에 있어서,
    반도체 기판 상에 제1 게이트 절연층을 개재하여 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 소정의 제1 패턴을 갖는 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층을 마스크로서 사용하여 에칭에 의해 상기 제1 도전층 및 상기 제1 게이트 절연층을 통해 상기 기판에 상호 이웃하고 이격된 두개의 트렌치들을 형성하는 단계;
    상기 두개의 트렌치들 내에 제1 절연층을 형성하는 단계;
    상기 제1 도전층 및 상기 제1 절연층의 상면 상에 제2 도전층을 형성하는 단계;
    상기 제2 도전층이 두개의 아이솔레이션 영역들을 브릿지하도록, 에칭에 의해 상기 제2 도전층을 상기 아이솔레이션 영역들 상에서 단말시키는 단계;
    상기 제2 도전층을 단말시키는 상기 단계 후에, 상기 반도체 기판 상에 제2 게이트 절연층을 형성하는 단계; 및
    상기 제2 게이트 절연층 상에 제3 도전층을 형성하는 방법.
  36. 제35항에 있어서, 상기 두개의 트렌치들 내에 제1 절연층을 형성하는 상기 단계는
    상기 두개의 트렌치들을 상기 제1 절연층으로 채우도록 상기 반도체 기판의 전체 표면 상에 상기 제1 절연층을 피착하는 단계; 및
    상기 제1 도전층의 상면을 노출시키도록 상기 제1 절연층을 에칭백함에 의해 상기 제1 절연층으로 된 두개의 아이솔레이션 영역들을 형성하는 단계
    를 포함하는 방법.
  37. 제35항에 있어서,
    상기 제3 도전층 상에 소정의 제2 패턴을 갖는 제2 마스크층을 형성하는 단계; 및
    상기 제2 마스크층을 마스크로서 사용하여 상기 제3 도전층, 상기 제2 게이트 절연층, 상기 제2 도전층, 및 상기 제1 도전층을 에칭하는 단계
    를 더 포함하는 방법.
  38. 제35항에 있어서, 상기 두개의 트렌치들 내에 제1 절연층을 형성하는 상기단계는
    상기 제1 절연층을 상기 제1 마스크층의 상면까지 에칭백하고, 이어서 상기 제1 절연층을 에칭하지 않으면서 상기 제1 마스크층을 에칭하는 단계를 포함하는 방법.
  39. 제35항에 있어서, 상기 제1 절연층은 실리콘 산화물로 형성되고, 상기 제1 마스크층은 실리콘 질화물로 형성되는 방법.
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