KR100537554B1 - 반도체 소자의 산화막 형성 방법 - Google Patents

반도체 소자의 산화막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 산화막 형성 방법에 관한 것으로, 본 발명은 산화막 형성후, 고온 열처리 공정과, 전처리 열 공정을 통해 인터페이스 트랩 차지와, 옥사이드 트랩 차지를 감소시킬 수 있고, 트랩 차지가 감소된 고품질의 산화막을 형성함으로 인해, 소자의 신뢰도 특성이 개선되고, 문턱 전압의 변화를 방지할 수 있는 반도체 소자의 산화막 형성 방법을 제공한다.

Description

반도체 소자의 산화막 형성 방법{Method of manufacturing oxide film for semiconductor device}
본 발명은 반도체 소자의 산화막 형성 방법에 관한 것으로, 고 품질을 요하는 트랜지스터의 게이트 산화막 또는 플래시 소자의 터널 산화막 형성 방법에 관한 것이다.
종래의 플래시 EEPROM 소자의 터널 산화막 및 그 외의 메모리 소자나 로직 소자의 게이트 산화막은 그 용도상 높은 수준의 품질이 요구되어야 한다. 이러한 고 품질의 산화막을 결정짓는 주요 인자로는 인터페이스 트랩 차지(Interface Trap Charge) 및 옥사이드 트랩 차지(Oxide Trap Charge)의 밀도(Density)가 있다.
인터페이스 트랩 차지는 실리콘(Si) 기판과 산화막이 인접한 경계면에 집중적으로 존재하게 되고, 옥사이드 트랩 차지는 산화막의 벌크(Bulk)와, 실리콘과 산화막의 경계면에 모두 존재하나, 전자(Electron)가 트랩된 차지는 주로 벌크에 존재하게 되고, 홀(Hole)이 트랩된 차지는 주로 실리콘과 산화막의 경계면에 존재하게 된다.
따라서, 고 품질의 산화막을 형성하기 위해서는 인터페이스 트랩 차지 및 옥사이드 트랩 차지의 밀도를 줄이는 것이 중요한 기술적 과제로 남아 있는 실정이다. 즉, 인터페이스 트랩 차지 및 옥사이드 트랩차지의 밀도가 높은 산화막을 게이트 산화막 및 터널 산화막으로 사용하게 되면, 트랩 차지에 트랩핑되는 전하로 인해 트랜지스터의 문턱 전압 표류(Threshold Voltage Drift) 현상이 발생하는 문제점이 있게 된다. 또한 산화막의 브레이크다운(Breakdown) 현상이 순식간에 발생하게 되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 인터페이스 트랩 차지 및 옥사이드 트랩 차지의 밀도를 줄일 수 있는 반도체 소자의 산화막 형성 방법을 제공한다.
본 발명에 따른 자연산화막이 제거된 실리콘 기판이 제공되는 단계와, 산화공정을 실시하여 상기 실리콘 기판상에 산화막을 형성하는 단계 및 상기 산화막 내부에 존재하는 트랩 차지를 감소시키기 위해 불활성 가스와 산소 가스가 혼합된 분위기하에서 고온 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 산화막 형성 방법을 제공한다.
바람직하게, 상기 산화막 형성후, 상기 실리콘 기판과 상기 산화막간의 인터페이스 트랩 차지를 감소시키기 위한 전처리 열공정을 실시하는 단계를 더 포함할 수 있다.
바람직하게, 상기 전처리 열공정은 850 내지 950℃의 온도와, N2O 또는 NO 가스 분위기하에서 약 5 내지 15분간 어닐링을 실시할 수 있다.
바람직하게, 상기 고온 열처리 공정은 950 내지 1100℃의 온도와, 불활성 가스에 산소가스가 혼합된 가스 분위기 하에서 5 내지 15분간 실시할 수 있다.
바람직하게, 상기 산화공정은 수소와 산소를 고온에서 반응시켜 증기로 만든 후, 상기 실리콘 기판 표면에 분사하여 실시하거나, 상기 증기에 염소가 포함된 TCA 또는 TCE 가스를 함께 주입하여 실시할 수 있다.
또한, 실리콘 기판을 챔버 내부로 로딩한 다음, 상기 챔버 내부의 온도가 제 1 온도가 되도록 제 1 램프업 하는 단계와, 상기 제 1 온도하에서 산화공정을 실시하여 상기 실리콘 기판상에 산화막을 형성하는 단계와, 상기 챔버 내부의 온도가 제 2 온도가 되도록 제 2 램프업 하는 단계와, 상기 제 2 온도와 질소 가스 분위기 하에서 전처리 열 공정을 실시하는 단계와, 상기 챔버 내부의 온도가 제 3 온도가 되도록 제 3 램프업 하는 단계와, 상기 제 3 온도와, 불활성 가스와 산소 가스가 혼합된 분위기하에서 고온 열처리 공정을 실시하는 단계 및 상기 챔버 내부의 온도가 언로딩 온도가 되도록 램프다운 한 다음, 상기 실리콘 기판을 상기 챔버 외부로 언로딩하는 단계를 포함하는 반도체 소자의 산화막 형성 방법을 제공한다.
바람직하게, 상기 전처리 열공정은, 상기 챔버 내부의 온도 안정화를 위해 약 4 내지 6분간 N2 가스 분위기 하에서 안정화 하는 단계와, N2O 또는 NO 가스 분위기하에서 약 5 내지 15분간 어닐링을 실시하는 단계 및 N2 가스 분위기 하에서 4 내지 6분간 포스트 어닐링을 실시하는 단계를 포함할 수 있다.
바람직하게, 상기 고온 열처리 공정은 N2 가스와 O2 가스가 혼합된 가스 분위기 또는 Ar 가스와 O2 가스가 혼합된 가스 분위기하에서 5 내지 15분간 실시할 수 있다.
바람직하게, 상기 제 1 램프업은 3 내지 10℃/min의 램프업 속도로 실시하고, 상기 제 2 램프업은 N2 가스 분위기 하에서 3 내지 10℃/min의 램프업 속도로 20 내지 40분간 실시하고, 상기 제 3 램프업은 3 내지 10℃/min의 램프업 속도로 4 내지 6분간 실시할 수 있다.
바람직하게, 상기 제 1 온도는 700 내지 800℃이고, 상기 제 2 온도는 850 내지 950℃이며, 상기 제 3 온도는 950 내지 1100℃인 것이 효과적이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
인터페이스 트랩 차지 밀도는 산화공정 후에 질소(N) 또는 수소(H) 원자를 치환시켜 줄일 수 있다. 또한, 옥사이드 트랩 차지 밀도를 줄이기 위해 산화공정시 엠비언트(Ambient)로 H2와 O2를 반응시켜 만드는 스팀을 사용할 수도 있다.
옥사이드 트랩 차지중 전자에 의한 트랩 차지는 산화막 벌크에 주로 분포하며 산화공정시 공정 조건에 따라 다양한 밀도차이를 보이고 있다. 이러한 전자에 의한 트랩 차지 밀도는 산화공정후에 소정의 열처리 공정을 통해 줄일 수 있다. 홀에 의한 트랩차지 밀도는 산화공정 중이나 후속 열공정시 충분한 산소를 공급하여 줄일 수 있다.
도 1 내지 도 3은 본 발명에 따른 산화막의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 따른 산화막의 제조 방법을 설명하기 위한 개념도이다.
도 1 및 도 4를 참조하면, 실리콘 기판(100)을 챔버에 로딩한 다음, 산화공정을 실시하여 실리콘 기판(100)상에 산화막(110)을 형성한다.
챔버에 실리콘 기판(100)을 로딩하기 전에 실리콘 기판(100)상에 형성된 자연 산화막을 제거하기 위한 세정공정을 실시하는 것이 바람직하다. 세정공정은 HF 또는 BOE와 같은 화학용액을 사용하여 실시하는 것이 바람직하다. 세정공정을 실시하지 않을 경우에는 실리콘 기판(100) 상에 잔류하는 자연 산화막으로 인해 후속 공정에 의해 형성되는 산화막(110)의 막질이 저하되는 문제가 발생하게 된다.
실리콘 기판(100)을 챔버에 로딩한 다음, 산화공정시 사용될 온도가 되도록 챔버내부의 온도를 램프업 시킨다. 램프업 속도는 3 내지 10℃/min하는 것이 바람직하다. 로딩시의 온도는 550 내지 700℃인 것이 바람직하고, 620 내지 680℃에서 로딩하는 것이 가장 바람직하다.
상기의 산화공정은 산화제로 산소만을 사용하거나, 수소와 산소를 고온에서 반응시켜 증기로 만든 후, 실리콘 기판(100) 표면에 분사하여 실시하는 것이 바람직하다. 또한, 산화공정은 산화막(110)내의 유동성 이온(Mobile Ion)을 줄이기 위해 염소(Chlorine)가 포함된 TCA 또는 TCE 등의 가스를 함께 주입하여 실시하는 것이 바람직하다. 산화공정의 온도는 막의 특성 측면에서 가능한 높게 유지하는 것이 효과적이다. 따라서, 산화공정의 온도는 700 내지 800℃인 것이 바람직하고, 730 내지 770℃에서 산화를 실시하는 것이 가장 바람직하다. 상술한 온도에서 산화공정을 실시하게 되면, 산화막(110)의 막질을 균일하게 형성할 수 있을 뿐만 아니라, 결합을 강화할 수 있다. 상기의 산화공정 조건과 산화공정 시간을 조절하여 목표로 하는 두께를 갖는 산화막(110)을 형성한다. 본 실시에에서는 약 30 내지 200?? 두께의 산화막(110)을 형성하는 것이 바람직하고, 50 내지 130?? 두께의 산화막(110)을 형성하는 것이 가장 바람직하다.
상술한 산화공정을 통해 산화막(110)을 형성한 다음, 산화제의 주입을 중단한 다음, 불활성 가스를 챔버 내부로 주입하여 잔류하는 산화제를 완전히 챔버 외부로 배기한다. 상기의 불활성 가스로는 N2가스를 사용하는 것이 효과적이다.
도 2 및 도 4를 참조하면, 질소 가스 분위기에서 인터페이스 트랩 차지를 감소시키기 위한 전처리 열 공정을 실시하는 것이 바람직하다. 전처리 열공정은 챔버의 온도를 안정화 하는 단계와, 어닐링 하는 단계와, 포스트 어닐링 하는 단계로 이루어지는 것이 바람직하다.
먼저, 전처리 열 공정시 사용될 온도가 되도록 챔버 내부의 온도를 램프업 시킨다. 이때, 본 실시예에서는 전처리 열 공정의 온도로 850 내지 950℃를 사용하는 것이 바람직하다. 따라서, 불활성 가스 분위기 하에서 3 내지 10℃/min의 램프업 속도로 챔버 내부의 온도를 상승시켜 전처리 열 공정의 온도까지 점진적으로 상승시키는 것이 바람직하다. 더욱 바람직하게는 챔버 내부의 온도를 4 내지 6℃/min의 램프업 속도로 약 20 내지 40분간 램프업 시키는 것이 매우 효과적이다. 상술한 불활성 가스로는 N2가스를 사용하는 것이 바람직하다.
챔버의 온도를 램프업 시킨 다음, 온도의 안정화를 위해 약 4 내지 6분간 N2 가스 분위기 하에서 안정화 하는 것이 바람직하다. 이는 램프업으로 인한 온도의 불안정을 안정화시키기 위해서이다.
온도의 안정화 후, 850 내지 950℃의 온도와 N2O 또는 NO 가스 분위기하에서 약 5 내지 15분간 어닐링을 실시하는 것이 바람직하다. 본 실시예에서는 약 8 내지 12분간 어닐링을 실시하는 것이 가장 바람직하다. 이는 과도한 어닐링에 의한 열적 스트레스를 줄이고, 인터페이스 트랩 차지를 효과적으로 질소로 치환시킬 수 있기 때문이다.
어닐링 후, 850 내지 950℃의 온도와 N2 가스 분위기 하에서 4 내지 6분간 포스트 어닐링을 실시하는 것이 바람직하다. 이는 열적 스트레스를 줄이고, 질소 치환효과를 상승시키며, 어닐링 단계에서 사용하였던 가스를 배기할 수 있기 때문이다.
도 3 및 도 4를 참조하면, 옥사이드 트랩 차지를 감소시키기 위한 고온 열처리 공정을 실시한다.
고온 열처리 공정전에 고온 열처리 공정시 사용될 온도가 되도록 챔버 내부의 온도를 램프업 시킨다. 램프업은 3 내지 10℃/min의 램프업 속도로 실시하는 것이 바람직하다. 더욱 바람직하게는 챔버 내부의 온도를 4 내지 6℃/min의 램프업 속도로 약 4 내지 6분간 램프업 시키는 것이 효과적이다. 또한, 고온 열처리를 위한 램프업시 챔버 내부는 불활성 가스 또는 불활성가스에 산소가 혼합된 가스를 분위기 하에서 실시하는 것이 바람직하다. 불활성 가스로는 질소가스 또는 아르곤가스를 사용하는 것이 바람직하다. 이로인해 램프업 시간동안 실리콘 기판과 산화막의 경계면 근처에서 홀 트랩 차지가 발생되는 것을 방지할 수 있게 된다.
램프업 후, 옥사이드 트랩 차지 감소를 위해 950 내지 1100℃의 온도와, 불활성 가스에 산소가스가 혼합된 가스 분위기 하에서 고온 열처리 공정을 실시하는 것이 바람직하다. 즉, N2 가스와 O2 가스가 혼합된 가스 분위기 또는 Ar 가스와 O 2 가스가 혼합된 가스 분위기하에서 실시하는 것이 바람직하다. 또한, N2O 가스 또는 NO 가스 분위기하에서도 실시할 수도 있다. 고온 열처리 공정은 5 내지 15분간 실시하는 것이 바람직하다. 본 실시예에서는 상술한 온도와 가스 분위기 하에서 8 내지 12분간 고온 열처리 공정을 실시하는 것이 가장 바람직하다.
상술한 공정 조건을 통해 고온 열처리 공정을 실시하게 되면, 열 버짓을 가함과 동시에 충분한 산소를 공급하여 산화막(110) 내의 옥사이드 트랩 차지를 최소화 할 수 있다. 이에 관한 구체적인 효과는 후술한다.
고온 열처리 공정후, 소정 시간동안 챔버의 온도를 램프 다운하고, 챔버 외부로 웨이퍼를 언로딩한다. 램프 다운은 2 내지 4℃/min의 램프 다운속도로 챔버의 온도를 하강시키되, 약 60 내지 70분간 실시하는 것이 바람직하다. 램프 다운시 챔버 내부는 불활성 가스 분위기인 것이 바람직하다. 챔버 외부로 웨이퍼를 언로딩시의 온도는 약 750 내지 850℃인 것이 바람직하다.
도 5는 본 발명에 따른 열처리 공정에 의한 옥사이드 트랩차지 레벨을 나타낸 그래프이다.
도 5의 'A' 그래프는 950℃ 이상의 온도와, 불활성가스와 산소 가스가 혼합된 가스 분위기 하에서 약 10분 이상 고온 열처리 공정을 실시하였을 경우의 옥사이드 트랩차지 레벨을 나타낸 것이고, 도 5의 'B' 그래프는 고온 열처리 공정을 실시하지 않았을 경우의 옥사이드 트랩차지 레벨을 나타낸 것이다. 도 5에서 보는 바와 같이, 본 발명의 고온 열처리 공정을 실시하였을 경우 트랩 차지 레벨이 감소함을 알 수 있다.
상술한 바와 같이, 본 발명은 산화막 형성후, 고온 열처리 공정과, 전처리 열 공정을 통해 인터페이스 트랩 차지와, 옥사이드 트랩 차지를 감소시킬 수 있다.
또한, 트랩 차지가 감소된 고품질의 산화막을 형성함으로 인해, 소자의 신뢰도 특성이 개선되고, 문턱 전압의 변화를 방지할 수 있다.
도 1 내지 도 3은 본 발명에 따른 산화막의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 따른 산화막의 제조 방법을 설명하기 위한 개념도이다.
도 5는 본 발명에 따른 열처리 공정에 의한 옥사이드 트랩차지 레벨을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 110 : 산화막

Claims (10)

  1. 자연산화막이 제거된 실리콘 기판이 제공되는 단계;
    산화공정을 실시하여 상기 실리콘 기판상에 산화막을 형성하는 단계; 및
    상기 산화막 내부에 존재하는 트랩 차지를 감소시키기 위해 불활성 가스와 산소 가스가 혼합된 분위기 및 상기 산화공정시 보다 더 높은 온도에서 고온 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 산화막 형성 방법.
  2. 제 1 항에 있어서, 상기 산화막 형성후,
    상기 실리콘 기판과 상기 산화막간의 인터페이스 트랩 차지를 감소시키기 위한 전처리 열공정을 실시하는 단계를 더 포함하는 반도체 소자의 산화막 형성 방법.
  3. 제 2 항에 있어서,
    상기 전처리 열공정은 850 내지 950℃의 온도와, N2O 또는 NO 가스 분위기하에서 약 5 내지 15분간 어닐링을 실시하는 반도체 소자의 산화막 형성 방법.
  4. 제 1 항에 있어서,
    상기 고온 열처리 공정은 950 내지 1100℃의 온도와, 불활성 가스에 산소가스가 혼합된 가스 분위기 하에서 5 내지 15분간 실시하는 반도체 소자의 산화막 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화공정은 수소와 산소를 고온에서 반응시켜 증기로 만든 후, 상기 실리콘 기판 표면에 분사하여 실시하거나, 상기 증기에 염소가 포함된 TCA 또는 TCE 가스를 함께 주입하여 실시하는 반도체 소자의 산화막 형성 방법.
  6. 실리콘 기판을 챔버 내부로 로딩한 다음, 상기 챔버 내부의 온도가 제 1 온도가 되도록 제 1 램프업 하는 단계;
    상기 제 1 온도하에서 산화공정을 실시하여 상기 실리콘 기판상에 산화막을 형성하는 단계;
    상기 챔버 내부의 온도가 제 2 온도가 되도록 제 2 램프업 하는 단계;
    상기 제 2 온도와 질소 가스 분위기 하에서 전처리 열 공정을 실시하는 단계;
    상기 챔버 내부의 온도가 제 3 온도가 되도록 제 3 램프업 하는 단계;
    상기 제 3 온도와, 불활성 가스와 산소 가스가 혼합된 분위기하에서 고온 열처리 공정을 실시하는 단계; 및
    상기 챔버 내부의 온도가 언로딩 온도가 되도록 램프다운 한 다음, 상기 실리콘 기판을 상기 챔버 외부로 언로딩하는 단계를 포함하는 반도체 소자의 산화막 형성 방법.
  7. 제 6 항에 있어서, 상기 전처리 열공정은,
    상기 챔버 내부의 온도 안정화를 위해 약 4 내지 6분간 N2 가스 분위기 하에서 안정화 하는 단계;
    N2O 또는 NO 가스 분위기하에서 약 5 내지 15분간 어닐링을 실시하는 단계; 및
    N2 가스 분위기 하에서 4 내지 6분간 포스트 어닐링을 실시하는 단계를 포함하는 반도체 소자의 산화막 형성 방법.
  8. 제 6 항에 있어서,
    상기 고온 열처리 공정은 N2 가스와 O2 가스가 혼합된 가스 분위기 또는 Ar 가스와 O2 가스가 혼합된 가스 분위기하에서 5 내지 15분간 실시하는 반도체 소자의 산화막 형성 방법.
  9. 제 6 항에 있어서,
    상기 제 1 램프업은 3 내지 10℃/min의 램프업 속도로 실시하고, 상기 제 2 램프업은 N2 가스 분위기 하에서 3 내지 10℃/min의 램프업 속도로 20 내지 40분간 실시하고, 상기 제 3 램프업은 3 내지 10℃/min의 램프업 속도로 4 내지 6분간 실시하는 반도체 소자의 산화막 형성 방법.
  10. 제 6 항에 있어서,
    상기 제 1 온도는 700 내지 800℃이고, 상기 제 2 온도는 850 내지 950℃이며, 상기 제 3 온도는 950 내지 1100℃인 반도체 소자의 산화막 형성 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006082468A1 (en) * 2005-02-03 2006-08-10 S.O.I.Tec Silicon On Insulator Technologies Method for high-temperature annealing a multilayer wafer
KR100695004B1 (ko) * 2005-11-01 2007-03-13 주식회사 하이닉스반도체 반도체 소자의 산화막 형성 방법
KR100818426B1 (ko) * 2006-08-31 2008-04-01 동부일렉트로닉스 주식회사 산화막 하드 마스크 피트 결함 방지 방법
US7592274B2 (en) * 2006-09-29 2009-09-22 Oki Semiconductor Co., Ltd. Method for fabricating semiconductor element
GB2499816A (en) * 2012-02-29 2013-09-04 Oxford Instr Nanotechnology Tools Ltd Controlling deposition and etching in a chamber with fine time control of parameters and gas flow
US20140342473A1 (en) * 2013-05-14 2014-11-20 United Microelectronics Corp. Semiconductor processing method
CN105185700B (zh) * 2015-08-11 2018-05-29 上海华力微电子有限公司 超薄栅氧的制备方法
CN106548937B (zh) * 2015-09-18 2019-06-25 上海先进半导体制造股份有限公司 退火的工艺方法
CN106206266B (zh) * 2016-07-22 2020-02-04 上海芯导电子科技有限公司 一种推阱工艺
US9954176B1 (en) 2016-10-06 2018-04-24 International Business Machines Corporation Dielectric treatments for carbon nanotube devices
CN109004063B (zh) * 2018-07-06 2020-06-09 横店集团东磁股份有限公司 一种晶硅太阳电池的热氧化方法
CN110473780B (zh) * 2019-08-30 2021-12-10 上海华力微电子有限公司 改善栅极氧化层的方法及半导体器件的制造方法
CN113026002A (zh) * 2021-03-03 2021-06-25 陕西雷翔新材料科技有限公司 一种薄膜金属氧化物结构及其制造方法
CN116959961A (zh) * 2023-08-22 2023-10-27 中环领先半导体材料有限公司 一种晶圆及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5137147B2 (ko) * 1971-08-20 1976-10-14
JPH0682652B2 (ja) * 1985-01-31 1994-10-19 株式会社東芝 シリコン熱酸化膜の形成方法
JPH0770535B2 (ja) * 1986-06-25 1995-07-31 ソニー株式会社 半導体装置の製造方法
US4784975A (en) * 1986-10-23 1988-11-15 International Business Machines Corporation Post-oxidation anneal of silicon dioxide
JPS63199434A (ja) * 1987-02-16 1988-08-17 Oki Electric Ind Co Ltd 絶縁膜の形成方法
JPH0316215A (ja) * 1989-06-14 1991-01-24 Matsushita Electron Corp シリコン熱酸化膜の形成方法
US5057463A (en) * 1990-02-28 1991-10-15 Sgs-Thomson Microelectronics, Inc. Thin oxide structure and method
JP3041065B2 (ja) * 1991-03-15 2000-05-15 沖電気工業株式会社 絶縁膜形成方法
JPH05160114A (ja) * 1991-12-06 1993-06-25 Oki Electric Ind Co Ltd 絶縁膜形成方法
JP3243915B2 (ja) * 1993-12-28 2002-01-07 ソニー株式会社 Ｃｖｄ酸化膜の界面酸化方法
JPH07220987A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 単結晶Ｓｉ基板とその製造方法
JPH07335876A (ja) * 1994-06-10 1995-12-22 Sony Corp ゲート絶縁膜の形成方法
JPH09153489A (ja) * 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
KR19980055759A (ko) 1996-12-28 1998-09-25 김영환 폴리실리콘층 형성 방법
US5851892A (en) * 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
US5849643A (en) * 1997-05-23 1998-12-15 Advanced Micro Devices, Inc. Gate oxidation technique for deep sub quarter micron transistors
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP4538693B2 (ja) * 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
JP2000114253A (ja) * 1998-09-30 2000-04-21 Toshiba Corp 半導体酸化膜形成法
KR100327329B1 (ko) * 1998-12-11 2002-07-04 윤종용 저압하의실리콘산화막및산질화막형성방법
US6190973B1 (en) * 1998-12-18 2001-02-20 Zilog Inc. Method of fabricating a high quality thin oxide
JP2000216156A (ja) * 1999-01-21 2000-08-04 Sony Corp シリコン窒化酸化膜の形成方法及びｐ形半導体素子の製造方法
US6670242B1 (en) * 1999-06-24 2003-12-30 Agere Systems Inc. Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer
US6180543B1 (en) * 1999-07-06 2001-01-30 Taiwan Semiconductor Manufacturing Company Method of generating two nitrogen concentration peak profiles in gate oxide
US7148153B2 (en) * 2000-06-20 2006-12-12 Agere Systems Inc. Process for oxide fabrication using oxidation steps below and above a threshold temperature
US6448126B1 (en) * 2001-08-07 2002-09-10 Macronix International Co. Ltd. Method of forming an embedded memory
KR100576503B1 (ko) * 2003-01-07 2006-05-10 주식회사 하이닉스반도체 반도체 소자의 게이트 산화막 형성 방법

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