KR20040059825A - 메모리소자의 층간절연막 증착공정시의 자연산화막 성장을억제하기 위한 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 실리콘기판상에 게이트 형성을 위한 폴리실리콘을 증착하는 단계와 상기 증착된 폴리실리콘층에 N2를 이온주입하여 질화처리하는 단계, 상기 폴리실리콘층을 소정의 게이트패턴으로 패터닝하는 단계 및 상기 폴리실리콘 게이트를 포함한 기판상에 제1산화막, 질화막, 제2산화막을 연속적으로 증착하여 ONO막을 형성하는 단계를 포함하여 이루어지는 메모리소자의 층간절연막 증착공정시의 자연산화막 성장을 억제하기 위한 반도체소자의 제조방법을 제공한다. 본 발명에 의하면, 플로팅게이트 형성용 폴리실리콘위에 N2 이온주입에 의한 질화처리를 실시한 후, ONO 형성공정을 진행함으로써 3Å 미만으로 균일한 자연산화막 성장을 억제시킬 수 있다. 이에 따라 결과적으로 IPO의 전기적 두께의 균일성을 5Å 이하로 제어할 수 있게 되어 메모리소자의 소거 결함(erase fail)에 의한 수율 저하의 요인을 원천적으로 줄일 수 있게 된다.
Description
본 발명은 반도체소자의 제조공정에 관한 것으로, 특히 플래쉬 메모리의 IPO(Inter-poly Oxide)로 사용되는 ONO막의 산화막 형성공정시 성장되는 자연산화막에 의한 유효두께 변화를 감소시키기 위한 방법에 관한 것이다.
플래쉬 메모리소자에 사용되는 IPO(inter-poly oxide)는 산화막/질화막/산화막(ONO)의 3중막으로 구성되며, 3층 모두 CVD공정으로 형성된다. ONO1 산화막과 ONO2산화막의 증착공정은 830℃ DCS기반의 HTO 조건에서 진행되는데, 특히 플로팅 게이트위에 형성되는 ONO1 산화막 형성공정은 높은 인농도를 갖는 폴리실리콘위에서 로딩(loading)온도가 600℃인 조건에서 행해지기 때문에 자연산화막 성장에 매우 유리한 분위기를 제공한다. 이러한 자연산화막의 형성원인으로는 ONO1 산화막 공정중 로딩단계에서 튜브에 잔류하는 산소나 퍼징(purging)단계에 사용되는 N2O가스가 있으며, ONO1 사전세정시(pre-cleaning)시 사용되는 화학물질로 한가지 요인이 될 수 있다.
통상적으로 진행되는 조건에서 자연산화막은 10Å 이상 성장하며, 또한 그 편차도 매우 크다. 따라서 유효한 ONO 두께의 변동에 큰 영향을 미치며, 결과적으로 ONO막의 BV 변동을 유발시키는 요인이 된다. 도1a 및 도1b는 1롯트(lot)내에서의 ONO막의 두께 변화 및 BV 변화를 나타낸 것으로, 모니터링된 6장의 웨이퍼내에서의 최대-최소 두께차이가 9Å, BV는 1V 이상 차이를 보인다는 것을 알 수 있다.이러한 변화는 소자의 소거특성을 악화시키고 수율을 저하시킨다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 플래쉬 메모리의 IPO로 사용되는 ONO막의 산화막 형성공정시 성장되는 자연산화막에 의한 유효두께 변화를 감소시키기 위해 플로팅게이트로 사용되는 폴리실리콘 표면을 질소 이온주입에 의해 질화처리하여 자연산화막의 성장을 억제하는 반도체소자 제조방법을 제공하는데 목적이 있다.
도1a 및 도1b는 1롯트(lot)내에서의 ONO막의 두께 변화 및 BV 변화를 나타낸 그래프,
도2는 본 발명에 의한 N2 이온주입공정후 성장된 매우 균일한 산화막 두께를 보여주는 그래프,
도3a 및 도3b는 본 발명에 의한 반도체소자의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : STI
3 : 터널산화막 4 : 폴리실리콘
5 : 질소 이온주입 6 : ONO막
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은, 실리콘기판상에 게이트 형성을 위한 폴리실리콘을 증착하는 단계와 상기 증착된 폴리실리콘층에 N2를 이온주입하여 질화처리하는 단계, 상기 폴리실리콘층을 소정의 게이트패턴으로 패터닝하는 단계 및 상기 폴리실리콘 게이트를 포함한 기판상에 제1산화막, 질화막, 제2산화막을 연속적으로 증착하여 ONO막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
질소를 실리콘기판에 주입한 후, 산화막을 성장시킬 때 어떤 농도 이상의 질소농도에 대해 산화 억제현상을 나타난다는 것이 최근 연구결과 확인되고 있다. 이러한 특성은 최근 다중 두께 구조를 채택하고 있는 논리소자에 매우 적합한 것으로 알려져 있다.
질소를 실리콘기판에 주입시키는 방법은 여러가지가 알려져 있으나, 본 발명은 특정 농도 이하의 N2 이온주입공정을 이용한 방법을 채용한다. 이 방법 이외에 플라즈마 질화처리나 NH3 RTP공정에 의해서도 표면 질화 특성을 얻을 수 있으나,사용 가스의 영향으로 폴리실리콘 상부층에 Si-N결합, N-N결합, N-H결합, Si-H-N결합 등이 존재하게 되어 원하는 자연산화막 감소의 효과를 얻기 힘들다.
N2 이온주입방법은 N2농도를 쉽게 조절할 수 있고, 5E13-5E14 범위의 도우즈(dose)에서 약 20%의 실리콘산화 억제현상을 확인되고 있다. 따라서 인으로 도핑된 폴리실리콘 표면에서 자연산화막의 성장을 억제하기 위해 1E14/cm2 이하의 도우즈로 N2 이온주입공정을 추가하여 ONO1 공정 로딩중에 잔류산소 및 퍼징가스로 사용되는 N2O에 의한 자연산화막의 형성을 억제할 수 있다.
N2가 산화 억제현상을 일으키는 메카니즘에 대해서는 많이 알려져 있지 않지만 실리콘기판에 이온주입된 질소가 후속 열처리를 통해 확산하여 Si/SiO2 계면에 존재하는 것에 의해 산화 억제현상을 일으키는 것으로 알려져 있다.
도2는 N2 이온주입공정후 성장된 매우 균일한 산화막 두께를 보여주는 그래프로서, 이러한 산화막 감소 현상은 N2의 산화막 억제현상을 잘 나타내고 있다. 자연산화막의 생성을 감소시키기 위해서는 산화막 생성을 억제시킬 수 있는 도우즈까지는 사용하지 않고 그보다 낮은 도우즈를 사용해도 된다는 것을 보여 준다.
도3a 및 도3b에 본 발명의 일실시예에 의한 자연산화막 성장을 억제시키기 위한 반도체소자 제조방법을 공정순서에 따라 도시하였다.
먼저 도3a에 나타낸 바와 같이 실리콘기판(1)의 소정영역에 STI(shallow trench isolation)에 의해 소자분리영역(2)을 형성한 후, 기판 표면에 터널산화막(3)을 형성한다. 이어서 플로팅게이트 형성을 위하여 인이 도핑된 폴리실리콘(4)을 증착한 후, N2 이온주입(5)을 블랭킷(blanket)으로 실시한다. 이때, 도우즈는 1E13~1E14/cm2의 범위를 초과하지 않도록 하고, 이온주입 에너지는 15~30KeV로 하여 이온주입을 실시하는 것이 바람직하다.
다음에 도3b에 나타낸 바와 같이 상기 폴리실리콘을 소정의 플로팅게이트 패턴으로 패터닝한 후, 이와 같이 형성된 플로팅게이트를 포함한 기판 전면에 산화막, 질화막, 산화막을 연속적으로 증착하여 ONO막(6)을 형성한다. 이때, 제1산화막 형성시 로딩온도는 400℃ 이상으로 하며, DCS 및 N2O의 소오스가스를 사용한다.
상기한 바와 같이 플로팅게이트 형성용 폴리실리콘을 증착한 후, N2 이온주입에 의한 질화처리를 한 다음에 패터닝하고 ONO 형성공정을 진행하면, 종래 문제가 되었던 ONO막중 제1산화막 형성공정시 발생하는 자연산화막의 성장을 폴리실리콘 상부 계면에서의 질소의 파일업(pile-up)에 의해 억제할 수 있다.
상기와 같이 플로팅게이트 형성을 위한 폴리실리콘 이외에도 실리콘이 드러난 상태에서 ONO를 증착하는 경우에도 동일한 효과를 얻을 수 있다. 즉, ONO막을CVD방식으로 형성하는구조에서의 자연산화막의 성장을 극소화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 플로팅게이트 형성용 폴리실리콘위에 N2 이온주입에 의한 질화처리를 실시한 후, ONO 형성공정을 진행함으로써 3Å 미만으로 균일한 자연산화막 성장을 억제시킬 수 있다. 이에 따라 결과적으로 IPO의 전기적 두께의 균일성을 5Å 이하로 제어할 수 있게 되어 메모리소자의 소거 결함(erase fail)에 의한 수율 저하의 요인을 원천적으로 줄일 수 있게 된다.
Claims (3)
- 실리콘기판상에 게이트 형성을 위한 폴리실리콘을 증착하는 단계와;상기 증착된 폴리실리콘층에 N2를 이온주입하여 질화처리하는 단계;상기 폴리실리콘층을 소정의 게이트패턴으로 패터닝하는 단계; 및상기 폴리실리콘 게이트를 포함한 기판상에 제1산화막, 질화막, 제2산화막을 연속적으로 증착하여 ONO막을 형성하는 단계를 포함하여 이루어지는 메모리소자의 층간절연막 증착공정시의 자연산화막 성장을 억제하기 위한 반도체소자의 제조방법.
- 제1항에 있어서,상기 N2 이온주입시의 도우즈는 1E13~1E14/cm2의 범위를 초과하지 않도록 하고, 이온주입 에너지는 15~30KeV로 하여 이온주입을 실시하는 것을 특징으로 하는 메모리소자의 층간절연막 증착공정시의 자연산화막 성장을 억제하기 위한 반도체소자의 제조방법.
- 제1항에 있어서,상기 ONO막 형성을 위한 제1산화막 형성시 로딩온도는 400℃ 이상으로 하고, 소오스가스로 DCS 및 N2O를 사용하는 것을 특징으로 하는 메모리소자의 층간절연막 증착공정시의 자연산화막 성장을 억제하기 위한 반도체소자의 제조방법.
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- 2002-12-30 KR KR1020020086329A patent/KR20040059825A/ko not_active Application Discontinuation
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