KR100650757B1 - 반도체 소자의 게이트 형성방법 - Google Patents
반도체 소자의 게이트 형성방법 Download PDFInfo
- Publication number
- KR100650757B1 KR100650757B1 KR1020050056274A KR20050056274A KR100650757B1 KR 100650757 B1 KR100650757 B1 KR 100650757B1 KR 1020050056274 A KR1020050056274 A KR 1020050056274A KR 20050056274 A KR20050056274 A KR 20050056274A KR 100650757 B1 KR100650757 B1 KR 100650757B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate
- hftbo
- source gas
- gas flow
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 33
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000004888 barrier function Effects 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 129
- 239000007789 gas Substances 0.000 claims description 42
- 238000010926 purge Methods 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 239000012495 reaction gas Substances 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000011084 recovery Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 238000000427 thin-film deposition Methods 0.000 claims description 8
- 150000002902 organometallic compounds Chemical class 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 238000009832 plasma treatment Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000000376 reactant Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 14
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910001423 beryllium ion Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000005416 organic matter Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910008486 TiSix Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명의 게이트 형성방법은, 소자분리막이 구비된 반도체 기판을 제공하는 단계와, 상기 기판 상에 실리콘계 산화막을 형성하는 단계와, 상기 실리콘계 산화막 상에 게이트 절연막으로서 HfTbO막을 형성하는 단계와, 상기 기판 결과물을 N2O 플라즈마 처리하는 단계와, 상기 기판 결과물을 고온 열처리하는 단계와, 상기 기판 결과물 상에 베리어 금속막과 게이트용 금속막을 순차로 형성하는 단계와, 상기 게이트용 금속막, 베리어 금속막, HfTbO막 및 실리콘계 산화막을 순차로 식각하는 단계를 포함한다. 본 발명에 따르면, 금속계 게이트에 게이트 산화막 물질로서 유전상수가 큰 HfTbO(ε=30∼50) 삼원계 고유전막을 채용함으로써, 게이트 산화막의 유효 두께를 낮출 수 있음은 물론 누설전류 발생 억제력을 향상시킬 수 있다.
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명에 따른 HfTbO막 증착 과정을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 실리콘계 산화막 4 : HfTbO막
5 : 베리어 금속막 6 : 게이트용 금속막
7 : 마스크패턴 8 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 집적도가 급격하게 증가되는 추세에서, 모스팻(MOSFET) 소자의 게이트 도전막으로 주로 사용되어온 폴리실리콘막 또는 폴리사이드막으로는 미 세 선폭에서 요구되는 저저항값을 구현하는데 한계가 있는 바, 새로운 물질 및 구조의 게이트에 대한 개발이 필요하게 되었고, 그래서, 금속 게이트에 대한 연구 및 개발이 활발히 진행되고 있다.
한편, 상기 게이트 도전막 뿐 아니라, 게이트 절연막의 경우도 고집적화가 진행됨에 따라 그 구성 재료의 개선이 요구되고 있다. 일반적으로, 모스팻(MOSFET) 소자의 게이트 절연막 재료로는 열산화에 의한 실리콘 산화막(SiO2)이 이용되어져 왔다. 그런데, 반도체 소자의 집적도가 증가되면서, 게이트 절연막의 두께 감소가 함께 요구되고 있는데, 게이트 절연막의 재료로서 실리콘 산화막이 이용되는 경우, 게이트 절연막의 두께가 너무 얇아지게 되면, 상기 게이트 절연막을 통해 다이렉트 터널링(direct tunneling)에 의한 누설 전류가 커지기 때문에, 결과적으로, 소자 특성이 안정적이지 못하게 된다.
그러나, 실리콘 산화막(SiO2) 보다 유전율이 큰 고유전 물질을 게이트 절연막 재료로 적용할 때, 실리콘 산화막(SiO2)을 사용하는 경우와 비교하여 유효 두께를 현저히 낮출 수 있게 된다. 그러므로, 고집적 소자에 적용할 수 있는 고유전 물질을 게이트 절연막 재료로 이용하고자 하는 연구가 활발하게 진행되고 있고, 그 예로서, HfO2(ε=20) 또는 Ta2O5(ε=25)막 등의 고유전 물질에 대한 연구가 이루어지고 있다.
상기 HfO2 또는 Ta2O5 막은 SiO2에 비해 5∼6배 정도의 높은 유전율을 갖는 것과 관련해서 게이트 산화막의 유효 두께를 손쉽게 감소시킬 수 있으며, 그래서, 고집적 소자의 제조에 유리하게 적용할 수 있다.
그러나, 상기 HfO2막은 그 물질 특성상 열적 안정성이 취약하고, Ta2O5 막은 높은 누설전류 특성을 갖는다는 문제점이 있다. 그러므로, 상기 HfO2 또는 Ta2O5막들을 게이트 절연막 물질로 적용하기 위해서는, 그 증착 후에 누설 전류 특성 및 막질 개선을 위한 열처리가 필수적으로 수행되어야 한다. 그런데, 상기 후속 열처리가 진행됨에 따라, 게이트 절연막과 실리콘 기판의 계면에 저유전율 물질인 SiOX, Hf1-XSiXO2막등이 형성됨으로써, 실질적으로 원하는 수준의 유효두께 감소 효과를 얻지 못한다.
또한, 금속계 게이트 전극에 상기 Ta2O5막을 게이트 절연막으로 적용할 때, 게이트 전극의 일함수(Work Funtion)가 크기 때문에 NMOS 영역의 문턱전압이 1V 이상이 나오고, 이러한 높은 문턱전압을 낮추기 위해 B(보론) 대신 P(인)를 이온주입해야 하였다. 그런데, 이 경우 NMOS 영역에 매몰채널(Buried Channel)이 형성되므로 여러 가지 문제점이 발생된다.
결국, 상기 HfO2 또는 Ta2O5막을 게이트 산화막 물질로 적용함에 있어서, 종래 기술로는 유효 두께, 누설 전류 특성, 열적 안정성 및 문턱전압 조절의 용이성 모두를 만족시킬 수 없다.
따라서, 본 발명은 상기와 같은 제반 문제점을 해결하기 위하여 안출된 것으로서, 고유전 물질의 게이트 산화막 물질로의 적용시에 유효 두께, 누설 전류 특성, 열적 안정성 및 문턱전압 조절의 용이성 모두를 만족시킬 수 있는 게이트 형성 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 게이트 형성방법은, 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 실리콘계 산화막을 형성하는 단계; 상기 실리콘계 산화막 상에 게이트 절연막으로서 HfTbO막을 형성하는 단계; 상기 기판 결과물을 N2O 플라즈마 처리하는 단계; 상기 기판 결과물을 고온 열처리하는 단계; 상기 기판 결과물 상에 베리어 금속막과 게이트용 금속막을 순차로 형성하는 단계; 및 상기 게이트용 금속막, 베리어 금속막, HfTbO막 및 실리콘계 산화막을 순차로 식각하는 단계;를 포함한다.
여기서, 상기 실리콘계 산화막은 실리콘 산화막(SiO2) 또는 실리콘 질산화막(SiON)으로 형성하되, RTP(Rapid Thermal Process : 이하, RTP) 방식으로 700∼1100℃ 온도에서 15Å이하 두께로 형성한다.
상기 HfTbO막은 ALD 방법에 따라 300∼500℃의 온도에서 20∼500Å의 두께로 형성한다.
여기서, 상기 ALD 방법을 이용한 HfTbO막의 증착은, Hf 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 HfXOY 박막 증착 싸이클(회수:n)과 Tb 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 TbXOY 박막 증착 싸이클(회수:m)을 n:m이 9:1 이하가 되도록 반복 수행하는 방식으로 진행하거나, 또는, Hf 소오스가스 플로우 단계, 퍼지 단계, Tb 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 HfTbO 박막 증착 싸이클을 Hf 소오스가스 플로우 및 퍼지 회수(n')와 Tb 소오스가스 플로우 및 퍼지 회수(m')를 n':m'이 9:1 비율 이하가 되도록 제어하면서 반복 수행하는 방식으로 진행한다.
이때, 상기 HfTbO막의 증착은 Hf의 소오스가스로 C16H36HfO4를 사용하거나 Hf를 함유한 다른 유기금속화합물(TDEAHf, TEMAHf 등)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3, 플라즈마 O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 소오스가스는 50∼500sccm을 플로우시키고, 반응가스는 0.1∼1slm을 플로우시키며, 특히, 반응가스가 O3인 경우 그 농도범위를 200±20g/m3로 한다.
또한, 상기 HfTbO막의 증착은 Tb의 소오스가스로 Tb(OC2H5)3를 사용하거나 Tb를 함유한 다른 유기금속화합물(Tb(CH3)3 등)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3, 플라즈마 O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 소오스가스는 50∼500sccm을 플로우시키고, 반응가스는 0.1∼1slm을 플로우시키며, 특히, 반응가스가 O3인 경우 그 농도범위를 200±20g/m3로 한다.
상기 HfTbO막의 N2O 플라즈마 처리는, HfTbO막내 유기물 및 질소를 제거하고 산소 결핍지역에 산소를 공급하여주기 위한 저온 어닐링 공정으로서, 100∼500W의 RF 전력을 갖는 플라즈마를 이용해서, 200∼500℃ 온도범위와 0.1∼10torr 압력범위에서, N2O 가스 분위기로 1∼5분 동안 진행한다.
상기 HfTbO막의 고온 열처리는, 비정질 HfTbO막의 결정화를 유도하여 궁극적으로 HfTbO막의 유전성을 향상시키기 위한 열처리 단계로서, N2 또는 O2/N2(O2/N2=0.1이하) 분위기에서 500∼900℃의 온도로 진행한다.
여기서, 상기 고온 열처리는 전기로를 이용하여 600∼800℃ 온도로 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행하거나, RTP를 이용하여 500∼800℃ 온도로 상압(700∼760torr) 또는 감압(1∼100torr) 챔버내에서 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 게이트 산화막 물질로서 HfTbO 삼원계 고유전막을 채용한 금속계 게이트를 구성한다.
이 경우, HfTbO(ε=30∼50)막이 종래의 HfO2(ε=20)막 또는 Ta2O5(ε=25)막 보다 유전상수가 크고 누설전류가 적으며 열적 안정성이 뛰어난 물질인 것과 관련해서, 게이트 산화막을 차세대 고집적 소자에 적용하기에 용이한 얇은 두께로 형성시킬 수 있으며 안정정인 누설 전류 특성을 얻을 수 있다.
특히, 상기 HfTbO막은 열적 안정성이 뛰어난 물질인 것과 관련하여, 금속계 게이트 형성공정에서 선택적 산화(Selective oxidation)시 게이트 절연막과 실리콘 기판의 계면에 발생하는 저유전 산화막으로 인한 유효 산화막(Teff) 두께 증가 현상 을 억제할 수 있다. 또한, 후속되는 산화분위기에서의 열처리 공정에 대한 저항성이 증가된다.
또한, 종래 Ta2O5막을 금속계 게이트의 절연막으로 적용할 경우, 게이트 전극의 일함수(Work Funtion)가 크기 때문에 NMOS 영역의 문턱전압이 1V 이상이 나오고, 이러한 높은 문턱전압을 낮추기 위해 B(보론) 대신 P(인)를 이온주입해야 하였다. 그런데, 이 경우 NMOS 영역에 매몰채널(Buried Channel)이 형성되므로 여러 가지 문제점이 발생된다. 그러나, 본 발명의 HfTbO막의 경우 Ta2O5막에 비하여 문턱전압 조절이 용이하고, 따라서, 소자의 신뢰성이 향상된다.
결과적으로, HfTbO 막을 채용한 금속계 게이트는 유효 두께, 누설 전류 특성, 열적 안정성 및 문턱전압 조절의 용이성 모든 면에서 종래의 HfO2(ε=20)막 또는 Ta2O5(ε=25)막을 채용한 금속계 게이트에 비해 우수하며 차세대 디램 제품에 용이하게 적용할 수 있다.
자세하게, 도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 표면에 공지된 STI(Shallow Trench Isolation) 공정으로 액티브영역을 한정하는 소자분리막들(2)을 형성하고, 이어서, 상기 반도체 기판(1)의 계면특성이 향상되도록 기판(1) 상에 실리콘 산화막(SiO2) 또는 실리콘 질산화막(SiON)과 같은 실리콘계 산화막(3)을 RTP(Rapid Thermal Process) 방식으로 O2 또는 N2O 가스 분위기 및 700∼1100℃ 온도 범위에서 15Å이하 두께로 형성한다. 여기서, 특히, 상기 실리콘 질산화막은 후 속 O2 분위기에서 열처리시 반도체 기판(1)의 산화를 억제하는 역할을 한다.
그런다음, 상기 실리콘계 산화막(3) 상에 게이트 절연막으로서 HfTbO막(4)을 ALD 방법에 따라 300∼500℃의 온도에서 20∼500Å의 두께로, 바람직하게는, 20∼100Å의 두께로 형성한다.
도 2는 ALD 공정에 따른 HfTbO막(4) 증착 과정을 설명하기 위한 도면으로서, 상기 HfTbO막(4)의 증착은, 도시된 바와 같이, Hf 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 HfXOY 박막 증착 싸이클(회수:n)과 Tb 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 TbXOY 박막 증착 싸이클(회수:m)을 n:m이 9:1 이하가 되도록 반복 수행하는 방식으로 진행하거나, 또는, Hf 소오스가스 플로우 단계, 퍼지 단계, Tb 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 HfTbO 박막 증착 싸이클을 Hf 소오스가스 플로우 및 퍼지 회수(n')와 Tb 소오스가스 플로우 및 퍼지 회수(m')를 n':m'이 9:1 비율 이하가 되도록 제어하면서 반복 수행하는 방식으로 진행한다.
이때, 상기 HfTbO막(4)의 증착은 Hf의 소오스가스로 C16H36HfO4를 사용하거나 Hf를 함유한 다른 유기금속화합물(TDEAHf, TEMAHf 등)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3, 플라즈마 O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 Hf의 소오스가스는 50∼500sccm을 플로우시키고, 상기 반응가스는 0.1∼1slm을 플로우시킨다. 특히, 반응가스가 O3인 경우 그 농도는 200±20g/㎥으로 한다.
또한, 상기 HfTbO막(4)의 증착은 Tb의 소오스가스로 Tb(OC2H5)3를 사용하거나 Tb를 함유한 다른 유기금속화합물(Tb(CH3)3 등)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3, 플라즈마 O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용한다. 이때, 상기 Tb의 소오스가스는 50∼500sccm을 플로우시키고, 상기 반응가스는 0.1∼1slm을 플로우시킨다. 특히, 반응가스가 O3인 경우 그 농도는 200±20g/㎥으로 한다.
도 1b를 참조하면, ALD 방법에 따라 상기 HfTbO막(4)을 형성한 후, HfTbO막(4)내 유기물 및 질소를 제거하고 산소 결핍지역에 산소를 공급하여주기 위하여 N2O 플라즈마로 저온 어닐링을 수행한다. 여기서, 상기 N2O 플라즈마를 이용한 저온 어닐링은, 100∼500W의 RF 전력을 갖는 플라즈마를 이용해서, 200∼500℃ 온도범위와 0.1∼10torr 압력범위에서, N2O 가스 분위기로 1∼5분 동안 수행한다.
그런다음, 상기 HfTbO막(4)의 결정화를 유도하여 궁극적으로 HfTbO막(4)의 유전성을 향상되도록, 전기로 열공정 또는 RTP 방식으로, N2 또는 O2/N2(O2/N2=0.1이하) 분위기에서 500∼900℃ 온도로 고온 열처리을 수행한다. 이때, 상기 전기로를 이용한 고온 열처리는 600∼800℃ 온도로 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 수행하고, RTP를 이용한 고온 열처리는 500∼800℃ 온도로 상압(700∼760torr) 또는 감압(1∼100torr) 챔버내에서 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 수행한다.
그런 후, 도 1c에 도시된 바와 같이, 상기 HfTbO막(4) 상에 TiN 또는 WN와 같은 베리어 금속막(5)을 형성한다. 그런다음, 상기 베리어 금속막(5) 상에 게이트 용 금속막(6)으로서 WSix, TiSix 및 W로 구성된 그룹으로부터 선택되는 어느 하나의 금속막(6)을 형성한다. 그런다음, 상기 게이트용 금속막(6) 상에 게이트 패턴 형성을 위한 마스크패턴(7)을 형성한다.
도 1d를 참조하면, 상기 마스크패턴(7)을 식각장벽으로 이용해서 상기 게이트용 금속막(6), 베리어 금속막(7), HfTbO막(4) 및 실리콘계 산화막(3)을 순차로 식각하여 게이트(8)를 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트 산화막 물질로서 유전상수가 큰 HfTbO(ε=30∼50) 삼원계 고유전막을 채용한 금속계 게이트를 구성함으로써, 게이트 산화막의 유효 두께를 낮출 수 있음은 물론 누설전류 발생 억제력을 향상시킬 수 있는 바, 고집적 메모리 제품에서 요구하는 얇은 두께의 안정된 누설전류 특성을 갖는 금속계 게이트를 구현할 수 있다.
게다가, 상기 HfTbO막은 후속 열공정 및 산화분위기에 대한 저항성이 종래의 HfO2(ε=20)막 또는 Ta2O5(ε=25)막 보다 크므로, 금속 게이트 적용시 사용되는 선 택적 산화(Selective oxidation)공정시 유효 산화막(Teff) 두께 증가 현상이 억제되고, H2 리치(rich) 산화분위기에서 신뢰성 저하에 대한 저항성이 커지기 때문에, 소자의 내구성 및 신뢰성이 향상되는 효과를 얻을 수 있다.
더불어, 본 발명에서 HfTbO막을 게이트 산화막으로 적용한 금속계 게이트가 종래 Ta2O5막을 적용한 게이트에 비하여 문턱전압 조절이 용이하다.
결과적으로, 본 발명에서 HfTbO막을 채용한 금속계 게이트는 유효 두께, 누설 전류 특성, 열적 안정성 및 문턱전압 조절의 용이성 모든 면에서 종래의 HfO2(ε=20)막 또는 Ta2O5(ε=25)막을 채용한 금속계 게이트에 비해 우수하며 차세대 디램 제품에 용이하게 적용할 수 있다.
Claims (12)
- 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 기판 상에 실리콘계 산화막을 형성하는 단계;상기 실리콘계 산화막 상에 게이트 절연막으로서 HfTbO막을 형성하는 단계;상기 기판 결과물을 N2O 플라즈마 처리하는 단계;상기 기판 결과물을 고온 열처리하는 단계;상기 기판 결과물 상에 베리어 금속막과 게이트용 금속막을 순차로 형성하는 단계; 및상기 게이트용 금속막, 베리어 금속막, HfTbO막 및 실리콘계 산화막을 순차로 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 실리콘계 산화막은 실리콘 산화막(SiO2) 또는 실리콘 질산화막(SiON)으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 실리콘계 산화막은 RTP(Rapid Thermal Process) 방식으로 700∼1100℃ 온도에서 15Å이하 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 HfTbO막은 ALD 방법에 따라 300∼500℃의 온도에서 20∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 ALD 방법을 이용한 HfTbO막의 증착은, Hf 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 HfXOY 박막 증착 싸이클(회수:n)과 Tb 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 TbXOY 박막 증착 싸이클(회수:m)을 n:m이 9:1 이하가 되도록 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 ALD 방법을 이용한 HfTbO막의 증착은, Hf 소오스가스 플로우 단계, 퍼지 단계, Tb 소오스가스 플로우 단계, 퍼지 단계, 반응가스 플로우 단계 및 퍼지 단계의 HfTbO 박막 증착 싸이클을 Hf 소오스가스 플로우 및 퍼지 회수(n')와 Tb 소오스가스 플로우 및 퍼지 회수(m')를 n':m'이 9:1 비율 이하가 되도록 제어하면서 반복 수행하는 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 HfTbO막의 증착은 Hf의 소오스가스로 C16H36HfO4를 사용하거나 Hf를 함유한 다른 유기금속화합물(TDEAHf, TEMAHf 등)로 구성된 그룹으 로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 200±20g/m3), 플라즈마 O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 HfTbO막의 증착은 Tb의 소오스가스로 Tb(OC2H5)3를 사용하거나 Tb를 함유한 다른 유기금속화합물(Tb(CH3)3 등)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하고, 반응가스로 O3(농도 : 200±20g/m3), 플라즈마 O2 및 H2O 증기로 구성된 그룹으로부터 선택되는 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 7 항 또는 제 8 항에 있어서,상기 소오스가스는 50∼500sccm을 플로우시키고, 반응가스는 0.1∼1slm을 플로우시키는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 HfTbO막의 N2O 플라즈마 처리는, 저온 어닐링 공정으로서, 100∼500W의 RF 전력을 갖는 플라즈마를 이용해서, 200∼500℃ 온도범위 및 0.1∼10torr 압력범위에서, N2O 가스 분위기로 1∼5분 동안 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 HfTbO막의 고온 열처리는, N2 또는 O2/N2(O2/N2=0.1 이하) 분위기에서 500∼900℃의 온도로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 11 항에 있어서, 상기 고온 열처리는, 전기로를 이용하여 600∼800℃ 온도로 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행하거나, RTP를 이용하여 500∼800℃ 온도로 상압(700∼760torr) 또는 감압(1∼100torr) 챔버내에서 상기 선택된 가스를 5sccm∼5slm만큼 플로우 시키면서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050056274A KR100650757B1 (ko) | 2005-06-28 | 2005-06-28 | 반도체 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050056274A KR100650757B1 (ko) | 2005-06-28 | 2005-06-28 | 반도체 소자의 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100650757B1 true KR100650757B1 (ko) | 2006-11-27 |
Family
ID=37713910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050056274A KR100650757B1 (ko) | 2005-06-28 | 2005-06-28 | 반도체 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100650757B1 (ko) |
-
2005
- 2005-06-28 KR KR1020050056274A patent/KR100650757B1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101282343B1 (ko) | 금속게이트를 갖는 반도체장치 및 그 제조 방법 | |
| KR100618815B1 (ko) | 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 | |
| US6303481B2 (en) | Method for forming a gate insulating film for semiconductor devices | |
| KR100545706B1 (ko) | 반도체 소자 제조방법 | |
| US7429540B2 (en) | Silicon oxynitride gate dielectric formation using multiple annealing steps | |
| KR100993124B1 (ko) | 플라즈마 질화된 게이트 유전체의 두 단계 포스트 질화어닐링을 위한 개선된 제조 방법 | |
| US7544996B2 (en) | Methods of fabricating a semiconductor device having a metal gate pattern | |
| US7473994B2 (en) | Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device | |
| KR20050106091A (ko) | 낮은 ｅｏｔ 플라즈마 질화 게이트 절연체를 위한 ２ 단계포스트 질화 어닐링 | |
| CN101290886B (zh) | 栅极介质层及栅极的制造方法 | |
| KR20060100092A (ko) | 반도체 장치의 제조 방법 | |
| JP2007123662A (ja) | 半導体装置の製造方法および半導体装置 | |
| WO2004107451A1 (ja) | Ｍｉｓ型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法 | |
| WO2005074037A1 (ja) | 半導体装置の製造方法 | |
| US20080128833A1 (en) | High-Dielectric-Constant Film, Field-Effect Transistor and Semiconductor Integrated Circuit Device Using the Same, and Method for Producing High-Dielectric-Constant Film | |
| KR100680970B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100650757B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100650756B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100650758B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| JP2008235397A (ja) | 半導体装置の製造方法 | |
| KR100755072B1 (ko) | 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그제조방법 | |
| JP5141321B2 (ja) | 半導体装置の製造方法 | |
| JP2006190801A (ja) | 成膜方法及び半導体装置の製造方法 | |
| KR100745073B1 (ko) | 하프늄니오븀옥사이드(ＨｆＮｂＯ) 게이트절연막을 갖는반도체소자 및 그 제조방법 | |
| KR100721203B1 (ko) | 3원계 옥사이드 게이트절연막을 갖는 반도체소자 및 그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |