CN101290886B - 栅极介质层及栅极的制造方法 - Google Patents
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Abstract
一种栅极介质层的制造方法，包括：提供半导体衬底；对所述半导体衬底表面进行氮化处理；对经过所述氮化处理的半导体衬底表面执行氧化工艺，形成含氧的介质层。本发明还提供一种栅极的制造方法。通过本发明方法形成的栅极介质层具有较薄的厚度和较好的厚度均匀性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种栅极介质层及栅极的制造方法。
背景技术
自金属氧化物半导体晶体管发明以来，氧化硅由于与硅、多晶硅良好的集成特性，一直作为栅极介质层最主要的材料。随着集成度的提高，栅极尺寸越来越小，相应的，作为栅极介质层的氧化硅层的厚度也需要不断的减薄，这对形成的氧化硅层的厚度均匀性、缺陷控制等膜层特征的要求也越来越高，从而对氧化硅层的制造工艺提出了更高的要求，现有的制造氧化硅的方法形成的氧化硅层已经不能满足在90nm及其以下的技术节点对栅极介质层的要求。
专利号为US 6555485 B1的美国专利公开了一种形成栅极介质层的方法。图1至图3为所述美国专利公开的形成氧化硅层的方法各步骤相应的剖面示意图。
如图1所示，首先提供一半导体衬底100，在所述半导体衬底100上形成氧化硅层200。接着，如图2所示，对所述氧化硅200表面进行氮化处理，使得所述氧化硅层200中掺入氮，形成氮氧硅化合物层300。然后，对所述氮氧硅化合物层300执行高温退火工艺，如图3所示，使所述氮氧硅化合物300暴露于氧气或一氧化氮400气氛中，在600至1000度的高温下执行退火工艺。
上述方法通过氧化工艺-氮化工艺-退火工艺形成栅极介质层，形成的栅极氧化层的厚度主要是由氧化工艺决定。现有的氧化工艺有高温氧化炉氧化、快速热氧化(Rapid Thermal Oxidation，RTO)、原位产生水蒸汽法(In-Situ Stream Generation，ISSG)等，所述的氧化工艺都是较高的温度(例如800至1100度)下进行，氧化的速率也较快，使得在形成厚度较薄(例如2nm以下)的氧化硅层时，工艺控制变得较为困难，形成的氧化硅层的均匀性也较差，甚至是无法形成薄氧化硅层(例如2nm以下)。虽然通过降低氧化时温度可减缓氧化速率，但也使形成的氧化硅层的致密度减小，缺陷增加。氧化硅层厚度的均匀性变差、致密度减小以及缺陷增加均会造成氧化硅层的绝缘能力下降，产生隧道漏电流、氧化层击穿等问题，进而使得形成的半导体器件的稳定性和电学性能下降。
发明内容
本发明提供一种栅极介质层及栅极的制造方法，本发明能够形成厚度薄、均匀性好的栅极介质层。
本发明提供的一种栅极介质层的制造方法，包括：
提供半导体衬底；
对所述半导体衬底进行氮化处理；
对经过所述氮化处理的半导体衬底执行氧化工艺，形成含氧的介质层。
可选的，所述氮化为低温等离子体氮化或去耦等离子体氮化中的一种。
可选的，所述氮化为去耦等离子体氮化，所述去耦等离子体氮化所用的气体为N2或N2与He的混合气体。
可选的，所述氮化为去耦等离子体氮化，所述去耦等离子体氮化所用的气体为N2O、NO、NH3中的一种。
可选的，所述氧化为快速热氧化、高温炉管氧化、原位生成水蒸气法氧化中的一种。
可选的，所述氧化为原位生成水蒸气法氧化，所述原位生成水蒸气法氧化与所述去耦等离子体氮化在集成工艺腔中进行。
可选的，该方法进一步包括：对所述含氧的介质层进行氮化处理。
可选的，对所述含氧的介质层进行的氮化为高温炉管氮化、快速热处理氮化、低温等离子体氮化、去耦等离子体氮化中的一种。
可选的，该方法进一步包括：对所述含氧的介质层进行氮化处理后退火。
可选的，该方法进一步包括：对所述含氧的介质层进行氮化处理后退火，所述退火和对所述含氧介质层进行氮化处理在集成工艺腔中进行。
本发明还提供一种栅极的制造方法，包括：
提供半导体衬底；
对所述半导体衬底表面进行氮化处理；
对经过所述氮化处理的半导体衬底表面执行氧化工艺，形成含氧的介质层；
在所述含氧的介质层上形成多晶硅层；
图形化并刻蚀所述多晶硅层和所述含氧的介质层。
可选的，所述氮化为低温等离子体氮化或去耦等离子体氮化中的一种。
可选的，该方法进一步包括：在所述含氧的介质层上形成多晶硅层之前对所述含氧的介质层进行氮化和氮化后退火。
可选的，该方法进一步包括：在所述含氧的介质层上形成多晶硅层之后向所述多晶硅层中掺入磷。
与现有技术相比，本发明具有以下优点：
本发明的栅极介质层的制造方法，在对半导体衬底执行氧化工艺之前首先对半导体衬底表面执行氮化工艺，在所述半导体衬底表面掺入氮，形成一薄层含氮的缓冲层，该缓冲层的存在使得后步对所述半导体衬底表面的氧化工艺的氧化速率减缓，即增大了所述氧化工艺参数的调整对形成的含氧介质层厚度变化的灵敏度，使得后续的氧化工艺可控性更高，能够通过氧化工艺参数的调整形成厚度较薄的栅极介质层；
另外，由于本发明中的去耦等离子体氮化工艺形成的缓冲层厚度的均匀性较好，从而使形成的栅极介质层也具有较好的均匀性，并使栅极介质层下表面和所述半导体衬底表面的交界面具有稳定一致的电学特性；进一步的，使形成的半导体器件具有较高的载流子迁移率和开启灵敏性，提高了器件的电学性能和稳定性。
本发明方法中还通过对所述栅极介质层的氮化和退火工艺在所述栅极介质层中掺入氮，进一步提高了所述栅极介质层的介电常数，从而可减小穿过该栅极介质层的隧道漏电流并提高击穿电压，并能够有效阻止后续工艺中形成的栅极中的掺杂离子例如磷穿透所述栅极介质层，提高了形成的器件的稳定性。
附图说明
图1至图3为现有一种形成氧化硅层的方法各步骤相应的剖面示意图；
图4为本发明栅极介质层的制造方法的实施例的流程图；
图5为本发明栅极介质层的制造方法的实施例中提供的半导体衬底的剖面示意图；
图6为图5所示的半导体衬底经过氮化处理后的剖面示意图；
图7为对图6所示的经过氮化处理的半导体衬底执行氧化工艺后的剖面示意图；
图8为本发明的栅极的制造方法的实施例的流程图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
随着半导体制造技术的发展，栅极的尺寸越作越小，作用在栅极上的工作电压也需要相应的下降，为保证形成的半导体器件的快速响应特性，相应的栅极介质层的厚度也需要随着栅极尺寸的不断减小而减薄。一般而言，栅极的尺寸与该栅极相应的栅极介质层之比大约为45至50，这意味着，当栅极尺寸缩小到65nm甚至更小时，与该栅极相应的栅极介质层的厚度要小于1.5nm。这对现有形成栅极介质层的工艺是较大的挑战。本发明提供一种栅极介质层的制造方法，该方法首先对半导体衬底表面执行等离子体氮化工艺，在所述半导体衬底表面形成一厚度均匀的含氮的缓冲层，该缓冲层在后续的氧化工艺中起到减缓氧化工艺的速率的作用，使得后续的氧化工艺可控性更高；接着对所述已经执行等离子体氮化工艺的半导体衬底执行氧化工艺，在所述半导体衬底表面形成一含氧的介质层，即形成了栅极介质层，该栅极介质层中也含有氮。本发明方法通过对半导体衬底表面执行等离子体氮化工艺，在所述半导体衬底表面掺入氮，形成一薄层含氮的缓冲层，该缓冲层的存在使得对所述半导体衬底表面的氧化工艺的氧化速率减缓，即增大了所述氧化工艺参数的调整对形成的含氧介质层厚度变化的灵敏度，使得能够通过氧化工艺参数的调整形成厚度较薄的栅极介质层；另外，由于本发明中的等离子体氮化工艺形成的缓冲层的厚度的均匀性较好，从而使得形成含氧的介质层即栅极介质层也具有较好的均匀性。
下面结合实施例对本发明的栅极介质层的制造方法进行描述。
图4为本发明的栅极介质层的制造方法的实施例的流程图。
如图4所示，首先提供一半导体衬底(S100)。
接着，对所述半导体衬底进行氮化处理，在所述半导体衬底表面形成含氮的缓冲层(S110)。
然后，对经过所述氮化处理的半导体衬底执行氧化工艺，形成含氧的介质层(S120)。
下面结合剖面图对该实施例进行描述。如图5所示，提供一半导体衬底10，所述半导体衬底可以是单晶硅、多晶硅、非晶硅中的一种，也可以是绝缘层上硅(Silicon On Insulator，SOI)结构，在所述半导体衬底10中可以掺入N型杂质或P型杂质。
对所述半导体衬底10表面进行预清洗，去除所述半导体衬底10表面的氧化物或其它杂质。由于所述半导体衬底10暴露在空气中可在表面形成自然氧化层，该自然氧化层的厚度均匀性和膜层特性均较差，为避免该自然氧化层对后续形成的栅极介质层膜层特性的影响，需要将该自然氧化层去除。通常的去除方法为湿法腐蚀，例如BOE或HF或RCA清洗等。
完成对所述半导体衬底10表面的清洗之后，去除了所述半导体衬底10表面的有机或无机污染物和自然氧化层。接着，对所述半导体衬底10表面进行氮化处理，在所述半导体10表面形成如图6所示的含氮的缓冲层12。所述氮化为等离子体氮化。等离子体氮化即将所述半导体衬底10表面暴露在含氮的等离子体环境中，使所述等离子体环境中的氮离子能够植入所述半导体衬底10的表面，在所述半导体衬底10表面形成一薄层含有氮的缓冲层12，其中所述含氮的等离子体通过微波或射频作用于含氮的气体而产生，所述含氮的气体包括N2O、NO、NH3、N2中的一种。在所述含氮气体中可以掺入惰性气体作为稀释气体。所述等离子体氮化为低温等离子体氮化(Low Temperature PlasmaNitridation)或去耦等离子体氮化(Decoupled Plasma Nitridation，DPN)中的一种。例如所述低温等离子体氮化的工艺可以是远程等离子体氮化(Remote Plasma Nitridation，RPN)。
本实施例中所述等离子体氮化处理中采用DPN工艺，在所述DPN工艺中，工艺腔室中通入含氮的气体，所述含氮的气体为N2或N2与He的混合气体，然后将射频作用于所述氮气，使其电离，产生含氮离子。所述含氮离子被植入所述半导体基底10的表面，形成所述缓冲层12。该缓冲层12使得后续对所述半导体衬底10表面的氧化工艺的氧化速率减缓，即增大了所述氧化工艺参数的调整对通过该氧化工艺后形成含氧的介质层的厚度变化的灵敏度，使得能够通过氧化工艺参数的调整形成厚度较薄的栅极介质层。本实施例中所述去耦等离子体氮化的射频源的功率为0至2000W，工艺腔的压力为5至200mTorr，N2流量为100sccm至1slm，所述去耦等离子体氮化的时间约为1至120s。所述去耦等离子体氮化工艺可通过控制射频功率、工艺腔压力、N2流量以及氮化时间来控制含氮离子植入所述半导体衬底10表面深度或浓度，因而可较为精确的控制所述形成的缓冲层12的厚度和厚度均匀性，使得该缓冲层的厚度较薄，厚度均匀性较好，从而使得后续形成栅极介质层也具有较好的均匀性。
在其它的实施例中所述等离子体氮化工艺也可以是RPN，所述RPN工艺通过微波作用于含氮的气体产生氮气等离子体，并将所述氮气等离子体中的含氮基或氮基植入半导体衬底表面形成一缓冲层，这里不再赘述。
在其它的实施例中，所述缓冲层也可以通过高温炉管氮化或快速热氮化工艺而形成，这里不再赘述。
然后，如图7所示，对经过所述氮化处理的半导体衬底10执行氧化工艺，形成含氧的介质层14，所述含氧的介质层14中含有氮。所述氧化工艺可以是RTO、高温炉管氧化(Fumace Oxidation)、ISSG中的一种。所述氧化工艺氧化的速率较快，但是由于已经在所述半导体衬底10上形成了所述缓冲层12，该缓冲层12的厚度较薄，既保证了氧化工艺能够生成目标厚度的含氧的介质层，又能够减缓氧化工艺的反应速度，从而使得形成厚度小于2.0nm甚至是1.5nm的含氧的介质层14即栅极介质层成为可能。
本实施例中所述氧化为ISSG工艺，该ISSG工艺可与所述的DPN工艺在集成工艺腔(Chamber Cluster)中进行，即该ISSG与所述DPN在同一半导体设备中进行。ISSG为一种湿法氧化工艺，其不同于现有通过氢气在氧气中燃烧生成水蒸汽，并将该水蒸气通入反应腔室的湿法氧化工艺；ISSG将氢气和氧气(或N2O)按一定的比例通入反应腔室中，并在所述反应腔室中的半导体衬底的高温表面发生反应生成H2O、OH以及氧原子，所述氧原子与所述半导体衬底表面发生反应，生成含氧的介质层14。所述ISSG的氧化速率与所述反应腔室中的氧原子的含量具有较大的关系，通过控制所述氧原子的含量可控制所述ISSG氧化的速率，该ISSG氧化工艺中可以引入氮气或其它惰性气体作为稀释气体，也可以引入含Cl的气体作为辅助气体，相对增大反应速率。所述ISSG工艺能够形成厚度均匀、膜层特性好的含氧的介质层，又由于已经对所述半导体衬底10表面进行了氮化处理，形成了所述缓冲层12，该缓冲层12可有效的减缓所述ISSG氧化反应速率，从而使得所述的ISSG工艺可控性较好，有助于形成厚度更薄的例如厚度小于2.0甚至1.5nm、且厚度均匀性更高的含氧的介质层14。本实施例中所述ISSG工艺中的氧气流量为1至15slm，氢气的流量小于10slm。
在其它的实施例中，所述ISSG工艺和DPN工艺也可以各自在独立的半导体设备中进行，这里不再赘述。
在其它的实施例中，对所述半导体衬底10执行的氧化工艺也可以是RTO或高温炉管氧化，这里不再赘述。
接着，对所述含氧的介质层14进行氮化处理，以增加所述含氧的介质层14中的氮的含量，特别是需要增大所述含氧的介质层14的上表面的氮的含量。由于所述含氧的介质层14厚度较薄，为保证形成半导体器件后，减小栅极到所述半导体衬底10的隧道漏电流、阻止栅极中的掺杂的硼离子穿透所述含氧的介质层14、提高所述含氧的介质层14的击穿电压，需要在所述含氧的介质层14中掺入氮，提高介电常数。
对所述含氧的介质层14进行的氮化工艺可以是高温炉管氮化、快速热处理氮化、低温等离子体氮化、去耦等离子体氮化中的一种，所述氮化处理时的气体包括N2O、NO、NH3、N2中的一种。本实施例中对所述含氧的介质层14进行氮化处理的工艺为DPN。
在其它的实施例中，对所述含氧的介质层14进行氮化处理的工艺也可以是快速热处理氮化，或者通过多个不同温度、不同含氮气体的快速热处理氮化步骤实现，这里不再赘述。
完成对所述含氧的介质层14进行氮化处理后，在所述含氧的介质层中进一步的掺入了氮，需要对其进行退火处理，以将所述含氧的介质层14中的氮激活，使其与硅或氧结合成Si-N或O-N键。所述退火在氮气中进行，所述退火的温度为800至1100度。所述退火工艺和所述对所述含氧的介质层14进行氮化处理可在集成工艺腔中进行。
本发明还提供一种栅极的制造方法，图8为本发明的栅极的制造方法的实施例的流程图。
如图8所示，首先，提供一半导体衬底(S100)。所述半导体衬底可以是单晶硅、多晶硅、非晶硅中的一种，也可以是绝缘层上硅(SOI)结构，在所述半导体衬底10中可以掺入N型杂质或P型杂质。
然后，对所述半导体衬底进行氮化处理(S110)。通过所述氮化处理在所述半导体衬底表面形成一含氮的缓冲层。所述氮化处理为等离子体氮化，所述等离子体氮化包括低温等离子体氮化和DPN，本实施例中所述等离子体氮化的工艺为DPN。
接着，对经过所述氮化处理的半导体衬底表面执行氧化工艺，形成含氧的介质层(S120)。所述氧化为ISSG。通过上步的氮化工艺，在所述半导体衬底表面形成一薄的含氮的缓冲层，减缓了所述ISSG的氧化速率，有助于形成厚度较薄且厚度均匀性较好的含氧的介质层，即栅极介质层。
对所述含氧的介质层进行氮化处理和退火处理，增大所述含氧的介质层中的氮的含量。
在所述含氧的介质层上形成多晶层(S130)。形成所述多晶硅层的方法可以是物理气相沉积、化学气相沉积中的一种。向所述多晶硅层中掺入杂质离子，例如磷，增大其电导率。
图形化并刻蚀所述多晶硅层和所述含氧的介质层(S140)。通过在在所述多晶硅层上旋涂光刻胶并曝光显影，形成栅极图案，然后通过刻蚀将所述栅极图案转移到所述多晶硅层和栅极介质层上，形成栅极。
进一步的，在所述栅极两侧的半导体衬底中掺入杂质离子，形成源极和漏极，即形成了金属氧化物半导体晶体管。本发明方法形成的金属氧化物半导体晶体管的栅极介质层厚度较薄，厚度均匀性好，增大了该金属氧化物半导体晶体管的器件稳定性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (9)
1.一种栅极介质层的制造方法，其特征在于，包括：
提供半导体衬底；
对所述半导体衬底进行去耦等离子体氮化处理，使含氮基或氮基植入半导体衬底表面形成缓冲层以减缓后续氧化工艺的氧化速率；
所述去耦等离子体氮化的射频源的功率为0至2000W，工艺腔的压力为5至200mTorr，N2流量为100sccm至1slm，氮化时间为1至120s；
对经过所述去耦等离子体氮化处理的半导体衬底执行氧化工艺，形成含氧的介质层；
对所述含氧的介质层进行氮化和氮化后退火。
2.如权利要求1所述的栅极介质层的制造方法，其特征在于：所述去耦等离子体氮化所用的气体为N2或N2与He的混合气体。
3.如权利要求1所述的栅极介质层的制造方法，其特征在于：所述去耦等离子体氮化所用的气体为N2O、NO、NH3中的一种。
4.如权利要求1所述的栅极介质层的制造方法，其特征在于：所述氧化为快速热氧化、高温炉管氧化、原位生成水蒸气法氧化中的一种。
5.如权利要求2所述的栅极介质层的制造方法，其特征在于：所述氧化为原位生成水蒸气法氧化，所述原位生成水蒸气法氧化与所述去耦等离子体氮化在集成工艺腔中进行。
6.如权利要求1所述的栅极介质层的制造方法，其特征在于：对所述含氧的介质层进行的氮化为高温炉管氮化、快速热处理氮化、低温等离子体氮化、去耦等离子体氮化中的一种。
7.如权利要求1所述的栅极介质层的制造方法，其特征在于：所述退火和对所述含氧介质层进行氮化处理在集成工艺腔中进行。
8.一种栅极的制造方法，其特征在于，包括：
提供半导体衬底；
对所述半导体衬底表面进行去耦等离子体氮化处理，使含氮基或氮基植入半导体衬底表面形成缓冲层以减缓后续氧化工艺的氧化速率；
所述去耦等离子体氮化的射频源的功率为0至2000W，工艺腔的压力为5至200mTorr，N2流量为100sccm至1slm，氮化时间为1至120s；
对经过所述去耦等离子体氮化处理的半导体衬底表面执行氧化工艺，形成含氧的介质层；
对所述含氧的介质层进行氮化和氮化后退火；
在所述含氧的介质层上形成多晶硅层；
图形化并刻蚀所述多晶硅层和所述含氧的介质层。
9.如权利要求8所述的栅极的制造方法，其特征在于，进一步包括：在所述含氧的介质层上形成多晶硅层之后向所述多晶硅层中掺入磷。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110511 Termination date: 20190420 |
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