KR100898399B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 터널 절연막 및 플로팅 게이트용 제1 도전막을 형성하는 단계, 제1 도전막의 치밀화 및 재결정화를 공정을 실시하는 단계, 제1 도전막 상에 플로팅 게이트용 제2 도전막을 형성하는 단계, 제2 도전막, 제1 도전막 및 터널 절연막을 패터닝하고, 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계, 트렌치 내에 소자 분리막을 형성하는 단계, 소자 분리막 및 제2 도전막의 표면을 따라 유전체막을 형성하는 단계, 유전체막 상에 콘트롤 게이트용 제3 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
플래시, 듀얼 플로팅 게이트, 언도프트 폴리실리콘막, 도프트 폴리실리콘막, 싸이클링, 비저항

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 더블 플로팅 게이트 구조를 갖는 플래시 메모리 소자의 전기적 특성을 개선하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원의 공급이 멈추어도 저장된 데이터가 유지되는 비휘발성 반도체 메모리 소자이다. 이러한 데이터가 저장되는 전하 저장층은 예를 들면, 폴리실리콘막 또는 질화막으로 형성할 수 있다. 상술한 플래시 메모리 소자를 구체적으로 설명하면 다음과 같다.
플래시 메모리 소자는 전자가 저장되는 플로팅 게이트 및 전압이 전달되는 콘트롤 게이트(control gate)를 포함하며, 플로팅 게이트를 전기적으로 격리시키는 터널 절연막 및 유전체막을 포함한다.
이 중에서, 플로팅 게이트는 도전막으로 형성할 수 있으며, 바람직하게는 폴 리실리콘막으로 형성한다. 종래에는 이러한 플로팅 게이트를 단층인 싱글 플로팅 게이트(single floating gate) 구조로 형성하였다. 하지만, 이러한 싱글 플로팅 게이트는 반도체 소자의 집적도가 증가함에 따라 크기가 작아지면서 쓰기(write) 및 소거(erase) 동작을 반복하는 싸이클링(cycling) 특성이 저하되는 현상을 보인다. 즉, 반도체 소자의 집적도가 증가할수록 플로팅 게이트 내의 비저항이 증가하여 싸이클링 특성이 저하되는 특성을 보일 수 있다. 이는, 싱글 플로팅 게이트 내의 N 타입(type) 도펀트(dopant)가 터널 절연막(또는 게이트 절연막)을 통한 인터 디퓨전(inter diffusion)현상에 의해 발생하는 결함으로써, 플래시 메모리 소자의 전기적 특성 열화를 유발할 수 있다.
본 발명이 해결하고자 하는 과제는, 제1 도전막 및 제2 도전막으로 적층되는 더블 플로팅 게이트 형성 시, 제1 도전막을 형성한 후 제1 도전막의 치밀화 및 재결정화 공정을 실시함으로써 플래시 메모리 소자의 전기적 특성을 향상시킬 수 있다.
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판상에 터널 절연막 및 플로팅 게이트용 제1 도전막을 형성한다. 제1 도전막의 치밀화 및 재결정화를 공정을 실시한다. 제1 도전막 상에 플로팅 게이트용 제2 도전막을 형성한다. 제2 도전막, 제1 도전막 및 터널 절연막을 패터닝하고, 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 내에 소자 분리막을 형성한다. 소자 분리막 및 제2 도전막의 표면을 따라 유전체막을 형성한다. 유전체막 상에 콘트롤 게이트용 제3 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
터널 절연막 및 플로팅 게이트용 제1 도전막이 형성되기 전에, 반도체 기판상에 스크린 절연막을 형성하고, 반도체 기판 중, 셀 영역이 형성될 영역에 웰을 형성하기 위한 이온주입 공정을 실시하는 단계를 더 포함한다.
스크린 절연막 상에 패드막 및 캐핑막을 순차적으로 형성하고, 반도체 기판 중, 고전압 영역 상의 캐핑막 및 패드막을 제거하여 스크린 절연막을 노출시킨다. 노출된 스크린 절연막 상에 게이트 절연막을 형성하고, 캐핑막 및 패드막을 제거하는 단계를 더 포함한다. 패드막은 질화막으로 형성하고, 캐핑막은 산화막으로 형성한다.
터널 절연막을 형성한 이후에 열처리 공정를 실시하는 단계를 더 포함하며, 열처리 공정은 900℃ 내지 910℃의 온도에서 질소가스(N2)를 주입하여 20분 내지 30분간 실시한다.
제1 도전막은 언도프트 폴리실리콘막(undoped poly-silicon layer)으로 형성한다.
제1 도전막은 저압 화학적 기상 증착법(Low Pressure CVD; LP-CVD)으로 형성하며, 300℃ 내지 530℃의 온도에서 실란(silane) 가스를 주입하여 형성한다. 이때, 실란 가스는 SiH4 또는 Si2H6 가스이다.
치밀화 및 재결정화 공정은 급속 열처리 공정(Rapid Annealing Process; RTP)으로 실시하며, 급속 열처리 공정은 제1 램프업 단계, 안정화 단계, 제2 램프업 단계, 열처리 단계 및 쿨링 단계의 순서로 실시한다.
급속 열처리 공정 시, 질소가스를 챔버 내부로 유입시켜 실시하며, 제1 램프업 단계는 1℃/sec 내지 150℃/sec으로 랩프업(ramp up) 하여 500℃ 내지 600℃의 온도까지 챔버 내의 온도를 상승시킨다.
안정화 단계는 500℃ 내지 600℃의 온도에서 10초 내지 60초 동안 실시하며, 제2 램프업 단계는 1℃/sec 내지 150℃/sec으로 랩프업(ramp up) 하여 챔버 내부의 온도를 열처리 온도까지 상승시킨다.
열처리 단계는 800℃ 내지 1000℃의 온도에서 10초 내지 180초 동안 실시하며, 쿨링 단계는 챔버 내부에 질소가스의 유입량을 증가시켜 실시한다. 이때, 질소가스의 유입량은 20slpm 내지 25slpm으로 한다.
제2 도전막은 도프트 폴리실리콘막(doped poly-silicon layer)으로 250Å 내지 500Å의 두께로 형성한다.
도프트 폴리실리콘막은 저압 화학적 기상 증착법(LP-CVD)을 실시하여 형성하고, 저압 화학적 기상 증착법 수행 시, SiH4 또는 Si2H6 가스 중 어느 하나와 PH3 가스를 혼합하여 도프트 폴리실리콘막을 형성한다.
저압 화학적 기상 증착법은 500℃ 내지 620℃의 온도를 가하고, 0.1torr 내지 3torr의 압력에서 실시한다.
도프트 폴리실리콘막의 P 타입 도펀트(dopant) 농도는 1.5×1020atoms/cc 내지 3.0×1020atoms/cc가 되도록 한다.
트렌치를 형성한 후, 트렌치 내부에 노출된 반도체 기판에 이온주입 공정을 실시하는 단계를 더 포함한다.
이온주입 공정은 도펀트로 B11을 이용하여 5KeV 내지 50KeV의 에너지 영역에서 1011ion/㎠ 내지 1014ion/㎠의 도즈(dose) 농도로 주입하여 실시한다.
이온주입 공정은 3°내지 45°의 각도로 틸팅(tilting)하여 웨이퍼(wafer)를 회전시키면서 트렌치(111a 및 111b) 내부에 고르게 도펀트가 주입되도록 실시한다.
유전체막은 제1 산화막, 질화막 및 제2 산화막의 적층형 구조로 형성하며, 제1 및 제2 산화막은 DCS(SiH2Cl2)와 N2O 가스를 소스(source)로 하여 HTO(hot temperature oxide)막으로 형성한다.
질화막은 저압 화학적 기상 증착법(LP-CVD)으로 형성하며, 저압 화학적 기상 증착법(LP-CVD)은 반응기체로 NH3 및 DCS(SiH2Cl2) 가스를 이용하여 1torr 내지 3torr의 압력하에서 650℃ 내지 800℃의 온도를 가하여 실시한다.
제3 도전막은 폴리실리콘막으로 형성하거나, 폴리실리콘 및 텅스텐의 적층막(WSix)으로 형성한다.
본 발명은, 제1 도전막 및 제2 도전막으로 적층되는 더블 플로팅 게이트 형성 시, 제1 도전막을 형성한 후 제1 도전막의 치밀화 및 재결정화 공정을 실시함으로써 플로팅 게이트막 내의 비저항을 감소시킬 수 있으며, 이에 따라 싸이클링(cycling) 특성을 개선하여 플래시 메모리 소자의 전기적 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 영역(Cell) 및 고전압 영역(HVN)을 포함하는 반도체 기판(100)이 제공된다. 반도체 기판(100)에 셀 영역(Cell) 및 고전압 영역(HVN)을 정의하는 방법을 구체적으로 설명하면 다음과 같다.
반도체 기판(100)상에 반도체 기판(100)의 표면을 보호하기 위한 스크린 절연막(102)을 형성한 후, 도면에는 도시되지 않았지만 반도체 기판(100)상에 셀 영역(Cell)을 표시하기 위한 마스킹(masking) 공정을 실시한다. 스크린 절연막(102)은 산화막으로 형성할 수 있다. 이어서, 셀 영역(Cell)이 형성될 영역에 웰(well)을 형성하기 위한 이온주입 공정을 실시한다. 예를 들어, 반도체 기판(100)으로 P 타입(type)의 웨이퍼(wafer)를 사용하는 경우, 반도체 기판(100)의 셀 영역(Cell)이 형성될 영역에 N 타입의 제1 웰(Triple N Well; TNW; 100a)을 형성한다. 그리고, PNP 접합을 형성하기 위하여 N 타입의 제1 웰(100a) 내부에 P 타입의 제2 웰(100b)을 형성한다.
이어서, 스크린 절연막(102)의 상부에 스크린 절연막(102)을 보호하기 위한 패드막(104) 및 캐핑막(106)을 순차적으로 형성한다. 패드막(104)은 질화막으로 형성할 수 있고, 캐핑막(106)은 산화막으로 형성할 수 있다. 도면에는 도시되지 않았지만 캐핑막(106)의 상부에 고전압 영역(HVN)을 정의하기 위한 하드 마스크 패턴(미도시)을 형성한다. 하드 마스크 패턴(미도시)은 고전압 영역(HVN)이 개방된 패턴을 가지며, 이러한 하드 마스크 패턴(미도시)에 따라 식각 공정을 실시하여 캐핑막(106) 및 패드막(104)을 패터닝(patterning) 한다. 고전압 영역(HVN)의 스크린 절연막(102)이 드러나도록 패터닝 공정을 실시한 후, 하드 마스크 패턴(미도시)을 제거한다.
도 1b를 참조하면, 캐핑막(도 1a의 106)의 패턴에 따라 산화공정을 실시하여 고전압 영역(HVN)의 스크린 절연막(도 1a의 102)상에 게이트 절연막(102a)을 형성한다. 이어서, 캐핑막(도 1a의 106) 및 패드막(도 1a의 104)을 제거한 후, 산화공정을 실시하여 노출된 스크린 절연막(도 1a의 102) 상에 터널 절연막(102b)을 형성한다. 터널 절연막(102b)은 750℃ 내지 800℃의 온도에서 습식산화 공정을 실시하여 형성할 수 있다. 이때, 스크린 절연막(도 1a의 102), 게이트 절연막(102a) 및 터널 절연막(102b)은 모두 산화막(oxide)으로 형성할 수 있으므로, 설명의 편의를 위하여 스크린 절연막(도 1a의 102), 게이트 절연막(102a) 및 터널 절연막(102b)을 합하여 도시하였다. 특히, 고전압 영역(HVN)에 형성된 게이트 절연막(102a)은 플래시 메모리 소자의 동작 시 높은 전압이 인가되므로, 이에 대한 반도체 기판(100)의 손상을 방지하기 위하여 터널 절연막(102b)보다 두꺼운 두께로 형성하는 것이 바람직하다. 이어서, 터널 절연막(102b)의 막질을 치밀하게 하기 위하여 열처리 공정을 실시한다. 열처리 공정은 900℃ 내지 910℃의 온도에서 질소가스(N2)를 주입하여 20분 내지 30분간 실시할 수 있다.
도 1c를 참조하면, 게이트 절연막(102a) 및 터널 절연막(102b)의 상부에 플로팅 게이트용 제1 도전막(108)을 형성한다.
본 발명에서는, 더블 플로팅 게이트(double floating gate) 구조로 플래시 메모리 소자를 형성한다. 더블 플로팅 게이트 구조로 형성하면 좁은 선폭에서도 전기적 열화의 특성 감소를 억제할 수 있기 때문에 반도체 소자의 집적도 증가에 용이하다.
제1 도전막(108)은 더블 플로팅 게이트의 일부로써, 언도프트 폴리실리콘막(undoped poly-silicon layer)으로 형성하는 것이 바람직하다. 구체적으로, 제1 도전막(108)은 저압 화학적 기상 증착법(Low Pressure CVD; LP-CVD)으로 형성하는 것이 바람직하다. 저압 화학적 기상 증착법(LP-CVD)은 300℃ 내지 530℃의 온도에서 실란(silane; 예를 들면, SiH4 또는 Si2H6) 가스를 주입하여 형성할 수 있다.
이어서, 제1 도전막(108)의 치밀화 및 재결정화 공정을 실시한다. 치밀화 및 재결정화 공정은 열처리 공정으로 실시하는 것이 바람직하다. 특히, 열처리 공정의 조건(recipe)에 따라 플로팅 게이트의 전기적 특성이 달라질 수 있는데, 본 발명에서는 다음과 같이 열처리 공정을 실시하도록 한다.
열처리 공정은 급속 열처리 공정(Rapid Annealing Process; RTP)으로 실시할 수 있으며, 급속 열처리 공정(RTP)은 제1 램프업(ramp up) 단계, 제2 램프업 단계, 안정화(stabilization) 단계, 열처리(annealing) 단계, 쿨링(cooling) 단계의 순서로 수행하는 것이 바람직하다. 제1 램프업 단계는 1℃/sec 내지 150℃/sec으로 랩프업(ramp up) 하여 500℃ 내지 600℃의 온도까지 챔버 내의 온도를 상승시킨다. 이때, 챔버 내부로 질소(N2) 가스를 유입시켜 제1 도전막(108)의 산화를 최소화시키며, 급속 열처리 공정 진행 시 질소가스는 계속 유입시킨다. 챔버 내부의 온도가 500℃ 내지 600℃의 온도에 도달하였으면 안정화 단계를 실시하는데, 안정화 단계는 500℃ 내지 600℃의 온도에서 10초 내지 60초 동안 실시한다. 안정화 단계의 공정 조건에 따라 제1 도전막(108)의 막질이 달라질 수 있는데, 상술한 바와 같은 안정화 단계를 수행함에 따라서 제1 도전막(108)의 그레인 싸이즈(grain size)를 균일하게 하면서 막질을 치밀하게 할 수 있다. 또한, 그레인 싸이즈의 균일화에 의해 비저항을 낮출 수 있으므로, 후속 싸이클링(cycling) 특성을 개선할 수 있다.
이어서, 제2 램프업 단계는 1℃/sec 내지 150℃/sec으로 랩프업(ramp up) 하여 챔버 내부의 온도를 열처리 온도까지 상승시킨다. 바람직하게는, 챔버 내부를 800℃ 내지 1000℃의 온도가 되도록 한다. 열처리 온도에 도달하였으면, 열처리 단계를 수행한다. 열처리 단계는 800℃ 내지 1000℃의 온도에서 10초 내지 180초 동안 실시하는 것이 바람직하다.
이어서, 챔버 내부의 온도를 낮추는 쿨링 단계를 실시한다. 쿨링 단계 시, 챔버 내부에 질소가스의 유입량을 증가시키면 보다 용이하게 쿨링 단계를 수행할 수 있다. 예를 들면, 쿨링 단계 수행 시, 질소가스를 20slpm 내지 25slpm으로 유입 시킨다.
상술한 바와 같이, 제1 도전막(108)을 형성한 이후에, 열처리 공정을 수행하되, 안정화 단계를 수행하여 열처리 공정을 실시함으로써 플로팅 게이트용 제1 도전막(108)의 막질을 치밀하게 할 수 있다. 또한, 제1 도전막(108)의 그레인 사이즈(grain size)를 안정적으로 변형시킬 수 있으므로 전기적 특성을 개선할 수 있고, 이로 인해 싸이클링(cycling) 특성을 향상시킬 수 있다.
도 1d를 참조하면, 제1 도전막(108)의 상부에 플로팅 게이트용 제2 도전막(110)을 형성하여 더블 플로팅 게이트(double floating gate) 구조를 형성한다. 구체적으로 설명하면, 제2 도전막(110)은 도프트 폴리실리콘막(doped poly-silicon layer)으로 형성할 수 있다. 제2 도전막(110)은 저압 화학적 기상 증착법(LP-CVD)으로 포스핀(phosphine)을 사용하거나, 실란(silane; 예를 들면, SiH4 또는 Si2H6) 가스와 PH3 가스를 혼합하여 형성할 수 있다. 저압 화학적 기상 증착법(LP-CVD)은 500℃ 내지 620℃의 온도를 가하고, 0.1torr 내지 3torr의 압력에서 실시할 수 있다. 또한, 도프트 폴리실리콘막의 P 타입 도펀트(dopant) 농도는 1.5×1020atoms/cc 내지 3.0×1020atoms/cc가 되도록 하여 제2 도전막(110)을 250Å 내지 500Å의 두께로 형성할 수 있다.
도 1e를 참조하면, 제2 도전막(110)의 상부에 소자 분리 영역이 개방된 하드 마스크 패턴(112)을 형성한다. 하드 마스크 패턴(112)에 따라 식각 공정을 실시하 여 제2 도전막(110), 제1 도전막(108), 터널 절연막(102b; 고전압 영역에서는 게이트 절연막)을 순차적으로 패터닝한 후, 노출된 반도체 기판(100)을 식각하여 트렌치(111a 및 111b)를 형성한다. 셀 영역(Cell)에 형성되는 트렌치(111a)는 다수개 형성되지만 도면에서는 편의를 위하여 간략하게 4개의 트렌치(111a)만을 도시하였다. 이어서, 후속 도펀트(dopant) 손실에 의한 험프(hump) 발생을 억제하기 위하여 트렌치(111a 및 111b) 내에 노출된 반도체 기판(100)에 이온주입 공정을 더 형성한다. 예를 들면, 이온주입 공정은 도펀트로 B11을 이용하여 5KeV 내지 50KeV의 에너지 영역에서 1011ion/㎠ 내지 1014ion/㎠의 도즈(dose) 농도로 주입할 수 있으며, 이온 충돌을 극대화하기 위하여 3°내지 45°의 각도로 틸팅(tilting)하여 웨이퍼(wafer)를 회전시키면서 트렌치(111a 및 111b) 내부에 고르게 도펀트가 주입되도록 이온주입 공정을 실시하는 것이 바람직하다.
그리고, 고전압 영역(HVN)의 소자 분리를 효율적으로 하기 위하여 고전압 영역(HVN)에 형성된 트렌치(111b) 내에 트렌치(미도시)를 더 형성할 수도 있다. 또한, 트렌치(111a 및 111b)의 내부 표면을 보호하며 후속 절연막(도 1f의 114) 형성 공정 시 스트레스(stress)의 완화를 위하여 트렌치(111a 및 111b)의 표면을 따라 절연막(미도시)을 더 형성할 수 있다.
도 1f를 참조하면, 트렌치(111a 및 111b) 내부가 모두 채워지도록 소자 분리막용 절연막(114)을 형성한다. 바람직하게는, 트렌치(111a 및 111b)를 모두 채우고 하드 마스크 패턴(112)이 모두 덮이도록 절연막(114)을 형성한다. 절연막(114)은 산화막으로 형성할 수 있으며, 예를 들면, HDP(high density plasma) 산화막으로 형성할 수 있다.
도 1g를 참조하면, 절연막(도 1f의 114) 상부의 일부를 제거하여 소자 분리막(114a)을 형성한 후, 소자 분리막(114a)의 EFH(effective field oxide)를 조절한다. 예를 들어 구체적으로 설명하면 다음과 같다. 하드 마스크 패턴(도 1f의 112)이 드러나도록 화학적 기계적 연마공정(chemical mechanical polishing; CMP)을 실시하여 절연막(도 1f의 114)을 소자 간 격리된 소자 분리막(114a)으로 형성한 후, 하드 마스크 패턴(도 1f의 112)을 제거한다. 이어서, 식각 공정을 실시하여 소자 분리막(114a)의 높이를 낮추어 EFH를 조절할 수 있다.
또는, 하드 마스크 패턴(도 1f의 112)이 드러나도록 화학적 기계적 연마공정(chemical mechanical polishing; CMP)을 실시하여 절연막(도 1f의 114)을 소자 간 격리된 소자 분리막(114a)으로 형성한 후, 소자 분리막(114a)의 EFH를 조절하고, 이어서 잔류하는 하드 마스크 패턴(도 1f의 112)을 제거할 수도 있다.
도 1h를 참조하면, 소자 분리막(114a) 및 제2 도전막(110, 또는 제1 도전막의 측벽)의 표면을 따라 유전체막(116)을 형성한다. 예를 들면, 유전체막(116)은 제1 산화막, 질화막 및 제2 산화막의 적층형 구조로 형성할 수 있다. 예를 들면, 제1 및 제2 산화막은 내압 및 TDDB(time dependant dielectric breakdown) 특성이 좋은 DCS(SiH2Cl2)와 N2O 가스를 소스(source)로 하여 HTO(hot temperature oxide)막을 형성할 수 있다. 그리고, 질화막은 저압 화학적 기상 증착법(LP-CVD)으로 형 성할 수 있다. 구체적으로, 저압 화학적 기상 증착법(LP-CVD)은 반응기체로 NH3 및 DCS(SiH2Cl2) 가스를 이용하여 1torr 내지 3torr의 압력하에서 650℃ 내지 800℃의 온도를 가하여 실시할 수 있다. 또는, 질화막 대신 고유전체막(high-k)을 사용하여 형성할 수도 있다. 이어서, 유전체막(116)의 상부에 콘트롤 게이트용 제2 도전막(118)을 형성한다. 제2 도전막(118)은 폴리실리콘막으로 형성하거나, 폴리실리콘 및 텅스텐의 적층막(WSix)으로 형성할 수 있다.
후속 공정으로, 게이트 패터닝 공정을 실시하여 게이트 패턴을 형성하고 후속 공정을 진행한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 스크린 절연막
102a : 게이트 절연막 102b : 터널 절연막
104 : 패드막 106 : 캐핑막
108 : 제1 도전막 110 : 제2 도전막
112 : 하드 마스크 패턴 114 : 절연막
114a : 소자 분리막 116 : 유전체막
118 : 제3 도전막

Claims (31)

  1. 반도체 기판상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막의 상부에 언도프트 폴리실리콘막(undoped poly-silicon layer)으로 제1 도전막을 형성하는 단계;
    상기 제1 도전막의 치밀화 및 재결정화를 공정을 실시하는 단계;
    상기 제1 도전막 상에 상기 플로팅 게이트용 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 제1 도전막 및 터널 절연막을 패터닝하고, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 및 상기 제2 도전막의 표면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 콘트롤 게이트용 제3 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 터널 절연막 및 플로팅 게이트용 제1 도전막이 형성되기 전에, 상기 반도체 기판상에 스크린 절연막을 형성하는 단계; 및
    상기 반도체 기판 중, 셀 영역이 형성될 영역에 웰을 형성하기 위한 이온주입 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 스크린 절연막 상에 패드막 및 캐핑막을 순차적으로 형성하는 단계;
    상기 반도체 기판 중, 고전압 영역 상의 상기 캐핑막 및 상기 패드막을 제거하여 상기 스크린 절연막을 노출시키는 단계;
    상기 노출된 스크린 절연막 상에 게이트 절연막을 형성하는 단계; 및
    상기 캐핑막 및 패드막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 패드막은 질화막으로 형성하고, 상기 캐핑막은 산화막으로 형성하는 플래시 메모리 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 터널 절연막을 형성한 이후에 열처리 공정를 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 열처리 공정은 900℃ 내지 910℃의 온도에서 질소가스(N2)를 주입하여 20분 내지 30분간 실시하는 플래시 메모리 소자의 제조 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제1 도전막은 저압 화학적 기상 증착법(Low Pressure CVD; LP-CVD)으로 형성하며, 300℃ 내지 530℃의 온도에서 실란(silane) 가스를 주입하여 형성하는 플래시 메모리 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 실란 가스는 SiH4 또는 Si2H6 가스인 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 치밀화 및 재결정화 공정은 급속 열처리 공정(Rapid Annealing Process; RTP)으로 실시하는 플래시 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 급속 열처리 공정은 제1 램프업 단계, 안정화 단계, 제2 램프업 단계, 열처리 단계 및 쿨링 단계의 순서로 실시하는 플래시 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 급속 열처리 공정 시, 질소가스를 챔버 내부로 유입시켜 실시하는 플래시 메모리 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제1 램프업 단계는 1℃/sec 내지 150℃/sec으로 랩프업(ramp up) 하여 500℃ 내지 600℃의 온도까지 챔버 내의 온도를 상승시키는 플래시 메모리 소자의 제조 방법.
  14. 제 11 항에 있어서,
    상기 안정화 단계는 500℃ 내지 600℃의 온도에서 10초 내지 60초 동안 실시하는 플래시 메모리 소자의 제조 방법.
  15. 제 11 항에 있어서,
    상기 제2 램프업 단계는 1℃/sec 내지 150℃/sec으로 랩프업(ramp up) 하여 챔버 내부의 온도를 열처리 온도까지 상승시키는 플래시 메모리 소자의 제조 방법.
  16. 제 11 항에 있어서,
    상기 열처리 단계는 800℃ 내지 1000℃의 온도에서 10초 내지 180초 동안 실시하는 플래시 메모리 소자의 제조 방법.
  17. 제 11 항에 있어서,
    상기 쿨링 단계는 챔버 내부에 질소가스의 유입량을 증가시켜 실시하는 플래 시 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 질소가스의 유입량은 20slpm 내지 25slpm으로 하는 플래시 메모리 소자의 제조 방법.
  19. 제 1 항에 있어서,
    상기 제2 도전막은 도프트 폴리실리콘막(doped poly-silicon layer)으로 250Å 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 도프트 폴리실리콘막은 저압 화학적 기상 증착법(LP-CVD)을 실시하여 형성하는 플래시 메모리 소자의 제조 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 저압 화학적 기상 증착법 수행 시, 포스핀(phosphine)을 사용하거나, SiH4 또는 Si2H6 가스 중 어느 하나와 PH3 가스를 혼합하여 상기 도프트 폴리실리콘막을 형성하는 플래시 메모리 소자의 제조 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 저압 화학적 기상 증착법은 500℃ 내지 620℃의 온도를 가하고, 0.1torr 내지 3torr의 압력에서 실시하는 플래시 메모리 소자의 제조 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 도프트 폴리실리콘막의 P 타입 도펀트(dopant) 농도는 1.5×1020atoms/cc 내지 3.0×1020atoms/cc가 되도록 하는 플래시 메모리 소자의 제조 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 트렌치를 형성한 후, 상기 트렌치 내부에 노출된 상기 반도체 기판에 이온주입 공정을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 이온주입 공정은 도펀트로 B11을 이용하여 5KeV 내지 50KeV의 에너지 영역에서 1011ion/㎠ 내지 1014ion/㎠의 도즈(dose) 농도로 주입하여 실시하는 플래시 메모리 소자의 제조 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 이온주입 공정은 3°내지 45°의 각도로 틸팅(tilting)하여 웨이퍼(wafer)를 회전시키면서 트렌치(111a 및 111b) 내부에 고르게 도펀트가 주입되도록 실시하는 플래시 메모리 소자의 제조 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 유전체막은 제1 산화막, 질화막 및 제2 산화막의 적층형 구조로 형성하는 플래시 메모리 소자의 제조 방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
    상기 질화막은 저압 화학적 기상 증착법(LP-CVD)으로 형성하는 플래시 메모리 소자의 제조 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제 29 항에 있어서,
    상기 저압 화학적 기상 증착법(LP-CVD)은 반응기체로 NH3 및 DCS(SiH2Cl2) 가스를 이용하여 1torr 내지 3torr의 압력하에서 650℃ 내지 800℃의 온도를 가하여 실시하는 플래시 메모리 소자의 제조 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제3 도전막은 폴리실리콘막으로 형성하거나, 폴리실리콘 및 텅스텐의 적층막(WSix)으로 형성하는 플래시 메모리 소자의 제조 방법.
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