KR20100127154A - 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법 - Google Patents

불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법 Download PDF

Info

Publication number
KR20100127154A
KR20100127154A KR1020090059166A KR20090059166A KR20100127154A KR 20100127154 A KR20100127154 A KR 20100127154A KR 1020090059166 A KR1020090059166 A KR 1020090059166A KR 20090059166 A KR20090059166 A KR 20090059166A KR 20100127154 A KR20100127154 A KR 20100127154A
Authority
KR
South Korea
Prior art keywords
film
device isolation
layer
conductive
forming
Prior art date
Application number
KR1020090059166A
Other languages
English (en)
Inventor
이동환
고민성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Publication of KR20100127154A publication Critical patent/KR20100127154A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 유전체막과 관련된 불휘발성 메모리 소자의 신뢰성을 개선할 수 있는 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
본 발명은 소자 분리막을 사이에 두고 분리된 반도체 기판의 활성 영역 상에 터널 절연막을 사이에 두고 형성된 제1 도전막, 소자 분리막을 노출시키며 제1 도전막의 표면에 형성된 제1 질화막, 제1 질화막 및 소자 분리막의 표면에 형성된 유전체막, 유전체막 상에 형성된 제2 질화막, 및 제2 질화막 상에 형성된 제2 도전막을 포함하는 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법을 제공하여 불휘발성 메모리 소자의 신뢰성을 개선할 수 있다.
플라즈마, 질화처리, 버즈빅, 전하 트랩

Description

불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법{Gate pattern for nonvolatile memory device and manufacturing method of the same}
본 발명은 불휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 불휘발성 메모리 소자의 신뢰성을 개선할 수 있는 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법에 관한 것이다.
최근 불휘발성 메모리 소자 중 고집적화가 용이한 낸드 플래시 메모리 소자에 대한 개발이 활발히 이루어지고 있다. 낸드 플래시 메모리 소자의 메모리 셀들은 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 플로팅 게이트에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압을 제어함으로써 프로그램 및 소거를 실시한다. 이하, 플로팅 게이트를 포함하는 낸드 플래시 메모리 소자의 메모리 셀 게이트에 대해 보다 구체적으로 설명한다.
도 1은 낸드 플래시 메모리 소자의 메모리 셀 게이트의 단면도이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 메모리 셀들은 터널 절연막(3) 을 사이에 두고 반도체 기판(1)의 상부에 형성되며, 플로팅 게이트(5), 유전체막(7), 및 컨트롤 게이트(9)가 순차적으로 적층되어 형성된 적층형 게이트를 포함한다.
메모리 셀 게이트 중 유전체막(7)은 제1 산화막(7a), 질화막(7b) 및 제2 산화막(7c)이 순차적으로 적층된 구조로 형성된다.
이러한 유전체막(7) 중 제1 산화막(7a) 및 제2 산화막(7c)은 메모리 셀 게이트를 형성하기 위한 식각 공정 후 실시되는 재산화공정에 의해 그 가장자리(X, Y)가 과도하게 산화되어 제1 산화막(7a) 및 제2 산화막(7c)의 양측 두께가 두꺼워지는 버즈빅(bird's beak) 현상이 발생한다. 이러한 버즈빅 현상은 플로팅 게이트(5)와 컨트롤 게이트(9)의 커플링을 감소시켜 메모리 셀의 동작 특성을 저하시켜 불휘발성 메모리 소자의 신뢰성을 저하시킨다.
본 발명은 유전체막과 관련된 불휘발성 메모리 소자의 신뢰성을 개선할 수 있는 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법을 제공한다.
본 발명에 따른 불휘발성 메모리 소자의 게이트 패턴은 소자 분리막을 사이에 두고 분리된 반도체 기판의 활성 영역 상에 터널 절연막을 사이에 두고 형성된 제1 도전막, 소자 분리막을 노출시키며 제1 도전막의 표면에 형성된 제1 질화막, 제1 질화막 및 소자 분리막의 표면에 형성된 유전체막, 유전체막 상에 형성된 제2 질화막, 및 제2 질화막 상에 형성된 제2 도전막을 포함한다.
본 발명에 따른 불휘발성 메모리 소자의 게이트 패턴 형성방법은 소자 분리막을 사이에 두고 분리된 반도체 기판의 활성 영역 상에 터널 절연막 및 제1 도전막을 형성하는 단계와, 소자 분리막이 노출되도록 제1 도전막의 표면에 제1 질화막을 형성하는 단계와, 제1 질화막 및 소자 분리막의 표면에 유전체막, 및 제2 질화막을 순차적으로 형성하는 단계와, 제2 질화막 상에 제2 도전막을 형성하는 단계를 포함한다.
유전체막은 제1 산화막, 제3 질화막 및 제2 산화막의 적층 구조로 형성되거나, Al2O3막, ZrO2막, HfO2막 중 적어도 어느 하나를 포함하는 적층막으로 형성된다.
소자 분리막이 노출되도록 제1 도전막의 표면에 제1 질화막을 형성하는 단계는 반도체 기판에 대해 기울어진 방향으로 전기장을 형성하는 단계, 및 질소 이온을 포함하는 플라즈마를 이용하여 제1 도전막의 표면을 질화 처리하는 단계를 포함한다.
소자 분리막을 사이에 두고 분리된 반도체 기판의 활성 영역 상에 터널 절연막 및 제1 도전막을 형성하는 단계는 반도체 기판의 상부에 터널 절연막 및 제1 도전막을 적층하는 단계와, 제1 도전막, 터널 절연막 및 반도체 기판을 식각하여 반도체 기판에 트렌치를 형성하는 단계와, 트렌치 내부에 소자 분리막을 형성하는 단계를 포함한다.
소자 분리막의 높이는 터널 절연막보다 높고, 제1 도전막보다 낮게 형성된다.
다른 실시 예로서, 소자 분리막이 노출되도록 상기 제1 도전막의 표면에 제1 질화막을 형성하는 단계는 소자 분리막보다 상기 제1 도전막의 표면을 더 빠르게 질화처리하는 플라즈마 질화처리로 실시된다. 이러한 플라즈마 질화처리는 0.07T 내지 0.12T의 압력 및 450℃ 내지 200℃의 온도에서 실시된다. 여기서, 소자 분리막은 산화막으로 형성되고, 제1 도전막은 폴리 실리콘으로 형성된다.
본 발명은 유전체막과 플로팅 게이트의 경계면과, 유전체막과 컨트롤 게이트 의 경계면을 질화처리함으로써 버즈빅 현상을 방지할 수 있다. 그 결과, 메모리 셀의 동작 특성 저하를 개선하여 불휘발성 메모리 소자의 신뢰성을 개선할 수 있다.
이와 더불어 본 발명은 소자 분리막의 표면에 질화막이 형성되는 것을 방지함으로써 소자 분리막에 질소가 포함되어 전하 트랩 사이트가 형성될 수 있는 문제를 개선할 수 있다. 그 결과, 본 발명은 불휘발성 메모리 소자의 구동 시 전하 트랩 사이트 증가로 인해 유발될 수 있는 전하 공유 및 누설 전류의 발생을 개선하여, 전하 보전(retention), 문턱 전압 분산(distribution) 및 사이클링(cycling) 특성을 개선할 수 있다.
또한 본 발명은 소자 분리막의 표면에 질화막이 형성되는 것을 방지함으로써 소자 분리막 상부에 형성된 질화막 및 유전체막을 제거하는 공정을 삭제할 수 있으므로 소자 분리막의 유효 높이 균일도를 개선할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 유전체막의 버즈빅(bird's beak) 현상을 개선할 수 있는 불휘발성 메 모리 소자의 메모리 셀 게이트를 설명하기 위한 도면이다.
도 2를 참조하면, 불휘발성 메모리 소자의 메모리 셀 게이트는 터널 절연막(203)을 사이에 두고 반도체 기판(201)의 활성 영역(A)의 상부에 형성되며, 플로팅 게이트(205), 유전체막(207) 및 컨트롤 게이트(209)가 적층된 구조로 형성된다.
반도체 기판(201)의 활성 영역(A)은 소자 분리막(204)을 사이에 두고 분리된다. 소자 분리막(204)은 메모리 셀 게이트를 전기적으로 격리시키기 위해 형성된다. 한편, 메모리 셀 게이트들은 컨트롤 게이트(209)가 연결되어 형성된 워드 라인(WL)을 통해 연결된다. 워드 라인(WL)은 소자 분리막(204)과 교차되도록 형성된다.
유전체막(207)의 상하부에는 제1 및 제2 산화막(207a, 207c)이 형성될 수 있다. 이에 따라 제1 산화막(207a)과 플로팅 게이트(203)의 직접적인 접촉을 방지하기 위해, 유전체막(207)은 제1 질화막(206)을 사이에 두고 플로팅 게이트(205) 및 소자 분리막(204)의 표면에 형성된다. 그리고 제2 산화막(207c)과 컨트롤 게이트(209)의 직접적인 접촉을 방지하기 위해, 유전체막(207)과 컨트롤 게이트(209)의 사이에 제2 질화막(208)을 형성한다. 유전체막(207)의 상하부에 제1 및 제2 산화막(207a, 207c)이 적층된 경우, 제1 및 제2 산화막(207a, 207b)의 사이에 제3 질화막(207b)이 더 적층된다.
이와 같이 제1 및 제2 질화막(206, 208)을 통해 유전체막(207)을 구성하는 산화막들(207a, 207c)이 플로팅 게이트(203)와 컨트롤 게이트(209)에 직접적으로 접촉되는 것이 방지된다. 따라서, 메모리 셀 게이트를 형성하기 위한 식각 공정 후, 적층형 게이트의 측벽에 발생한 손상을 개선하기 위해 재산화공정을 실시하더라도 제1 산화막(207a)의 가장자리에서 플로팅 게이트(203)가 산화되는 현상과 제2 산화막(207c)의 가장자리에서 컨트롤 게이트(209)가 산화되는 것을 방지할 수 있다. 그 결과, 제1 산화막(207a)과 제2 산화막(207c)의 가장자리가 두꺼워지는 버즈빅 현상을 개선할 수 있다.
한편, 플로팅 게이트(203)는 인(Phosphours) 등의 반도체 불순물이 도핑된 폴리 실리콘을 이용하여 형성된다. 이러한 플로팅 게이트(203)의 폴리 실리콘층에 도핑된 도펀트는 상술한 제1 및 제2 질화막(206, 208)을 통해 외부로 확산되는 것이 방지되어 플로팅 게이트(203)에 발생하는 폴리 실리콘의 공핍(depletion)을 개선할 수 있다.
상술한 제1 및 제2 질화막(206, 208)은 플라즈마 질화처리를 실시하여 형성할 수 있다. 이 때, 제1 질화막(206)을 플라즈마 질화처리로 형성하는 과정에서 소자 분리막(204)을 구성하는 실리콘 산화막과 질소가 불안정하게 결합되어 소자 분리막(204)에 전하가 트랩될 수 있는 전하 트랩 사이트가 형성될 수 있다. 소자 분리막(204)에 형성된 전하 트랩 사이트는 불휘발성 메모리 소자의 동작시 전하를 트랩시켜 누설 전류의 원인이 되고, 셀간 간섭을 증대시키며, 전하 공유(charge sharing)등 불량을 증가시키는 원인이 될 수 있다. 이에 따라, 소자 분리막(204)의 상부에 형성된 제2 질화막(208), 유전체막(207) 및 제1 질화막(206)을 제거할 필요가 있다. 그러나, 제2 질화막(208), 유전체막(207) 및 제1 질화막(206)을 제거하기 위한 식각 공정을 진행하는 경우, 소자 분리막(204)이 식각되어 소자 분리 막(204)들의 유효 높이(EFH : Effective Field-Oxide Height)가 불균일해지는 문제가 발생할 수 있다. 여기서, 소자 분리막(204)의 유효 높이는 컨트롤 게이트(209)에 인가된 전압 대비 플로팅 게이트(203)에 유기되는 전압의 비인 커플링 비를 결정하므로 소자 분리막(204)들의 유효 높이가 불균일해지면 메모리 셀들의 문턱 전압을 균일하게 제어하기 어려워진다.
이하, 도 3a 내지 도 4b를 참조하여, 유전체막의 버즈빅 현상 뿐 아니라 소자 분리막에 트랩 사이트가 형성되는 것을 방지할 수 있으며, 소자 분리막 상부에 형성된 질화막 및 유전체막을 식각하는 공정을 삭제할 수 있는 본 발명의 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 설명한다.
도 3a 내지 도 3d는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(301)의 소자 분리 영역에 소자 분리막(304)을 형성하고, 소자 분리막(304)을 사이에 두고 분리된 반도체 기판(301)의 활성 영역(A) 상부에 터널 절연막(303) 및 플로팅 게이트용 제1 도전막(305)을 형성한다.
반도체 기판(301)은 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 것을 이용할 수 있다. 소자 분리막(304)은 소자 분리 하드 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정으로 소자 분리 영역을 식각하여 트렌치를 형성하고 트렌치 내부를 산화막등의 절연물로 채운 후 소자 분리 하드 마스크 패턴이 노출되도록 CMP(Chemical Mechanical Polishing)등의 평탄화 공정을 실시함으로써 형성될 수 있다. 소자 분리 하드 마스크 패턴은 소자 분리막(304) 형성 후 제거된다.
상술한 소자 분리막(304) 형성 과정을 이용하여 터널 절연막(303) 및 제1 도전막(305)을 소자 분리 영역에서 제거하고, 반도체 기판(101)의 활성 영역(A) 상부에 잔여하도록 형성할 수 있다. 이를 위해서는 소자 분리막(304)을 형성하기 전, 반도체 기판(301)의 상부에 터널 절연막(303), 및 제1 도전막(305)을 형성한다. 이 후, 제1 도전막(305)의 상부에 소자 분리 하드 마스크 패턴을 형성한다. 이 후, 소자 분리 하드 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 제1 도전막(305), 터널 절연막(303) 및 반도체 기판(301)을 식각한다. 이로써 반도체 기판(301)에는 트렌치가 형성되며, 터널 절연막(303) 및 제1 도전막(305)은 반도체 기판(301)의 활성 영역(A) 상에만 잔여할 수 있다.
상술한 터널 절연막(103)은 산화막을 포함하며, 산화 공정 또는 증착 공정을 이용하여 형성할 수 있다.
제1 도전막(105)은 전하 저장막으로 이용되는 플로팅 게이트막으로서, 폴리 실리콘막을 이용하여 형성할 수 있다. 제1 도전막(105)으로 이용되는 폴리 실리콘막은 언도프트(undoped) 폴리 실리콘막 및 인등의 불순물 이온이 주입된 도프트(doped) 폴리 실리콘막이 적층된 구조로 형성될 수 있다.
한편, 소자 분리막(304) 형성 후, 에치-백 등의 식각 공정으로 소자 분리막(304)의 높이를 낮추어 유효 높이(EFH : effective field height)를 조절한다. 이 때, 소자 분리막(304)의 높이는 제1 도전막(305)보다 낮고, 터널 절연막(303)보다 높게 형성되는 것이 바람직하다.
도 3b 및 도 3c를 참조하면, 플라즈마를 이용한 질화 처리를 통해 제1 도전막(305)의 노출된 표면에 제1 질화막(306)을 형성한다.
플라즈마는 장비에 주입된 가스에 마이크로 웨이브 파워를 가하여 형성될 수 있다. 이러한 플라즈마는 액체, 고체, 기체와는 다른 상으로 이온과 전하가 혼재하는 상이다. 이러한 플라즈마의 특성을 이용하여 본 발명에서는 제1 도전막(305)의 표면이 선택적으로 질화 처리되도록 하고, 소자 분리막(304)의 노출된 표면이 질화 처리되는 것을 방지한다.
보다 구체적으로 본 발명에서는 반도체 기판(301)에 대해 기울어진 각도로 전계가 형성될 수 있도록 양극인 제1 전극(351)과 음극인 제2 전극(353) 사이에 반도체 기판(301)을 배치한다. 이 후, 질소 이온(N+)을 포함한 플라즈마를 생성하면, 전기적 특성을 가진 질소 이온(N+)들은 전계와 나란한 방향 즉, 반도체 기판(301)에 대해 기울어진 방향으로 직진성을 띠며 제1 도전막(305)의 표면을 질화시킨다. 이와 같이 반도체 기판(301)에 대해 기울어진 각도로 질화처리를 실시하면, 소자 분리막(304)의 노출된 표면이 질화 처리되는 것을 방지할 수 있고, 제1 도전막(305)의 표면에만 선택적으로 제1 질화막(306)을 형성할 수 있다.
반도체 기판(301)에 대해 기울어진 각도로 전계를 형성하기 위해서는 반도체 기판(301)을 제1 및 제2 전극(315, 353)에 대해 기울어지게 배치하거나, 제1 및 제2 전극(315, 353)을 반도체 기판(301)에 대해 기울어지게 배치할 수 있다.
제1 질화막(306)을 형성하기 위한 플라즈마 질화 처리는 반도체 기판(301)에 대해 기울어지게 전기장을 형성시켜 실시한다. 이 때, 제1 도전막(305)의 노출된 표면에 제1 질화막(306)이 균일하게 형성될 수 있도록 전기장의 방향을 기울어진 각을 유지할 수 있도록 제1 및 제2 전극(351, 353)을 회전시키거나, 반도체 기판(301)을 회전시킬 수 있다.
상술한 바와 같이 본 발명에서 제1 질화막(306)은 제1 도전막(305)의 표면에만 선택적으로 형성되므로 제1 질화막(306)은 소자 분리막(304)을 노출시키며 소자 분리막(304)을 사이에 두고 분리된 패턴으로 형성된다.
도 3d를 참조하면, 노출된 소자 분리막(304)의 표면 및 제1 질화막(306)의 표면에 유전체막(307)을 형성하고, 유전체막(307)의 상부에 제2 질화막(308)을 형성한다.
유전체막(307)은 제1 산화막(307a), 제3 질화막(307b), 및 제2 산화막(307c)의 ONO(Oxide/Nitride/Oxide)의 적층 구조로 형성될 수 있다. 이와는 달리 유전체막(307)은 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비인 커플링 비를 개선하고, 셀 간 간섭 효과를 개선하기 위해 유전상수가 큰 Al2O3막, ZrO2막, HfO2막 또는 이들의 적층막으로 이루어진 고유전율(high-k) 막으로 형성될 수 있다.
이 후, 제2 질화막(308)의 상부에 컨트롤 게이트용 제2 도전막(309)을 형성한다.
제2 도전막(309) 형성 후, 제2 도전막(309)의 상부에 게이트 하드 마스크 패턴(미도시)을 형성한다. 게이트 하드 마스크 패턴은 워드 라인(WL)이 형성될 영역 을 정의하는 패턴으로 형성된다. 이러한 게이트 하드 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 터널 절연막(303)이 노출되도록 제2 도전막(309), 제2 질화막(308), 유전체막(307), 제1 질화막(309) 및 제1 도전막(305)을 식각한다. 이로써 워드 라인(WL)을 통해 연결되는 메모리 셀들의 게이트가 형성된다.
상술한 바와 같이 본 발명의 제1 실시 예에서는 반도체 기판에 대해 기울어진 각도로 전기장이 형성한 후 플라즈마를 이용하여 질화처리를 함으로써 소자 분리막의 표면이 질화처리되는 것을 방지할 수 있다. 또한 본 발명의 제1 실시 예에서는 전기장을 형성시켜 플라즈마 질화처리를 함으로써 플라즈마를 이용한 질화 처리의 속도를 개선할 수 있으므로 공정 시간을 단축할 수 있으며, 막의 균일도를 개선할 수 있다. 이러한 본 발명의 제1 실시 예는 플라즈마 질화처리에 한정되는 것이 아니라, 물리적 기상 증착(PVD : Physical vapor deposition) 또는 화학적 기상 증착(CVD : Chemical vapor deposition)과 같은 증착 방법에서 챔버 내에 전기적인 특성을 띠는 소스 가스가 주로 발생하는 경우 전기장을 형성시켜 증착을 실시함으로써 공정 시간 및 막의 균일도를 개선할 수 있다.
도 4a 및 도 4b는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 설명하기 위한 단면도들이다.
도 4a를 참조하면, 본 발명의 제2 실시 예에서는 도 3a에서 상술한 바와 동일한 방법으로 반도체 기판(401)의 소자 분리 영역에 소자 분리막(404)을 형성하고, 소자 분리막(404)을 사이에 두고 분리된 반도체 기판(401)의 활성 영역(A) 상부에 터널 절연막(403) 및 플로팅 게이트용 제1 도전막(405)을 형성한다.
이어서, 산화막에 비해 폴리 실리콘을 더 빠르게 질화시키는 플라즈마 질화처리를 통해 제1 도전막(405)의 노출된 표면에 제1 질화막(406)을 형성한다.
산화막에 대한 폴리 실리콘의 질화 선택비를 높이기 위해 플라즈마 질화 처리시 압력을 기존의 0.15T 내지0.20T에서 0.07T 내지 0.12T로 낮추고, 온도를 550℃ 내지 650℃에서 450℃ 내지 200℃로 낮춘다. 이러한 조건에서 플라즈마 질화처리를 실시하는 경우 제1 질화막(406)은 산화막으로 형성된 소자 분리막(404)의 표면에서보다 폴리 실리콘막으로 형성된 제1 도전막(405)의 표면에 먼저 형성된다.
상술한 바와 같이 본 발명에서 제1 질화막(406)은 제1 도전막(405)의 표면에만 선택적으로 형성되므로 제1 질화막(406)은 소자 분리막(404)을 노출시키며 소자 분리막(404)을 사이에 두고 분리된 패턴으로 형성될 수 있다.
도 4b를 참조하면, 노출된 소자 분리막(404)의 표면 및 제1 질화막(406)의 표면에 유전체막(407)을 형성하고, 유전체막(407)의 상부에 제2 질화막(408)을 형성한다.
유전체막(407)은 제1 산화막(407a), 제3 질화막(407b), 및 제2 산화막(407c)의 ONO(Oxide/Nitride/Oxide)의 적층 구조로 형성될 수 있다. 이와는 달리 유전체막(407)은 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비인 커플링 비를 개선하고, 셀 간 간섭 효과를 개선하기 위해 유전상수가 큰 Al2O3막, ZrO2막, HfO2막 또는 이들의 적층막으로 이루어진 고유전율(high-k) 막으로 형성될 수 있다.
이 후, 제2 질화막(408)의 상부에 컨트롤 게이트용 제2 도전막(409)을 형성한다.
제2 도전막(409) 형성 후, 제2 도전막(409)의 상부에 게이트 하드 마스크 패턴(미도시)을 형성한다. 게이트 하드 마스크 패턴은 워드 라인(WL)이 형성될 영역을 정의하는 패턴으로 형성된다. 이러한 게이트 하드 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 터널 절연막(403)이 노출되도록 제2 도전막(409), 제2 질화막(408), 유전체막(407), 제1 질화막(409) 및 제1 도전막(405)을 식각한다. 이로써 워드 라인(WL)을 통해 연결되는 메모리 셀들의 게이트가 형성된다.
상술한 바와 같이 본 발명의 제2 실시 예에서는 플라즈마 질화 처리시 산화막에 비해 폴리 실리콘막을 더 빠르게 질화시킬 수 있도록 공정 조건을 설정함으로써 소자 분리막의 표면에 질화막이 형성되는 것을 방지할 수 있다. 또한 본 발명의 제2 실시 예에서는 별도의 공정 장비의 투입없이 기존 장비의 공정 조건(압력 , 파워, 온도)을 조절하여 소자 분리막 표면에 질화막이 형성되는 것을 방지할 수 있으므로 장비에 투자되는 비용을 절감할 수 있다.
이와 같이 제1 및 제2 실시예를 통해 본 발명은 소자 분리막의 표면이 질화 처리되는 것을 방지함으로써 소자 분리막을 구성하는 실리콘 산화막과 질소가 불안정하게 결합하여 전하 트랩 사이트가 형성될 수 있는 문제를 개선할 수 있다. 그 결과, 불휘발성 메모리 소자의 구동 시 전하 공유 및 누설 전류가 발생하는 것을 개선하여, 전하 보존(retention), 문턱 전압 분산(distribution) 및 사이클링(cycling) 특성을 개선할 수 있다. 그리고 본 발명은 선택적인 질화 처리를 통 해 소자 분리막의 상부의 질화막 및 유전체막을 제거하기 위한 공정을 삭제할 수 있으므로 소자 분리막들의 유효 높이 균일도를 개선할 수 있다. 이와 동시에 본 발명은 도프트 폴리 실리콘막을 이용하여 형성된 제1 도전막의 표면에 질화막을 형성시킬 수 있으므로 제1 도전막에 도핑된 도펀트가 외부로 확산되는 현상을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 낸드 플래시 메모리 소자의 메모리 셀 게이트의 단면도.
도 2는 유전체막의 버즈빅(bird's beak) 현상을 개선할 수 있는 불휘발성 메모리 소자의 메모리 셀 게이트를 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 설명하기 위한 단면도들.
도 4a 및 도 4b는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법에 대해 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
301, 401 : 반도체 기판 303, 403 : 터널 절연막
304, 404 : 소자 분리막 305, 405 : 제1 도전막
306, 406 : 제1 질화막 307, 407 : 유전체막
308, 408 : 제2 질화막 309, 409 : 제2 도전막

Claims (10)

  1. 소자 분리막을 사이에 두고 분리된 반도체 기판의 활성 영역 상에 터널 절연막을 사이에 두고 형성된 제1 도전막;
    상기 소자 분리막을 노출시키며 상기 제1 도전막의 표면에 형성된 제1 질화막;
    상기 제1 질화막 및 상기 소자 분리막의 표면에 형성된 유전체막;
    상기 유전체막 상에 형성된 제2 질화막; 및
    상기 제2 질화막 상에 형성된 제2 도전막을 포함하는 불휘발성 메모리 소자의 게이트 패턴.
  2. 제 1 항에 있어서,
    상기 유전체막은 제1 산화막, 제3 질화막 및 제2 산화막의 적층 구조로 형성되거나, Al2O3막, ZrO2막, HfO2막 중 적어도 어느 하나를 포함하는 적층막으로 형성되는 불휘발성 메모리 소자의 게이트 패턴.
  3. 소자 분리막을 사이에 두고 분리된 반도체 기판의 활성 영역 상에 터널 절연막 및 제1 도전막을 형성하는 단계;
    상기 소자 분리막이 노출되도록 상기 제1 도전막의 표면에 제1 질화막을 형 성하는 단계;
    상기 제1 질화막 및 상기 소자 분리막의 표면에 유전체막, 및 제2 질화막을 순차적으로 형성하는 단계; 및
    상기 제2 질화막 상에 제2 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  4. 제 3 항에 있어서,
    상기 유전체막은 제1 산화막, 제3 질화막 및 제2 산화막의 적층 구조로 형성되거나, Al2O3막, ZrO2막, HfO2막 중 적어도 어느 하나를 포함하는 적층막으로 형성되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  5. 제 3 항에 있어서,
    상기 소자 분리막이 노출되도록 상기 제1 도전막의 표면에 제1 질화막을 형성하는 단계는
    상기 반도체 기판에 대해 기울어진 방향으로 전기장을 형성하는 단계; 및
    상기 질소 이온을 포함하는 플라즈마를 이용하여 상기 제1 도전막의 표면을 질화 처리하는 단계를 포함하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  6. 제 3 항에 있어서,
    상기 소자 분리막을 사이에 두고 분리된 반도체 기판의 활성 영역 상에 터널 절연막 및 제1 도전막을 형성하는 단계는
    상기 반도체 기판의 상부에 상기 터널 절연막 및 제1 도전막을 적층하는 단계;
    상기 제1 도전막, 터널 절연막 및 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 소자 분리막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  7. 제 3 항에 있어서,
    상기 소자 분리막의 높이는 상기 터널 절연막보다 높고, 상기 제1 도전막보다 낮은 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  8. 제 3 항에 있어서,
    상기 소자 분리막이 노출되도록 상기 제1 도전막의 표면에 제1 질화막을 형성하는 단계는
    상기 소자 분리막보다 상기 제1 도전막의 표면을 더 빠르게 질화처리하는 플라즈마 질화처리로 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 질화처리는
    0.07T 내지 0.12T의 압력 및 450℃ 내지 200℃의 온도에서 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  10. 제 9 항에 있어서,
    상기 소자 분리막은 산화막으로 형성되고, 상기 제1 도전막은 폴리 실리콘으로 형성되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
KR1020090059166A 2009-05-25 2009-06-30 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법 KR20100127154A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20090045404 2009-05-25
KR1020090045404 2009-05-25

Publications (1)

Publication Number Publication Date
KR20100127154A true KR20100127154A (ko) 2010-12-03

Family

ID=43504526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090059166A KR20100127154A (ko) 2009-05-25 2009-06-30 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법

Country Status (1)

Country Link
KR (1) KR20100127154A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614476B2 (en) 2011-10-27 2013-12-24 Samsung Electronics Co., Ltd. Nonvolatile memory devices and fabricating methods thereof
CN105826272A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614476B2 (en) 2011-10-27 2013-12-24 Samsung Electronics Co., Ltd. Nonvolatile memory devices and fabricating methods thereof
CN105826272A (zh) * 2015-01-09 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Similar Documents

Publication Publication Date Title
KR101050454B1 (ko) 반도체 소자의 소자 분리막 및 그 형성방법
US8809934B2 (en) Semiconductor device and a manufacturing method thereof
US7442987B2 (en) Non-volatile memory devices including divided charge storage structures
US7714379B2 (en) SONOS floating trap memory device formed in recess with the lower surface of the conductive gate formed higher that the upper surface of the active region
KR100719366B1 (ko) 트렌치 소자분리막을 갖는 반도체 소자의 형성 방법
TWI359461B (en) Recess channel flash architecture for reduced shor
US8278696B2 (en) Semiconductor device and method of manufacturing the same
US9418864B2 (en) Method of forming a non volatile memory device using wet etching
KR100809338B1 (ko) 반도체 소자 및 이의 제조 방법
US7408219B2 (en) Nonvolatile semiconductor memory device
JP2012156237A (ja) 半導体記憶装置の製造方法、及び半導体記憶装置
KR20100127154A (ko) 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법
KR100824152B1 (ko) 플래시 메모리 소자의 제조 방법
US20120292684A1 (en) Non-volatile memory device and method for fabricating the same
KR100654359B1 (ko) 비휘발성 메모리 소자 제조 방법
CN111048513A (zh) 浮栅型闪存的制作方法
KR100771553B1 (ko) 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법
KR101017506B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
KR20080001272A (ko) 플래시 메모리 소자의 제조 방법
KR20090012831A (ko) 비휘발성 메모리 소자의 제조방법
KR100898399B1 (ko) 플래시 메모리 소자의 제조 방법
KR20110077715A (ko) 불휘발성 메모리 소자의 형성방법
KR101057744B1 (ko) 비휘발성 메모리 소자의 게이트 전극 형성방법
US20160247931A1 (en) Method of manufacturing semiconductor device
KR20060075363A (ko) 플래쉬 메모리소자의 게이트 전극 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application