JP2004186667A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP2004186667A JP2004186667A JP2003209081A JP2003209081A JP2004186667A JP 2004186667 A JP2004186667 A JP 2004186667A JP 2003209081 A JP2003209081 A JP 2003209081A JP 2003209081 A JP2003209081 A JP 2003209081A JP 2004186667 A JP2004186667 A JP 2004186667A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- layer
- semiconductor substrate
- polysilicon layer
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 53
- 238000005468 ion implantation Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000004140 cleaning Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 32
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical class F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000009827 uniform distribution Methods 0.000 abstract description 3
- 238000009826 distribution Methods 0.000 description 11
- 239000000243 solution Substances 0.000 description 7
- 238000010943 off-gassing Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011550 stock solution Substances 0.000 description 2
- 230000005355 Hall effect Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
- H01L21/02052—Wet cleaning only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
【課題】注入された不純物の均一な分布特性を確保し、低い動作電圧のトランジスタ又はフラッシュメモリセルを製造することが可能な半導体素子の製造方法を提供する。
【解決手段】半導体素子を形成するために所定の工程が行われた半導体基板１０１を提供する段階と、イオン注入工程でイオン注入層１０３を形成する段階と、洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む。
【選択図】 図１
【解決手段】半導体素子を形成するために所定の工程が行われた半導体基板１０１を提供する段階と、イオン注入工程でイオン注入層１０３を形成する段階と、洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、トランジスタ又はメモリ素子のしきい値電圧を調節するためのイオン注入層の均一度を向上させ、素子の低い動作電圧を確保することが可能な半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子を形成するためには、蒸着工程、エッチング工程及びイオン注入工程を必須的に行わなければならない。
【０００３】
以下、フラッシュメモリ素子の製造工程を簡略に説明する。まず、イオン注入工程により活性領域にウェルとしきい値電圧調節用イオン注入層を順次形成し、トンネル酸化膜及び第１ポリシリコン層の積層構造をワードライン方向と垂直方向のパターンに形成した後、誘電体膜及び第２ポリシリコン層を順次形成する。次に、第２ポリシリコン層及び誘電体膜をパターニングしてコントロールゲートを形成し、第１ポリシリコン層をパターニングしてフローティングゲートを形成することにより、フラッシュメモリ素子が製造される。
【０００４】
前記において、素子分離膜は、トンネル酸化膜及び第１ポリシリコン層を形成し、第１ポリシリコン層上にパッド窒化膜を形成した状態で、パターニング工程により第１ポリシリコン層及びトンネル酸化膜をパターニングしてトレンチを形成し、絶縁物質を埋め込んで形成する。このようにＳＡ−ＳＴＩ（Ｓｅｌｆ Ａｌｉｇｎｅｄ−Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を適用して素子分離膜を形成すると、トンネル酸化膜の損傷を最小化し、トンネル酸化膜があまり薄く形成されることを防止することができる。
【０００５】
一方、前記工程を用いてＮＡＮＤ型フラッシュ素子においてＸデコード用トランジスタとセルトランジスタとして用いる高電圧ＮＭＯＳトランジスタを製造する場合には、ｐウェル領域と接合領域に高電圧が印加されるため、ソース／ドレイン接合領域を一般的なプラス接合で形成することができず、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ）接合工程とプラグイオン注入工程を用いてソース／ドレイン接合を形成する。ところが、このようなＤＤＤ接合も、高電圧の印加に対するブレークダウン電圧特性を向上させるために、不純物の注入量を減らさなければならない。これにより、トランジスタにおいて要求される１．０Ｖ以下の動作電圧が高くなるうえ、チャネル領域のしきい値電圧を調節するために注入される不純物の量でも、１．０Ｖ以下の動作電圧を確保することが難しい。また、一般に中間電流イオン注入機（Ｍｅｄｉｕｍｃｕｒｒｅｎｔ ｉｏｎ ｉｍｐｌａｎｔｅｒ）を用いてしきい値電圧調節用イオン注入層を形成しているが、均一なイオン注入分布の確保に必要な最小限のイオン注入によってしきい値電圧を調節する際、１．０Ｖ以下の動作電圧を確保することが一層難しい。
【０００６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、トランジスタやフラッシュメモリセルなどの半導体素子のしきい値電圧を調節するためのイオン注入工程の際に均一度を確保することが可能な最少量の不純物を注入した後、洗浄工程で注入された不純物を外部拡散（ｏｕｔ ｄｉｆｆｕｓｉｏｎ）させて不純物の残留量を調節することにより、注入された不純物の均一な分布特性を確保し、低い動作電圧のトランジスタ又はフラッシュメモリセルを製造することが可能な半導体素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体素子を形成するために所定の工程が行われた半導体基板を提供する段階と、イオン注入工程でイオン注入層を形成する段階と、洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む半導体素子の製造方法を提供する。
【０００８】
イオン注入層は５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することができる。この際、不純物は硼素を使用することができ、３〜１３°の角度で注入することができる。
【０００９】
一方、洗浄工程は、フッ酸系列の溶液を用いて行い、不純物をアウトガス（ガス抜け）させて不純物の濃度を減少させる。この際、フッ酸系列の溶液は原液をそのまま使用するか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸を使用することができる。このような洗浄工程は溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することができる。洗浄工程の際、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、不純物のアウトガス（ガス抜け）を活性化することができる。
【００１０】
不純物濃度の調節後には、半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、パターニングを行う段階と、半導体基板の素子分離領域に素子分離膜を形成する段階と、半導体基板の全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を順次形成する段階と、コントロールゲートマスクを用いたエッチング工程によりシリサイド層、第２ポリシリコン層及び誘電体膜を順次パターニングする段階と、自己整合エッチング工程により第１ポリシリコン層をパターニングする段階と、第１ポリシリコン層の周辺の半導体基板にソース／ドレインを形成する段階とをさらに含むことができる。この際、ソース／ドレインはＤＤＤジャンクション構造で形成することができる。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１２】
図１および図２は、本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【００１３】
図１（ａ）を参照すると、イオン注入工程で半導体基板１０１にウェル１０２を形成する。次に、トランジスタやフラッシュメモリセルなどの半導体素子のしきい値電圧を調節するために、イオン注入工程によりウェル１０２の所定の深さにイオン注入層１０３を形成する。ここで、ウェル１０２は後続工程で形成される半導体素子の動作電圧に応じてトリプルウェル構造又は単一ウェル構造とすることができる。高電圧ＮＭＯＳトランジスタが形成される領域にはイオン注入を行わず、ｐ型基板自体をウェルのように使用することができる。
【００１４】
一方、しきい値電圧を調節するためのイオン注入層１０３は、５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することができる。この際、不純物として硼素を使用することができる。また、不純物の注入からチャネリングが発生することを防止するために、不純物を３〜１３°の角度で注入することをできる。
【００１５】
図１（ｂ）を参照すると、後続工程で形成されるトランジスタ又はフラッシュメモリセルのしきい値電圧を調節するために、イオン注入層１０３の不純物濃度を減少させる。ここで、イオン注入層１０３の不純物濃度は洗浄工程で硼素をアウトガスさせて減少させることができるが、洗浄工程は、フッ酸系列の溶液として原液を用いるか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸を用いて行うことができる。このような洗浄工程は、溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することもできる。一方、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、不純物のアウトガスを活性化することができる。
【００１６】
このようにしきい値電圧調節用イオン注入層１０３の不純物濃度を洗浄工程で減少させる場合、不純物分布特性は次の通りである。図３は図１（ｂ）で不純物の濃度を調節した後、深さによる不純物分布特性を示す特性グラフである。
【００１７】
図３を参照すると、正常的に不純物注入工程が行われた後には、第１曲線２０１のような不純物の分布特性を示す。その後、不純物の活性化のために急速熱処理を行う場合には、第２曲線２０２のような不純物の分布特性を示す。一方、上述したように、洗浄工程でイオン注入層１０３の不純物濃度を調節した場合には、第３曲線２０３のような不純物の分布特性を示す。第２曲線２０２の特性と第３曲線２０３の特性とを比較すると、洗浄工程で不純物の濃度を低めた場合と急速熱処理を行った場合は、不純物の濃度に差異があるだけで、ほぼ類似の分布特性を有するパターンであることが分かる。このように同一の分布パターンで均一な分布特性を確保しながら不純物の濃度のみを低めることにより、素子の動作電圧を１．０Ｖ以下に低めることが可能になる。
【００１８】
ウェル１０２が形成された半導体基板１０１にトランジスタ又はフラッシュメモリセルを形成することができる。次に、フラッシュメモリセルを形成する場合を説明する。
【００１９】
図１（ｃ）を参照すると、半導体基板１０１上にトンネル酸化膜１０４及びフローティングゲートを形成するための第１ポリシリコン層１０５を順次形成する。ここで、トンネル酸化膜１０４は７５０〜８００℃の温度でウェット酸化工程により形成した後、９００〜９１０℃の温度と窒素雰囲気中で２０〜３０分間アニーリングを行い、半導体基板１０１とトンネル酸化膜１０４との界面の欠陥密度を最小化する。一方、第１ポリシリコン層１０５は、ＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスとを用いて５８０〜６２０℃の温度と０．１〜３Ｔｏｒｒの低圧条件でＬＰＣＶＤ法によって、グレーンサイズが最小化されたドープトポリシリコン層に形成する。この際、ドープトポリシリコン層は、不純物Ｐの濃度を１．５Ｅ２０〜３．０Ｅ２０ａｔｏｍｓ／ｃｃのレベルに調節し、２５０〜５００Åの厚さに形成する。
【００２０】
図２（ａ）を参照すると、第１ポリシリコン層１０５上に、素子分離領域が定義されたパッド窒化膜（図示せず）を形成した後、第１ポリシリコン層１０５及びトンネル酸化膜１０４を順次パターニングする。この際、パッド窒化膜はＬＰＣＶＤ法を用いて９００〜２０００Åの厚さに形成することができる。次に、素子分離領域の基板１０１をエッチングしてトレンチを形成した後、絶縁物質を埋め込んでＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離膜１０６を形成する。
【００２１】
図２（ｂ）を参照すると、パッド窒化膜を除去した後、誘電体膜１０７、コントロールゲートを形成するための第２ポリシリコン層１０８及びシリサイド層１０９を順次形成する。この際、誘電体膜１０７を形成する前に、フローティングゲートのカップリング比を増加させるために、第１ポリシリコン層１０５上にポリシリコン層をさらに形成することもできる。次に、コントロールゲートマスクを用いたエッチング工程によりシリサイド層１０９、第２ポリシリコン層１０８及び誘電体膜１０７を順次パターニングした後、自己整合エッチング工程で第１ポリシリコン層１０５をパターニングする。
【００２２】
前記において、第１ポリシリコン層１０５上に追加形成されるポリシリコン層は、４００〜１０００Åの厚さに形成することができる。一方、誘電体膜１０７はＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２が順次積層されたＯＮＯ構造にすることができる。この際、ＳｉＯ２膜は耐圧特性とＴＤＤＢ特性に優れたＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソースガスとして用いて形成したＨＴＯ膜を３５〜６０Åの厚さに形成し、６００〜７００℃のローディング温度で半導体基板をチャンバに装着した後、０．１〜３Ｔｏｒｒの低圧と８１０〜８５０℃の温度でＬＰＣＶＤ法によって形成する。一方、Ｓｉ３Ｎ４膜は５０〜６５Åの厚さに形成し、ＮＨ３及びＤＣＳガスを用いて１〜３Ｔｏｒｒの圧力と６５０〜８００℃の温度でＬＰＣＶＤ法によって形成する。
【００２３】
図２（ｃ）を参照すると、第１ポリシリコン層１０５の周辺の基板１０１にソース／ドレイン１１０を形成する。この際、ソース／ドレイン１１０は、ＤＤＤジャンクション構造で形成し、高電圧に対するブレークダウン電圧を増加させることができる。このように高電圧半導体素子を製造するために、ソース／ドレイン１１０をＤＤＤジャンクション構造とする場合、一般電圧で動作する半導体素子のチャネルジャンクション内にはさらに低いポジティブ型のドーピングが要求される。
【００２４】
これにより、動作電圧の低いフラッシュメモリセルが製造される。
【００２５】
上述したしきい値電圧調節用イオン注入層の不純物濃度を調節する工程は、しきい値電圧調節用イオン注入層にのみ限定されて適用されるのではなく、イオン注入工程を行った後不純物の濃度を調節しようとするいずれの工程にも適用することができる。
【００２６】
【発明の効果】
本発明は、上述した方法によって次のような効果を得ることができる。
【００２７】
第一に、洗浄工程でしきい値電圧調節用イオン注入層の濃度を低めることにより、優れた分布特性を維持しながらイオン注入層を最少の注入量で形成することができる。
【００２８】
第二に、従来ではしきい値電圧を調節するために注入された不純物のＴＥＤ（Ｔｒａｎｓｉｅｎｔ ＥｎｈａｎｃｅｄＤｉｆｆｕｓｉｏｎ）現象を抑制することができず、チャネルジャンクション内にシャローチャネルを形成するためにＢＦ２を注入すると、Ｆのアウトガスによってトンネル酸化膜又はゲート酸化膜の膜質が低下することを防止することが難しかったが、本発明は、表面を基準としたアウトガス（Ｓｕｒｆａｃｅｆｏｃｕｓ ｏｕｔ ｇａｓｓｉｎｇ）によって硼素の注入のみによってもＴＥＤ現象又は酸化膜の膜質低下を防止することができる。
【００２９】
第三に、有効チャネル長さ（Ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）内に険しいしきい値電圧調節用不純物分布特性（Ｖｔａｄｊｕｓｔ ｐｒｏｆｉｌｅ）により、向後のＦＮトンネリングを用いるＮＡＮＤフラッシュ素子のホールエフェクトによる酸化膜の膜質低下を予防することにより、優れたデータ保存（ｒｅｔｅｎｔｉｏｎ）特性を確保することができる。
【００３０】
第四に、しきい値電圧調節用不純物の残留量（Ｒｅｔａｉｎｅｄ ｄｏｓｅ）を増加させる原因を提供することにより、現在の純粋熱酸化膜（Ｐｕｒｅｔｈｅｒｍａｌ ｏｘｉｄｅ）だけでなく、今後ＮＯゲートのような酸化膜にも弾力的な代替が可能である。
【図面の簡単な説明】
【図１】本実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図２】本実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図３】図１（ｂ）で不純物の濃度を調節した後、深さによる不純物分布特性を示す特性グラフである。
【符号の説明】
１０１ …半導体基板
１０２ …ウェル
１０３ …イオン注入層
１０４ …トンネル酸化膜
１０５ …第１ポリシリコン層
１０６ …素子分離膜
１０７ …誘電体膜
１０８ …第２ポリシリコン層
１０９ …シリサイド層
１１０ …ソース／ドレイン
２０１ …第１曲線
２０２ …第２曲線
２０３ …第３曲線
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、トランジスタ又はメモリ素子のしきい値電圧を調節するためのイオン注入層の均一度を向上させ、素子の低い動作電圧を確保することが可能な半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子を形成するためには、蒸着工程、エッチング工程及びイオン注入工程を必須的に行わなければならない。
【０００３】
以下、フラッシュメモリ素子の製造工程を簡略に説明する。まず、イオン注入工程により活性領域にウェルとしきい値電圧調節用イオン注入層を順次形成し、トンネル酸化膜及び第１ポリシリコン層の積層構造をワードライン方向と垂直方向のパターンに形成した後、誘電体膜及び第２ポリシリコン層を順次形成する。次に、第２ポリシリコン層及び誘電体膜をパターニングしてコントロールゲートを形成し、第１ポリシリコン層をパターニングしてフローティングゲートを形成することにより、フラッシュメモリ素子が製造される。
【０００４】
前記において、素子分離膜は、トンネル酸化膜及び第１ポリシリコン層を形成し、第１ポリシリコン層上にパッド窒化膜を形成した状態で、パターニング工程により第１ポリシリコン層及びトンネル酸化膜をパターニングしてトレンチを形成し、絶縁物質を埋め込んで形成する。このようにＳＡ−ＳＴＩ（Ｓｅｌｆ Ａｌｉｇｎｅｄ−Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を適用して素子分離膜を形成すると、トンネル酸化膜の損傷を最小化し、トンネル酸化膜があまり薄く形成されることを防止することができる。
【０００５】
一方、前記工程を用いてＮＡＮＤ型フラッシュ素子においてＸデコード用トランジスタとセルトランジスタとして用いる高電圧ＮＭＯＳトランジスタを製造する場合には、ｐウェル領域と接合領域に高電圧が印加されるため、ソース／ドレイン接合領域を一般的なプラス接合で形成することができず、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ）接合工程とプラグイオン注入工程を用いてソース／ドレイン接合を形成する。ところが、このようなＤＤＤ接合も、高電圧の印加に対するブレークダウン電圧特性を向上させるために、不純物の注入量を減らさなければならない。これにより、トランジスタにおいて要求される１．０Ｖ以下の動作電圧が高くなるうえ、チャネル領域のしきい値電圧を調節するために注入される不純物の量でも、１．０Ｖ以下の動作電圧を確保することが難しい。また、一般に中間電流イオン注入機（Ｍｅｄｉｕｍｃｕｒｒｅｎｔ ｉｏｎ ｉｍｐｌａｎｔｅｒ）を用いてしきい値電圧調節用イオン注入層を形成しているが、均一なイオン注入分布の確保に必要な最小限のイオン注入によってしきい値電圧を調節する際、１．０Ｖ以下の動作電圧を確保することが一層難しい。
【０００６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、トランジスタやフラッシュメモリセルなどの半導体素子のしきい値電圧を調節するためのイオン注入工程の際に均一度を確保することが可能な最少量の不純物を注入した後、洗浄工程で注入された不純物を外部拡散（ｏｕｔ ｄｉｆｆｕｓｉｏｎ）させて不純物の残留量を調節することにより、注入された不純物の均一な分布特性を確保し、低い動作電圧のトランジスタ又はフラッシュメモリセルを製造することが可能な半導体素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体素子を形成するために所定の工程が行われた半導体基板を提供する段階と、イオン注入工程でイオン注入層を形成する段階と、洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む半導体素子の製造方法を提供する。
【０００８】
イオン注入層は５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することができる。この際、不純物は硼素を使用することができ、３〜１３°の角度で注入することができる。
【０００９】
一方、洗浄工程は、フッ酸系列の溶液を用いて行い、不純物をアウトガス（ガス抜け）させて不純物の濃度を減少させる。この際、フッ酸系列の溶液は原液をそのまま使用するか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸を使用することができる。このような洗浄工程は溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することができる。洗浄工程の際、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、不純物のアウトガス（ガス抜け）を活性化することができる。
【００１０】
不純物濃度の調節後には、半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、パターニングを行う段階と、半導体基板の素子分離領域に素子分離膜を形成する段階と、半導体基板の全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を順次形成する段階と、コントロールゲートマスクを用いたエッチング工程によりシリサイド層、第２ポリシリコン層及び誘電体膜を順次パターニングする段階と、自己整合エッチング工程により第１ポリシリコン層をパターニングする段階と、第１ポリシリコン層の周辺の半導体基板にソース／ドレインを形成する段階とをさらに含むことができる。この際、ソース／ドレインはＤＤＤジャンクション構造で形成することができる。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１２】
図１および図２は、本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【００１３】
図１（ａ）を参照すると、イオン注入工程で半導体基板１０１にウェル１０２を形成する。次に、トランジスタやフラッシュメモリセルなどの半導体素子のしきい値電圧を調節するために、イオン注入工程によりウェル１０２の所定の深さにイオン注入層１０３を形成する。ここで、ウェル１０２は後続工程で形成される半導体素子の動作電圧に応じてトリプルウェル構造又は単一ウェル構造とすることができる。高電圧ＮＭＯＳトランジスタが形成される領域にはイオン注入を行わず、ｐ型基板自体をウェルのように使用することができる。
【００１４】
一方、しきい値電圧を調節するためのイオン注入層１０３は、５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することができる。この際、不純物として硼素を使用することができる。また、不純物の注入からチャネリングが発生することを防止するために、不純物を３〜１３°の角度で注入することをできる。
【００１５】
図１（ｂ）を参照すると、後続工程で形成されるトランジスタ又はフラッシュメモリセルのしきい値電圧を調節するために、イオン注入層１０３の不純物濃度を減少させる。ここで、イオン注入層１０３の不純物濃度は洗浄工程で硼素をアウトガスさせて減少させることができるが、洗浄工程は、フッ酸系列の溶液として原液を用いるか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸を用いて行うことができる。このような洗浄工程は、溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することもできる。一方、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、不純物のアウトガスを活性化することができる。
【００１６】
このようにしきい値電圧調節用イオン注入層１０３の不純物濃度を洗浄工程で減少させる場合、不純物分布特性は次の通りである。図３は図１（ｂ）で不純物の濃度を調節した後、深さによる不純物分布特性を示す特性グラフである。
【００１７】
図３を参照すると、正常的に不純物注入工程が行われた後には、第１曲線２０１のような不純物の分布特性を示す。その後、不純物の活性化のために急速熱処理を行う場合には、第２曲線２０２のような不純物の分布特性を示す。一方、上述したように、洗浄工程でイオン注入層１０３の不純物濃度を調節した場合には、第３曲線２０３のような不純物の分布特性を示す。第２曲線２０２の特性と第３曲線２０３の特性とを比較すると、洗浄工程で不純物の濃度を低めた場合と急速熱処理を行った場合は、不純物の濃度に差異があるだけで、ほぼ類似の分布特性を有するパターンであることが分かる。このように同一の分布パターンで均一な分布特性を確保しながら不純物の濃度のみを低めることにより、素子の動作電圧を１．０Ｖ以下に低めることが可能になる。
【００１８】
ウェル１０２が形成された半導体基板１０１にトランジスタ又はフラッシュメモリセルを形成することができる。次に、フラッシュメモリセルを形成する場合を説明する。
【００１９】
図１（ｃ）を参照すると、半導体基板１０１上にトンネル酸化膜１０４及びフローティングゲートを形成するための第１ポリシリコン層１０５を順次形成する。ここで、トンネル酸化膜１０４は７５０〜８００℃の温度でウェット酸化工程により形成した後、９００〜９１０℃の温度と窒素雰囲気中で２０〜３０分間アニーリングを行い、半導体基板１０１とトンネル酸化膜１０４との界面の欠陥密度を最小化する。一方、第１ポリシリコン層１０５は、ＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスとを用いて５８０〜６２０℃の温度と０．１〜３Ｔｏｒｒの低圧条件でＬＰＣＶＤ法によって、グレーンサイズが最小化されたドープトポリシリコン層に形成する。この際、ドープトポリシリコン層は、不純物Ｐの濃度を１．５Ｅ２０〜３．０Ｅ２０ａｔｏｍｓ／ｃｃのレベルに調節し、２５０〜５００Åの厚さに形成する。
【００２０】
図２（ａ）を参照すると、第１ポリシリコン層１０５上に、素子分離領域が定義されたパッド窒化膜（図示せず）を形成した後、第１ポリシリコン層１０５及びトンネル酸化膜１０４を順次パターニングする。この際、パッド窒化膜はＬＰＣＶＤ法を用いて９００〜２０００Åの厚さに形成することができる。次に、素子分離領域の基板１０１をエッチングしてトレンチを形成した後、絶縁物質を埋め込んでＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離膜１０６を形成する。
【００２１】
図２（ｂ）を参照すると、パッド窒化膜を除去した後、誘電体膜１０７、コントロールゲートを形成するための第２ポリシリコン層１０８及びシリサイド層１０９を順次形成する。この際、誘電体膜１０７を形成する前に、フローティングゲートのカップリング比を増加させるために、第１ポリシリコン層１０５上にポリシリコン層をさらに形成することもできる。次に、コントロールゲートマスクを用いたエッチング工程によりシリサイド層１０９、第２ポリシリコン層１０８及び誘電体膜１０７を順次パターニングした後、自己整合エッチング工程で第１ポリシリコン層１０５をパターニングする。
【００２２】
前記において、第１ポリシリコン層１０５上に追加形成されるポリシリコン層は、４００〜１０００Åの厚さに形成することができる。一方、誘電体膜１０７はＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２が順次積層されたＯＮＯ構造にすることができる。この際、ＳｉＯ２膜は耐圧特性とＴＤＤＢ特性に優れたＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソースガスとして用いて形成したＨＴＯ膜を３５〜６０Åの厚さに形成し、６００〜７００℃のローディング温度で半導体基板をチャンバに装着した後、０．１〜３Ｔｏｒｒの低圧と８１０〜８５０℃の温度でＬＰＣＶＤ法によって形成する。一方、Ｓｉ３Ｎ４膜は５０〜６５Åの厚さに形成し、ＮＨ３及びＤＣＳガスを用いて１〜３Ｔｏｒｒの圧力と６５０〜８００℃の温度でＬＰＣＶＤ法によって形成する。
【００２３】
図２（ｃ）を参照すると、第１ポリシリコン層１０５の周辺の基板１０１にソース／ドレイン１１０を形成する。この際、ソース／ドレイン１１０は、ＤＤＤジャンクション構造で形成し、高電圧に対するブレークダウン電圧を増加させることができる。このように高電圧半導体素子を製造するために、ソース／ドレイン１１０をＤＤＤジャンクション構造とする場合、一般電圧で動作する半導体素子のチャネルジャンクション内にはさらに低いポジティブ型のドーピングが要求される。
【００２４】
これにより、動作電圧の低いフラッシュメモリセルが製造される。
【００２５】
上述したしきい値電圧調節用イオン注入層の不純物濃度を調節する工程は、しきい値電圧調節用イオン注入層にのみ限定されて適用されるのではなく、イオン注入工程を行った後不純物の濃度を調節しようとするいずれの工程にも適用することができる。
【００２６】
【発明の効果】
本発明は、上述した方法によって次のような効果を得ることができる。
【００２７】
第一に、洗浄工程でしきい値電圧調節用イオン注入層の濃度を低めることにより、優れた分布特性を維持しながらイオン注入層を最少の注入量で形成することができる。
【００２８】
第二に、従来ではしきい値電圧を調節するために注入された不純物のＴＥＤ（Ｔｒａｎｓｉｅｎｔ ＥｎｈａｎｃｅｄＤｉｆｆｕｓｉｏｎ）現象を抑制することができず、チャネルジャンクション内にシャローチャネルを形成するためにＢＦ２を注入すると、Ｆのアウトガスによってトンネル酸化膜又はゲート酸化膜の膜質が低下することを防止することが難しかったが、本発明は、表面を基準としたアウトガス（Ｓｕｒｆａｃｅｆｏｃｕｓ ｏｕｔ ｇａｓｓｉｎｇ）によって硼素の注入のみによってもＴＥＤ現象又は酸化膜の膜質低下を防止することができる。
【００２９】
第三に、有効チャネル長さ（Ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）内に険しいしきい値電圧調節用不純物分布特性（Ｖｔａｄｊｕｓｔ ｐｒｏｆｉｌｅ）により、向後のＦＮトンネリングを用いるＮＡＮＤフラッシュ素子のホールエフェクトによる酸化膜の膜質低下を予防することにより、優れたデータ保存（ｒｅｔｅｎｔｉｏｎ）特性を確保することができる。
【００３０】
第四に、しきい値電圧調節用不純物の残留量（Ｒｅｔａｉｎｅｄ ｄｏｓｅ）を増加させる原因を提供することにより、現在の純粋熱酸化膜（Ｐｕｒｅｔｈｅｒｍａｌ ｏｘｉｄｅ）だけでなく、今後ＮＯゲートのような酸化膜にも弾力的な代替が可能である。
【図面の簡単な説明】
【図１】本実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図２】本実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図３】図１（ｂ）で不純物の濃度を調節した後、深さによる不純物分布特性を示す特性グラフである。
【符号の説明】
１０１ …半導体基板
１０２ …ウェル
１０３ …イオン注入層
１０４ …トンネル酸化膜
１０５ …第１ポリシリコン層
１０６ …素子分離膜
１０７ …誘電体膜
１０８ …第２ポリシリコン層
１０９ …シリサイド層
１１０ …ソース／ドレイン
２０１ …第１曲線
２０２ …第２曲線
２０３ …第３曲線
Claims (10)
- 半導体素子を形成するために所定の工程が行われた半導体基板を提供する段階と、
イオン注入工程でイオン注入層を形成する段階と、
洗浄工程でイオン注入層の不純物濃度を調節する段階とを含む半導体素子の製造方法。 - 前記イオン注入層は５〜５０ｋｅＶのエネルギーで１Ｅ１１〜１Ｅ１３ｉｏｎ／ｃｍ２の不純物を注入して形成することを特徴とする請求項１記載の半導体素子の製造方法。
- 前記不純物が硼素であることを特徴とする請求項２記載の半導体素子の製造方法。
- 前記不純物が３〜１３°の角度で注入されることを特徴とする請求項２又は３記載の半導体素子の製造方法。
- 洗浄工程は、フッ酸系列の溶液を用いて行い、前記不純物をアウトガスさせて不純物の濃度を減少させることを特徴とする請求項１記載の半導体素子の製造方法。
- 前記フッ酸系列の溶液は、原液をそのまま使用するか、或いはＨ２ＯとＨＦが１：１〜５０：１の割合で混合されて希釈されたフッ化水素酸（ＤｉｌｕｔｅｄＨＦ）を使用することを特徴とする請求項５記載の半導体素子の製造方法。
- 前記洗浄工程は溶液の濃度又は進行時間を調節して残留不純物の濃度を調節することを特徴とする請求項１又は５記載の半導体素子の製造方法。
- 前記洗浄工程の際、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を共に添加して半導体基板表面の自然酸化膜を取り除くことにより、前記不純物のアウトガスを活性化することを特徴とする請求項１又は５記載の半導体素子の製造方法。
- 前記不純物の濃度を調節した後には、
前記半導体基板上にトンネル酸化膜及び第１ポリシリコン層を順次形成した後、パターニングを行う段階と、
前記半導体基板の素子分離領域に素子分離膜を形成する段階と、
前記半導体基板の全体上部に誘電体膜、第２ポリシリコン層及びシリサイド層を順次形成する段階と、
コントロールゲートマスクを用いたエッチング工程により前記シリサイド層、前記第２ポリシリコン層及び前記誘電体膜を順次パターニングする段階と、
自己整合エッチング工程により前記第１ポリシリコン層をパターニングする段階と、
前記第１ポリシリコン層の周辺の前記半導体基板にソース／ドレインを形成する段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。 - 前記ソース／ドレインはＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ）ジャンクション構造で形成することを特徴とする請求項９記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0076287A KR100490303B1 (ko) | 2002-12-03 | 2002-12-03 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004186667A true JP2004186667A (ja) | 2004-07-02 |
| JP4276012B2 JP4276012B2 (ja) | 2009-06-10 |
Family
ID=32388307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003209081A Expired - Fee Related JP4276012B2 (ja) | 2002-12-03 | 2003-08-27 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6927150B2 (ja) |
| JP (1) | JP4276012B2 (ja) |
| KR (1) | KR100490303B1 (ja) |
| TW (1) | TWI278920B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108310A (ja) | 2004-10-04 | 2006-04-20 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法 |
| US9446467B2 (en) | 2013-03-14 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrate rinse module in hybrid bonding platform |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393686A (en) * | 1994-08-29 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of forming gate oxide by TLC gettering clean |
| US6087247A (en) * | 1998-01-29 | 2000-07-11 | Varian Semiconductor Equipment Associates, Inc. | Method for forming shallow junctions in semiconductor wafers using controlled, low level oxygen ambients during annealing |
| US20030094435A1 (en) * | 1998-02-06 | 2003-05-22 | Drobny Vladimir F. | Epitaxial cleaning process using HCL and N-type dopant gas to reduce defect density and auto doping effects |
| US6348420B1 (en) * | 1999-12-23 | 2002-02-19 | Asm America, Inc. | Situ dielectric stacks |
| JP2002170951A (ja) * | 2000-12-01 | 2002-06-14 | Asahi Kasei Microsystems Kk | Ｍｏｓ構造を有する半導体装置の製造方法 |
| US20020127766A1 (en) * | 2000-12-27 | 2002-09-12 | Memc Electronic Materials, Inc. | Semiconductor wafer manufacturing process |
| KR100743620B1 (ko) * | 2001-06-15 | 2007-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 저접합 형성방법 |
-
2002
- 2002-12-03 KR KR10-2002-0076287A patent/KR100490303B1/ko not_active IP Right Cessation
-
2003
- 2003-07-11 US US10/618,290 patent/US6927150B2/en not_active Expired - Lifetime
- 2003-07-14 TW TW092119152A patent/TWI278920B/zh not_active IP Right Cessation
- 2003-08-27 JP JP2003209081A patent/JP4276012B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6927150B2 (en) | 2005-08-09 |
| TWI278920B (en) | 2007-04-11 |
| JP4276012B2 (ja) | 2009-06-10 |
| US20040106272A1 (en) | 2004-06-03 |
| KR100490303B1 (ko) | 2005-05-17 |
| KR20040048503A (ko) | 2004-06-10 |
| TW200410321A (en) | 2004-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4292067B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US7018885B2 (en) | Method of manufacturing semiconductor devices | |
| KR20040003896A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JP4615880B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US6933214B2 (en) | Method of manufacturing flash memories of semiconductor devices | |
| KR100490303B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101072996B1 (ko) | 반도체 소자의 제조방법 | |
| KR100507699B1 (ko) | 반도체 플래시 메모리 셀의 제조방법 | |
| KR100691937B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100856300B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR100665398B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101016336B1 (ko) | 플래시 메모리소자의 제조방법 | |
| KR100432786B1 (ko) | 반도체 플래시 메모리 셀의 제조 방법 | |
| KR100972695B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040006417A (ko) | 반도체 소자의 제조 방법 | |
| KR100607316B1 (ko) | 플래시 소자의 제조 방법 | |
| KR100524464B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20080002495A (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
| JP2004096093A (ja) | 半導体メモリ素子の製造方法 | |
| KR20050067822A (ko) | 반도체 소자의 제조 방법 | |
| KR20090000354A (ko) | 비휘발성 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090305 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |