KR100743620B1 - 반도체소자의 저접합 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 저접합 형성방법에 관한 것으로, 본 발명은, 소자분리막이 형성된 실리콘기판을 제공하는 단계; 상기 실리콘기판내에 제1도전형 MOS와 제2도전형 MOS를 형성하기 위한 문턱전압 조절용 이온주입층을 형성하는 단계; 상기 실리콘기판상에 게이트산화막과 게이트를 형성하는 단계; 상기 게이트측면에 스페이서를 형성하는 단계; 상기 스페이서 양측 아래의 실리콘기판내에 F19 이온주입을 실시하는 단계; 상기 F19 이온주입이 실시된 상기 스페이서 양측아래의 실리콘기판내에 제1도전형 도펀트를 이용하여 이온주입을 실시하는 단계를 포함하여 구성되고, F19 결함에 의한 접합 누설전류를 줄이고 숏채널효과를 효과적으로 억제할 수 있는 것이다.
Description
도 1 는 종래 기술에 따른 반도체소자의 저접합 형성방법에 있어서, 정상에너지에의한 p+ 소오스/드레인 임플란트시 F19의 이온주입 및 RTA처리시의 SIMS 프로파일을 나타낸 그래프이다.
도 2는 도 1에서의 "A"부를 확대한 평판 TEM사진을 나타낸 도면이다.
도 3 내지 도 8은 본 발명에 따른 반도체소자의 저저합 형성방법을 설명하기 위한 반도체소자의 공정단면도이다.
도 9 는 본 발명에 따른 반도체소자의 저접합 형성방법에 있어서, 초저에너지에 의한 F19 이온주입시의 SIMS 프로파일을 나타낸 그래프이다.
도 10 는 본 발명에 따른 반도체소자의 저접합 형성방법에 있어서, 후속열처리공정을 통해 얻어지는 SIMS 프로파일을 나타낸 그래프이다.
[도면부호의설명]
11 : 실리콘기판 13 : 문턱전압 조절용 이온주입층
15 : 게이트산화막 17 : 게이트
19 : 산화막 21 : 질화막
23 : 스페이서 25 : p+소오스/드레인
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 초저에너지(ultra low energy)를 이용한 이온주입을 실시하여 결함이 없는 저접합을 형성할 수 있는 반도체소자의 저접합 형성방법에 관한 것이다.
기존의 반도체소자에 있어서, PMOS의 경우에 n+ 폴리실리콘을 이용하여 채널영역에 공핍모드(depletion mode)에 의한 채널을 형성하는 매립채널을 사용하는 기술이 제안되었다.
그러나, 종래의 이러한 매립 채널의 경우에 문턱전압조절용 도펀트(Vt adjust dopant)와 접합형성을 위한 도펀트들이 후속 열처리 공정에의해 TED(Trasient Enhanced Diffusion)가 발생하여 접합의 깊이 방향으로의 확산이 발생하고, 게이트산화막의 질을 저하시키는 원인이 되고 있다.
p+ 접합을 형성하기 위해 이온주입되는 이불화붕소내의 다량의 F19 도펀트가, 도 1에 도시된 바와같이, 게더링(gettering)되는 영역이 비정질/결정질(A/C; Amorphous/Crystaline layer)층에 집중되어 A/C층 유도 F19 결함 형성에 기여하고, 후속 열공정을 통해 이러한 결함 형성은 가속화되어 접합 주위의 누설전류를 피할 수 없게 된다.
또한, 도 2에 도시된 바와같이, BF2 임플란트를 적용한 평판 TEM사진 결과에서 실리콘기판내 약 500 Å 깊이의 비정질/결정질 계면층에서 SIMS 결과와 마찬가지로 F19 세그리게이션(segregation)되는 지점에서 다수의 결정결함들이 관찰되고 있음을 알 수 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, F19 결함에 의한 접합 누설전류를 줄이고 숏채널효과를 효과적으로 억제할 수 있는 반도체소자의 저접합 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 F19 리치 임플란트영역의 형성을 통해 기 이온주입된 도펀트농도를 이용하여 후속공정시에 이온주입되는 p 형 도펀트의 채널링(channeling)을 방지하여 효과적인 채널마진을 확보하므로써 디바이스 크기의 감소에도 쉽게 적용가능한 반도체소자의 저접합 형성방법을 제공함에 있다.
그리고, 본 발명의 또다른 목적은 저온공정에 의한 아닐링만으로도 충분히 활성화가 가능하여 후속 열처리에 의한 문턱전압의 이동현상을 억제하여 안정된 반도체소자를 구현할 수 있는 반도체소자의 저접합 형성방법을 제공함에 있다.
한편, 본 발명의 또다른 목적은 보유된 F19의 농도를 낮게 하므로써 얻어지는 결함의 제거로 인해 매립채널 pMOS의 숏채널효과를 억제하여 펀치 마진을 향상시킬 수 있는 반도체소자의 저접합 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 저저합 형성방법 은, 소자분리막이 형성된 실리콘기판을 제공하는 단계; 상기 실리콘기판내에 제1도전형 MOS와 제2도전형 MOS를 형성하기 위한 문턱전압 조절용 이온주입층을 형성하는 단계; 상기 실리콘기판상에 게이트산화막과 게이트를 형성하는 단계; 상기 게이트측면에 스페이서를 형성하는 단계; 상기 스페이서 양측 아래의 실리콘기판내에 F19 이온주입을 실시하는 단계; 상기 F19 이온주입이 실시된 상기 스페이서 양측아래의 실리콘기판내에 제1도전형 도펀트를 이용하여 이온주입을 실시하는 단계를 포함하여 구성되는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3 내지 도 8은 본 발명에 따른 반도체소자의 저접합 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 저접합 형성방법은, 도 2에 도시된 바와같이, 도면에는 도시하지 않았지만, 먼저 p 형 실리콘기판(11)상에 소자형성을 위한 소자분리막(미도시)을 형성하고, 각각의 MOS소자를 형성하기 위하여 웰임플란트를 진행한다.
그다음, 도 2에 도시된 바와같이, pMOS와 nMOS 각각의 소자를 형성하기 위한 문턱전압을 제어하기 위한 이온주입을 실시하여 실리콘기판(11)내에 문턱전압제어용 이온주입층(13)을 형성한후 실리콘기판(11)상에 게이트산화막(15)을 40 내지 100 Å 두께로 증착하고, 상기 게이트산화막(15)상에 도프트 폴리실리콘층(17)을 화학적 증기 증착법을 이용하여 1000Å 이상의 두께, 바람직하게, 1000∼3000Å의 두께로 증착한다. 이때, 상기 게이트산화막(15)을 형성하기 전에 희석 HF 및 SC-1 용액을 이용하여 상기 실리콘기판(11)의 표면을 세정한다.
한편, 상기 게이트산화막(15)은, 750 내지 800 ℃의 온도에서 수소 및 산소를 이용한 습식산화공정을 통해 형성하거나 800 내지 950 ℃의 온도 및 질소가스분위기에서 20 내지 30분간 열처리하여 형성할 수도 있다.
그리고, 상기 도프트 폴리실리콘층(17)은 510 내지 550 ℃의 온도 및 0.1 내지 0.3 torr의 압력조건하에서 SiH4 또는 Si2H6 의 실리콘 소오스 가스와 POCl3 또는 PH3 가스를 이용한 저압화학기상증착법으로 증착한다.
이어서, 상기 도프트폴리실리콘층(17)상에 감광막패턴(미도시)을 형성하고 상기 감광막패턴(미도시)을 마스크로 상기 도프트폴리실리콘층(17) 및 게이트산화막(15)을 선택적으로 패터닝하여 게이트(17) 및 게이트산화막패턴(15)을 형성한다.
그다음, 도 4에 도시된 바와같이, 상기 게이트(17) 및 게이트산화막패턴(15)을 포함한 전체 구조의 상면에 화학증기증착법을 이용하여 산화막(19)과 질화막(21)을 순차적으로 증착한다. 이때, 상기 산화막(19)은 100 내지 200 Å의 두께로, 상기 질화막(21)은 500 내지 1000 Å두께로 증착한다. 또한, 상기 산화막(19)은 DCS와 N2O를 이용하여 700 내지 850 ℃의 온도에서, 상기 질화막(21)은 NH3와 DCS를 이용하여 650 내지 750 ℃의 온도에서 각각 형성한다.
이어서, 도 5에 도시된 바와같이, 전극보호를 위한 스페이서를 형성하기 위하여 상기 질화막(21)과 산화막(19)을 전면식각공정을 통해 선택적으로 패터닝하여 게이트(17)의 측면에 스페이서(23)를 형성한다.
그다음, 도 6에 도시된 바와같이, 상기 스페이서(23)의 양측아래의 실리콘기판(11)내에 F19 언리치 영역(enriched region)을 형성하기 위하여 F19 이온주입을 실시한다. 이때, 상기 이온주입시의 에너지는 3 KeV 이하의 에너지를 사용한다. 또한, 상기 F19 이온주입시에, 초저에너지 영역대인 500eV 내지 3KeV의 범위와 1×1014 내지 1×1016 이온/㎠ 범위의 도우즈량으로 진행한다.
이어서, 도 7에 도시된 바와같이, 상기 F19 이온주입이 완료된 실리콘기판(11)내에 p- 형 도펀트를 이용하여 p+ 소오스/드레인을 형성하기 위한 이온주입을 실시한다. 이때, p- 도펀트는 B11 도펀트를 이용하여 실시하고 이온주입에너지 영역은 1 내지 5 KeV가 되도록 하고 이온주입되는 도우즈량은 1×1014 내지 1×1016 이온/㎠의 범위로 하여 진행한다.
그다음, 도 8에 도시된 바와같이, 이온주입된 p- 형 도펀트의 액티베이션(activation)과 재결정화를 위해 후속열공정을 실시하여 상기 실리콘기판(11)내에 p+소오스/드레인영역(25)을 형성한다. 이때, 상기 후속열공정은 저온 RTA나 퍼니스에 의해 실시한다.
따라서, 이온주입시의 에너지에서 어느 일정 이하가 되면 비정질/결정질층이 형성되지 않는 점을 이용하여 초저에너지를 이용한 이온주입을 실시하므로써, 도 9에서와 같이, 기판표면에 집중된 F19 리치 이온주입영역을 형성할 수 있다. 또한, 후속 열공정을 통해서도, 도 10에서와 같이, 비정질/결정질(A/C)층이 형성되지 않은 접합 형성이 가능함을 알 수 있다.
` 상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 저접합 형성방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 저접합 형성방법에 있어서는, pMOS내에 결함을 유발시키는 비정질/결정질층을 완전히 제거하고, p+ 접합내에 F19의 게더링막 (gettering layer)을 제거하므로써 F19 결함에 의한 접합 누설전류를 줄일 수 있고, 숏채널효과를 효과적으로 억제할 수 있다.
또한, F19 리치 임플란트영역 형성을 통해 기 이온주입된 도펀트농도를 이용하여 후속공정시에 이온주입되는 p-형 도펀트의 채널링을 방지하여 효과적인 채널마진을 확보하므로써 디바이스 크기의 감소에도 쉽게 적용할 수가 있다.
그리고, 게이트산화막의 질을 저하시키는 F19를 실리콘기판의 표면에 집중시킬 수 있고, F19의 외부확산 능력이 우수하여 저온공정에 의한 아닐링만으로도 충분히 활성화가 가능하므로써 후속 열처리에 의한 문턱전압의 이동현상을 억제하여 안정된 반도체소자를 구현할 수 있다.
한편, 보유된(Retained) F19의 농도를 낮게 하므로써 얻어지는 결함의 제거로 인해 매립채널 pMOS의 숏채널효과를 억제하여 펀치 마진을 향상시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (13)
- 소자분리막이 형성된 실리콘기판을 제공하는 단계;상기 실리콘기판내에 제1도전형 MOS와 제2도전형 MOS를 형성하기 위한 문턱전압 조절용 이온주입층을 형성하는 단계;상기 실리콘기판상에 게이트산화막과 게이트를 형성하는 단계;상기 게이트측면에 스페이서를 형성하는 단계;상기 스페이서 양측 아래의 실리콘기판내에 F19 이온주입을 실시하는 단계;상기 F19 이온주입이 실시된 상기 스페이서 양측아래의 실리콘기판내에 제1도전형 도펀트를 이용하여 이온주입을 실시하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 게이트는 도프트 폴리실리콘을 1000∼3000Å의 두께로 증착하여 형성하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제2항에 있어서, 상기 도프트 폴리실리콘층은 화학증기 증착법으로 증착하는 것을 특징으로 하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 스페이서를 형성하는 단계는 게이트를 포함한 전체구조의 상면에 산화막과 질화막을 순차적으로 형성하는 단계; 및상기 질화막과 산화막을 전면식각공정을 실시하는 단계를 포함하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제4항에 있어서, 상기 산화막은 DCS와 N2O를 이용하여 700 내지 850 ℃의 온도에서 100 내지 200 Å 두께로 형성하고, 상기 질화막은 NH3와 DCS를 이용하여 650 내지 750 ℃의 온도에서 500 내지 1000 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 제1도전형 도펀트를 이온주입하는 단계후 후속열공정을 실시하여 실리콘기판내에 제1도전형 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제6항에 있어서, 상기 후속열공정은 RTA 또는 퍼니스에의해 실시하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 게이트산화막을 형성하기 전에 희석 HF 및 SC-1 용액을 이용하여 상기 실리콘기판의 표면을 세정하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 게이트산화막을 형성하는 단계는 750 내지 800 ℃의 온도에서 수소 및 산소를 이용한 습식산화공정을 통해 형성하거나 800 내지 950 ℃의 온도 및 질소가스 분위기에서 20 내지 30분간 열처리하여 형성하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 게이트산화막은 40 내지 100 Å의 두께로 형성하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제2항에 있어서, 상기 도프트 폴리실리콘층은 510 내지 550 ℃의 온도 및 0.1 내지 0.3 torr의 압력조건하에서 SiH4 또는 Si2H6 의 실리콘소 오스 가스와 POCl3 또는 PH3 가스를 이용한 저압화학기상증착법으로 증착하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 F19 이온주입하는 단계는 초저에너지 영역대인 500eV 내지 3 KeV의 범위와 1×1014 내지 1×1016 이온/㎠의 도우즈량으로 진행하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
- 제1항에 있어서, 상기 제1도전형 이온주입을 실시하는 단계는 p- 도펀트는 B11 도펀트를 이용하여 실시하고 이온주입에너지 영역은 1 내지 5 KeV가 되도록 하고 이온주입되는 도우즈량은 1×1014 내지 1×1016 이온/㎠의 범위로 진행하는 것을 특징으로하는 반도체소자의 저접합 형성방법.
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