KR101099561B1 - 미세 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 케리어 이동도(carrier mobility) 및 접합 누설전류(junction leakage current)를 개선시킨 미세 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 미세 반도체 소자의 제조방법은, 실리콘 기판 상에 버퍼 질화막을 형성하는 단계와, 상기 기판 내에 산소 이온주입을 수행하는 단계와, 상기 버퍼 질화막을 제거하는 단계와, 상기 산소 이온주입이 수행된 기판 결과물을 1차 열처리하여 기판 내의 소정 깊이에 상기 기판을 분할하는 실리콘산화막을 형성하는 단계와, 상기 실리콘 기판 내에 상기 실리콘산화막에 도달하도록 액티브 영역을 한정하는 소자분리막을 형성하는 단계와, 상기 기판 액티브 영역이 비정질화되도록 기판 내에 Ge+ 이온주입을 수행하는 단계와, 상기 Ge+ 이온주입이 수행된 기판 결과물을 2차 열처리하여 기판 내의 실리콘산화막 상에 SixGey층을 형성함과 아울러 상기 SixGey층 상의 기판 표면 내에 변형된 실리콘층을 형성하는 단계와, 상기 기판 결과물에 대해 웰 형성 이온주입을 수행하는 단계와, 상기 소자분리막에 의해 한정된 액티브 영역의 변형된 실리콘층 상에 게이트를 형성하는 단계와, 상기 게이트 양측의 변형된 실리콘층 내에 LDD 영역을 형성하는 단계와, 상기 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 양측의 변형된 실리콘층 내에 소오스/드레인 영역을 형성하는 단계를 포함한다.

Description

미세 반도체 소자 및 그의 제조방법{Fine semiconductor device and method of manufacturing the same}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 미세 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 버퍼 질화막
3 : 산소 이온주입층 3a : 실리콘산화막
4 : 소자분리막 5 : Ge-Si 비정질층
5a : SixGey층 5b : 변형된 실리콘층
6 : 감광막 패턴 7 : 게이트산화막
8 : 게이트도전막 9 : 게이트
10 : LDD 영역 11 : 스페이서
12 : 소오스/드레인 영역
본 발명은 90㎚ 이하 게이트 길이를 갖는 미세 반도체 소자에 관한 것으로, 보다 상세하게는, 케리어 이동도(carrier mobility) 및 접합 누설전류(junction leakage current)를 개선시킨 미세 반도체 소자 및 그의 제조방법에 관한 것이다.
현재 90㎚ 이하의 게이트 길이를 갖는 고집적 반도체 소자, 즉, 미세 반도체 소자는 그 응용분야가 매우 다양해지고 있으며, 최근에는 통신 회로에 이용하려고 시도되고 있다.
그런데, 미세 반도체 소자는 MOSFET의 미세화에 따라 점점 더 빠른 응답속도를 갖게 되고는 있으나, 상기 MOSFET이 그 특성상 기본적으로 바이폴라 트랜지스터에 비해 응답속도가 느리므로, 통신 회로에 적용함에는 아직까지 많은 어려움이 있다. 여기서, 상기 응답속도는 게이트 하부 실리콘 채널에서의 케리어 이동도에 큰 영향을 받는다.
또한, 현재의 단순한 실리콘 기판에 미세 소자를 형성하는 경우, 접합 누설전류(junction leakage current)의 발생이 필연적인데, 이는 파워 소모를 증가시키므로, 결국, 단순한 실리콘 기판에 집적되는 미세 반도체 소자는 아직까지는 모바일 소자에 적용하기에 적당하지 않다.
아울러, 단순한 실리콘 기판에의 미세 소자 형성은 SOC(Systam On Chip)를 구현함에 있어 다양한 소자 형성이 어렵다.
따라서, 본 발명은 상기와 같은 종래 제반 문제점들을 해결하기 위해 안출된 것으로서, 통신 회로에의 적용이 가능하도록 케리어 이동도 및 접합 누설전류를 개선시킨 미세 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판; 상기 실리콘 기판 내부의 소정 깊이에 형성되어 상기 기판을 분할하는 실리콘산화막; 상기 기판 내의 실리콘산화막 상에 형성된 SixGey층; 상기 SixGey층으로부터 기판 표면까지 형성된 변형된 실리콘층; 상기 기판 표면으로부터 실리콘산화막에 도달하도록 형성된 소자분리막; 상기 소자분리막에 의해 한정된 기판 부분 상에 형성된 게이트; 상기 게이트의 양측벽에 형성된 스페이서; 및 상기 게이트 양측의 변형된 실리콘층 표면 내에 형성된 LDD 영역을 구비한 소오스/드레인 영역을 포함하는 미세 반도체 소자를 제공한다.
또한, 본 발명은, 실리콘 기판 상에 버퍼 질화막을 형성하는 단계; 상기 기판 내에 산소 이온주입을 수행하는 단계; 상기 버퍼 질화막을 제거하는 단계; 상기 산소 이온주입이 수행된 기판 결과물을 1차 열처리하여 기판 내의 소정 깊이에 상기 기판을 분할하는 실리콘산화막을 형성하는 단계; 상기 실리콘 기판 내에 상기 실리콘산화막에 도달하도록 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 기판 액티브 영역이 비정질화되도록 기판 내에 Ge+ 이온주입을 수행하는 단계; 상기 Ge+ 이온주입이 수행된 기판 결과물을 2차 열처리하여 기판 내의 실리콘산화막 상에 SixGey층을 형성함과 아울러 상기 SixGey층 상의 기판 표면 내에 변형된 실리콘(strained silicon)층을 형성하는 단계; 상기 기판 결과물에 대해 웰 형성 이온주입을 수행하는 단계; 상기 소자분리막에 의해 한정된 액티브 영역의 변형된 실리콘층 상에 게이트를 형성하는 단계; 상기 게이트 양측의 변형된 실리콘층 표면에 LDD 영역을 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 양측의 변형된 실리콘층 표면 내에 SixGey층에 도달하도록 소오스/드레인 영역을 형성하는 단계를 포함하는 미세 반도체 소자의 제조방법을 제공한다.
여기서, 버퍼 질화막은 200∼500Å의 두께로 형성한다.
상기 산소 이온주입은 O2 또는 O3를 사용하여 도우즈를 1E15∼5E16 원자/㎠로 하고, 이온주입 깊이(Rp)를 1000∼20000Å으로 하며, 이온주입 깊이를 3000∼ 10000Å으로 하여 수행한다.
상기 1차 열처리는 100% N2 분위기 및 950∼1000℃의 퍼니스에서 6∼9시간 동안 수행한다.
상기 실리콘산화막은 1000∼10000Å 두께로 형성한다.
상기 Ge+ 이온주입은 GeH3를 사용하여 그 도우즈를 2E15∼3E16 원자/㎠, 에너지를 5∼100keV, 그리고, 주입깊이(Rp)를 기판 표면으로부터 500∼10000Å로 하여 수행한다.
상기 Ge+ 이온주입 후, 그리고, 상기 2차 열처리 전, 1E14∼1E15 원자/㎠의 도우즈로 N2 또는 N+ 이온주입을 더 수행한다.
상기 2차 열처리는 100% N2 분위기 및 500∼650℃에서 5∼12시간 동안 수행한다.
상기 SixGey층은 500∼10000Å 두께로 형성한다.
상기 변형된 실리콘층은 200∼1000Å 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다.
본 발명은 소자간 또는 실리콘 기판과의 격리를 원하는 웰 형성 지역에 산소를 이온주입한 후 열처리를 행하여 절연막을 형성하고, 아울러, 소자분리막을 상기 절연막에 도달하도록 형성하여 특정 소자가 기판 바디 및 다른 소자로부터 격리되도록 만들며, 그리고, 깊은 소오스/드레인 영역을 형성한다.
또한, 본 발명은 Ge 이온주입을 행하여 절연막 상의 실리콘 기판을 비정질화 시킨 후, 웰 이온주입을 행하고, 그런다음, 장시간 동안 저온 어닐링을 행하여 채널 지역을 SixGey의 결정구조에 따라 변형된(strained) 실리콘 기판으로 만든다.
이와 같이 하면, 특정 소자가 기판 바디 및 다른 소자로부터 격리되는 것과 깊은 소오스/드레인 영역을 갖는 것으로 인해 접합 누설전류가 현격하게 개선되며, 또한, 변형된 실리콘 기판에 채널이 형성되는 것으로 인해 케리어 이동도가 향상된다. 따라서, 이렇게 구성된 본 발명의 미세 반도체 소자는 특성 조절을 통해 응답속도의 향상을 얻을 수 있고, 또한, 접합 누설전류로 인한 파워 소모를 줄일 수 있으므로 통신 회로에의 안정적인 적용이 가능하게 된다.
자세하게, 이하에서는 도 1a 내지 도 1g를 참조하여 본 발명의 바람직한 실시예에 따른 미세 반도체 소자 및 그의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 실리콘 기판(1) 상에 이온주입시의 표면 데미지를 최소화 시키기 위해 200Å 이상의 두께, 예컨데, 200∼500Å의 두께로 버퍼 질화막(2)을 증착한다. 그런다음, 기판(1) 내에 O2 또는 O3의 산소 이온을 주입한다. 이때, 상기 산소 이온주입은, 예컨데, 도우즈를 1E15∼5E16 원자/㎠ 정도로 하여 충분한 양의 산소가 기판 내에 주입되도록 하며, 또한, 이온주입 깊이(Rp)는 1000∼20000Å, 바람직하게, 3000∼10000Å 정도로 한다. 도면부호 3은 산소 이온주입층을 나타낸다.
도 1b를 참조하면, 버퍼 질화막을 제거한 상태에서 기판 결과물을 열처리하고, 이를 통해, 기판(1) 내부에 1000∼10000Å 두께로 상기 기판(1)을 분할하는 절연막, 즉, 실리콘산화막(3a)을 형성한다. 이때, 상기 열처리는 100% N2 분위기 및 950∼1000℃의 퍼니스에서 6∼9시간 동안 진행하며, 상기 열처리시 N2 분위기에서 진행한 것과 관련하여 비정질화된 실리콘의 이상산화는 방지된다.
여기서, 상기 실리콘산화막(3a)의 형성은 이후에 자세하게 설명하겠지만 소자가 실리콘 기판 바디와 완전히 격리되도록 하므로써, 기판 바디로 인한 접합 누설전류가 발생하는 사항과 백 바이어스(back bias)의 영향으로 원치 않게 소자 특성이 변하는 것을 사항을 방지하기 위한 것이다.
도 1c를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 기판(10)의 필드 영역에 액티브 영역을 한정하는 소자분리막(4)을 형성한다. 이때, 상기 소자분리막(4)은 실리콘산화막(3a)에 도달하도록 형성함이 바람직하며, 이 결과, 소자가 형성될 기판 액티브 영역은 상기 실리콘산화막(3a)과 소자분리막(4)에 의해 완전 격리된다.
도 1d를 참조하면, 마스크의 사용없이 기판 전면에 Ge+ 이온주입을 수행하고, 이를 통해, 기판 액티브 영역을 비정질화시킨다. 이때, 상기 Ge+ 이온주입은 GeH3를 사용하여 그 도우즈를 2E15∼3E16 원자/㎠, 그리고, 에너지를 5∼100keV 정도로 하면서 Ge-Si 비정질층(5)이 실리콘산화막(3a)과 연결되도록 그 주입깊이(Rp)를 기판 표면으로부터 500∼10000Å로 하여 수행한다.
한편, 상기 기판 액티브 영역을 비정질화시키기 위한 이온주입은 Ge+ 이온주입후에 선택적으로 N2 또는 N+를 이온주입할 수도 있으며, 이때, 그 도우즈는 1E14∼1E15 원자/㎠ 정도로 한다. 여기서, 상기 선택적 N2 이온주입은 후속 열공정에 의하여 웰 형성을 위한 도펀트들이 과도한 확산이 일어나는 것을 방지하기 위함이며, 질소(nitrogen)는 비소(Arensic) 또는 붕소(Boron)의 확산을 억제시키는 효과가 탁월한 것으로 알려져 있다.
도 1e를 참조하면, 기판 결과물에 대해 열처리를 수행하고, 이를 통해, Ge-Si 비정질층을 결정화시켜 기판 액티브 영역 내에 상기 실리콘산화막(3a)과 연결되게 SixGey층(5a)을 형성한다. 이때, 상기 열처리는 500∼650℃의 저온에서 5∼12시간 동안 수행하여 500∼10000Å의 SixGey층(5a)이 형성되도록 한다.
여기서, 상기 열처리를 저온에서 장시간 수행하는 것은 Ge-Si 비정질층이 완전한 결정 구조를 갖도록 하기 위함이며, 또한, Ge+ 이온이 덜 밀집된 기판 표면이 상기 SixGey층(5a)의 격자에 영향을 받아 변형된 실리콘(strained silicon)의 결정 구조를 이루도록 하기 위함이다. 이때, 변형된 실리콘층(5b)의 두께는 대략 200∼1000Å 정도이다.
한편, 상기 열처리는 산소가 존재하지 않는 100% N2 분위기에서 진행함이 바람직하며, 이것은 실리콘이 비정질화된 상태에서 열처리를 실시하면, 실리콘이 변태적으로 실리콘산화막의 형성을 이루어 OED(Oxidation Enhanced Diffusion) 현상 유발 및 접합 내에 산소가 침투하여 결함(defect)을 유발할 가능성이 있기 때문이다.
도 1f를 참조하면, 기판 결과물 상에 웰 형성용 감광막 패턴(6)을 형성한다. 그런다음, 기판 결과물에 대해 N-웰 및 P-웰을 형성하기 위한 웰 형성용 이온주입을 행한다.
도 1g를 참조하면, 감광막 패턴을 제거한 상태에서, 기판 결과물에 대해 세정 공정을 수행하여 기판 표면의 이물질 및 자연산화막을 제거하고, 이를통해, 오염이 없이 변형된 실리콘층(5b)을 얻는다. 이때, 상기 변형된 실리콘층(5b)의 두께는 전술한 바와 같이 기판 표면으로부터 200∼1000Å 정도가 된다.
한편, 상기 감광막 패턴을 제거한 후, 세정 공정을 수행하기 전에 필요에 따라 스파이크 RTP 열처리를 실시할 수 있다.
계속해서, 기판 전면 상에 게이트산화막(7)과 게이트도전막(8)을 차례로 형성한 후, 상기 게이트도전막(8)과 게이트산화막(7)을 패터닝하여 게이트(9)를 형성한다. 그런다음, 기판 결과물에 대해 저농도 불순물 이온주입을 행하여 상기 게이트(9) 양측의 변형된 실리콘층(5b) 표면 내에 LDD 영역(10)을 형성한 후, 상기 게이트(9)의 양측벽에 질화막 스페이서(11)를 형성한다. 이어서, 기판 결과물에 대해 고농도 불순물 이온주입을 행하여 상기 질화막 스페이서를 포함한 게이트(9) 양측 의 변형된 실리콘층(5b) 표면 내에 소오스/드레인 영역(12)을 형성한다. 이때, 상기 소오스/드레인 영역(12)은 결정화된 SixGey층(5a)에 도달하도록 형성한다.
이후, 도시하지 않았으나, 실리사이드 공정을 포함한 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 미세 반도체 소자를 완성한다.
전술한 공정에 따라 제조되는 본 발명의 미세 반도체 소자는 종래의 소자와 구조적으로 다르다. 즉, 종래의 소자는 게이트 하부의 채널 영역이 벌크 실리콘과 동일한 격자 구조를 갖지만, 본 발명의 미세 반도체 소자는 채널 영역이 하부 SixGey층에 영향을 받아 스트레스가 걸려있어 실제로 원자간 거리가 조금은 늘러난 실리콘 결정체의 격자 구조를 갖는다. 또한, 종래의 소자는 기판 바디와 격리됨이 없이 형성되는 반면, 본 발명의 미세 반도체 소자는 특정 소자가 실리콘산화막과 소자분리막에 의해 완전 격리된 구조를 갖는다.
따라서, 본 발명의 미세 반도체 소자는 향상된 케리어 이동도를 가질 수 있으며, 아울러, 개선된 접합 누설전류 특성을 갖게 된다.
이상에서와 같이, 본 발명은 변형된 실리콘층에 소자를 형성하므로써 케리어 이동도를 향상시킬 수 있으며, 이에따라, 온/오프 특성을 우수하고, Idsat 커런트 특성이 개선되어 향상된 응답속도를 갖는 미세 반도체 소자를 구현할 수 있다.
또한, 본 발명은 특정 소자가 완전 격리되어 형성되도록 하므로써 접합 누설전류를 원천적으로 차단할 수 있으며, 이에따라, 접합 누설전류와 관련된 파워 소모를 현저히 낮춤으로써 통신 회로에의 적용을 가능하게 할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (16)

  1. 실리콘 기판;
    상기 실리콘 기판 내부의 소정 깊이에 형성되어 상기 기판을 분할하는 실리콘산화막;
    상기 기판 내의 실리콘산화막 상에 형성된 SiGe층;
    상기 SiGe층으로부터 기판 표면까지 형성된 변형된 실리콘층;
    상기 기판 표면으로부터 실리콘산화막에 도달하도록 형성된 소자분리막;
    상기 소자분리막에 의해 한정된 기판 부분 상에 형성된 게이트;
    상기 게이트의 양측벽에 형성된 스페이서; 및
    상기 게이트 양측의 변형된 실리콘층 표면 내에 형성된 LDD 영역을 구비한 소오스/드레인 영역을 포함하며,
    상기 실리콘 기판 내에 도펀트들의 과도한 확산을 방지하기 위한 질소 이온 주입 층이 존재하는 것을 특징으로 하는 미세 반도체 소자.
  2. 제 1 항에 있어서, 상기 실리콘산화막은 1000∼10000Å 두께로 형성된 것을 특징으로 하는 미세 반도체 소자.
  3. 제 1 항에 있어서, 상기 SiGe층은 실리콘산화막과 접하여 500∼10000Å 두께로 형성된 것을 특징으로 하는 미세 반도체 소자.
  4. 제 1 항에 있어서, 상기 변형된 실리콘층은 200∼1000Å 두께로 형성된 것을 특징으로 하는 미세 반도체 소자.
  5. 제 1 항에 있어서, 상기 소오스/드레인 영역은 SiGe층에 도달하도록 형성된 것을 특징으로 하는 미세 반도체 소자.
  6. 실리콘 기판 상에 버퍼 질화막을 형성하는 단계;
    상기 기판 내에 산소 이온주입을 수행하는 단계;
    상기 버퍼 질화막을 제거하는 단계;
    상기 산소 이온주입이 수행된 기판 결과물을 1차 열처리하여 기판 내의 소정 깊이에 상기 기판을 분할하는 실리콘산화막을 형성하는 단계;
    상기 실리콘 기판 내에 상기 실리콘산화막에 도달하도록 액티브 영역을 한정하는 소자분리막을 형성하는 단계;
    상기 기판 액티브 영역이 비정질화되도록 기판 내에 Ge+ 이온주입을 수행하는 단계;
    상기 Ge+ 이온주입이 수행된 기판 결과물을 2차 열처리하여 기판 내의 실리콘산화막 상에 SiGe층을 형성함과 아울러 상기 SiGe층 상의 기판 표면 내에 변형된 실리콘(strained silicon)층을 형성하는 단계;
    상기 기판 결과물에 대해 웰 형성 이온주입을 수행하는 단계;
    상기 소자분리막에 의해 한정된 액티브 영역의 변형된 실리콘층 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 변형된 실리콘층 표면에 LDD 영역을 형성하는 단계;
    상기 게이트의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 게이트 양측의 변형된 실리콘층 표면 내에 SiGe층에 도달하도록 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 버퍼 질화막은 200∼500Å의 두께로 형성하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 산소 이온주입은 O2 또는 O3를 사용하여 그 도우즈를 1E15∼5E16 원자/㎠로 하고, 이온주입 깊이(Rp)를 1000∼20000Å으로 하여 수행하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 산소 이온주입은 이온주입 깊이를 3000∼10000Å으로 하여 수행하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  10. 제 6 항에 있어서, 상기 1차 열처리는 100% N2 분위기 및 950∼1000℃의 퍼니스에서 6∼9시간 동안 수행하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  11. 제 6 항에 있어서, 상기 실리콘산화막은 1000∼10000Å 두께로 형성하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  12. 제 6 항에 있어서, 상기 Ge+ 이온주입은 GeH3를 사용하여 그 도우즈를 2E15∼3E16 원자/㎠, 에너지를 5∼100keV, 그리고, 주입깊이(Rp)를 기판 표면으로부터 500∼10000Å로 하여 수행하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  13. 제 6 항에 있어서, 상기 Ge+ 이온주입 후, 그리고, 상기 2차 열처리 전, 1E14∼1E15 원자/㎠의 도우즈로 질소(N2) 또는 N+ 이온주입을 더 수행하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  14. 제 6 항에 있어서, 상기 2차 열처리는 100% N2 분위기 및 500∼650℃에서 5∼12시간 동안 수행하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  15. 제 6 항에 있어서, 상기 SiGe층은 500∼10000Å 두께로 형성하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
  16. 제 6 항에 있어서, 상기 변형된 실리콘층은 200∼1000Å 두께로 형성하는 것을 특징으로 하는 미세 반도체 소자의 제조방법.
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