KR100549575B1 - 반도체장치의 ｐｍｏｓ트랜지스터 제조 방법 - Google Patents

반도체장치의 ｐｍｏｓ트랜지스터 제조 방법 Download PDF

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Abstract

반도체장치의 PMOS 트랜지스터 제조 방법에 대해 개시한다. 본 발명의 제조 방법은 소자의 활성 영역 및 분리 영역을 필드산화막이 형성된 기판 상부에 게이트절연막을 형성하고, 도전 물질을 증착한 후에 이를 패터닝하여 게이트전극을 형성하고, 게이트전극을 마스크로 삼아 B를 고농도로 이온주입하되, 그이온 주입 에너지가 1∼2KeV, 조사량이 1E15∼5E15ions/㎠이 되도록 하여 소오스/드레인 접합을 형성하고, 그 다음 어닐링 공정을 실시하되, 급속 열처리장비를 이용하고 승온 속도 및 최고 온도에서의 유지시간을 제어하고 동시에 챔버의 N2 분위기에서 O2 가스를 흘려주어 소오스/드레인 접합의 불순물을 활성화시킨다. 따라서, 본 발명은 순수 B만을 사용하고 고조사량과 낮은 이온 주입 에너지의 소오스/드레인 이온 주입공정과 빠른 승온 속도, 최고 온도에서의 유지시간 제어, 및 N2 분위기에서 O2 가스를 조정한 어닐링 공정에 의해 고집적 반도체소자에서 얕은 접합 깊이와 낮은 면저항을 달성할 수 있다.

Description

반도체장치의 ＰＭＯＳ트랜지스터 제조 방법{Method of forming of PMOS type transistor in semiconductor device}
도 1 내지 도 4는 본 발명에 따른 반도체장치의 PMOS 트랜지스터 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 실리콘기판
12: 필드산화막
14: 게이트 절연막
16: 게이트전극
18: 하드마스크
20: LDD 영역
22: 스페이서
24: 소오스/드레인 접합
24': 확산된 얕은 소오스/드레인 접합
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 고집적 p채널 MOSFET(Metal Oxide Silicon Field Effect Transistor)에서 요구되는 접합 깊이와 면저항 및 접촉 저항을 확보하기 위해서 소오스/드레인의 불순물 활성화를 개선하여 얕은 접합(shallow junction)을 형성할 수 있는 반도체장치의 PMOS 트랜지스터 제조 방법에 관한 것이다.
반도체장치의 집적도가 높아짐에 따라 소자의 크기뿐만 아니라 수직구조의 감소(vertical scale down)가 요구되고 있다. 이러한 수직구조의 감소 중에서 가장 중요한 것으로 접합(junction) 깊이의 감소를 들 수 있다.
한편, 반도체 소자의 집적도가 높아지면서 디바이스의 속도 향상과 소형화를 위해서 게이트전극의 최소 선폭이 0.25∼0.1㎛까지 계속 줄어들고 있다. 이렇게 게이트전극 선폭이 작아질수록 쇼트 채널효과(short channel effect)에 따라 문턱전압(threshold voltage)이 급격히 감소하며 동시에 핫 캐리어 효과(hot carrier effect)도 심하게 발생한다.
이러한 쇼트 채널 및 핫 캐리어 효과는 불순물이 주입된 접합의 깊이와 관련이 있기 때문에 접합 깊이가 얕은 MOS 트랜지스터의 개발이 요구되고 있다. 이를 위해 게이트전극의 에지 근방 하부의 기판내에 불순물이 저농도로 주입된 LDD(Lightly Doped Drain) 구조의 MOS 트랜지스터가 등작하게 되었다. 이와 같이 얕은 접합(shallow junction)은 이온주입과 어닐링(annealing)방법에 의해 주로 형성된다.
한편, NMOS 트랜지스터의 경우에는 n형 불순물로서 As를 사용할 경우 투사영역(projected range) Rp가 매우 작기 때문에 매우 얕은 접합을 형성하는 것이 용이하다. 반면에, PMOS 트랜지스터의 경우에는 p형 불순물로서 BF2를 주로 사용하게 되는데, 이때 BF2는 순수한 보론(B)에 비해 상대적으로 원자 크기가 크므로 채널링을 줄일 수 있고, 플루오린(F)의 존재로 인해 보론의 확산도를 어느정도 방지해주는 효과가 있었다.
하지만, BF2의 보론 원자가 매우 가볍기 때문에 확산계수가 커서 동일한 어닐링 공정에도 불구하고 NMOS 트랜지스터보다 더 깊은 소오스/드레인 접합이 형성되고, 후속 어닐링 공정에 의해서 플루오린이 완전히 제거되지 않고 남아 있어 여전히 결함으로 존재하게 된다. 또, 잔여된 플루오린이 게이트산화막쪽으로 침투되어 게이트산화막의 질 저하를 유발하게 된다. 또한, 어닐링 공정시 챔버내 분위기를 순수 N2만을 사용하기 때문에 저항 측면에서 다소 높다는 문제점이 있었다.
본 발명의 목적은 순수 B만을 사용하고 고조사량과 낮은 이온 주입 에너지로 PMOS 트랜지스터의 소오스/드레인 이온 주입을 실시한 후에 어닐링 공정시 N2분위기에 소량의 산소를 불어 넣어 어닐링 공정을 실시함으로써 고집적 반도체소자에서 얕은 접합 깊이와 낮은 면저항을 달성할 수 있는 반도체장치의 PMOS 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 활성 영역에 게이트절연막, 게이트전극 및 소오스/드레인 영역을 갖는 PMOS 트랜지스터의 제조 방법에 있어서, 소자의 활성 영역 및 분리 영역을 필드산화막이 형성된 기판 상부에 게이트절연막을 형성하고, 도전 물질을 증착한 후에 이를 패터닝하여 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 삼아 B를 고농도로 이온주입하되, 그이온 주입 에너지가 1∼2KeV, 조사량이 1E15∼5E15ions/㎠이 되도록 하여 소오스/드레인 접합을 형성하는 단계와, 어닐링 공정을 실시하되, 급속 열처리장비를 이용하고 승온 속도 및 최고 온도에서의 유지시간을 제어하고 동시에 챔버의 N2 분위기에서 O2 가스를 흘려주어 소오스/드레인 접합의 불순물을 활성화시키는 단계를 포함하여 이루어진다.
본 발명의 제조방법에 있어서, 상기 게이트전극을 형성한 후에, LDD 이온주입을 실시하고 그 게이트전극 측벽에 절연 물질로된 스페이서를 추가 형성하도록 한다.
또 본 발명의 제조방법에 있어서, 상기 소오스/드레인 접합의 깊이는 60∼70nm이 되도록 한다.
또한, 본 발명의 제조방법에 있어서, 상기 어닐링 공정의 승온 속도 제어는 500∼650℃의 온도대역에서 20∼30℃/sec의 비율로 승온시키고 1050∼1150℃의 온도까지 100∼150℃/sec의 비율로 승온시킨다. 이때, 어닐링 공정시, 1050∼1150℃의 온도에서 1초 이내로 유지한 후에 온도를 하강한다. 또, N2와 O2 가스의 비율을 0.5∼1.0%로 한다.
본 발명에 따르면, PMOS 트랜지스터의 소오스/드레인 접합 형성은 낮은 에너지와 고조사량의 이온주입조건과 후속 어닐링 공정시 빠른 승온비율과 최고온도에서의 유지시간 및 O2 가스량을 조절함으로써 안정적으로 얕은 접합 및 낮은 저항을 갖는 접합 영역을 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 4는 본 발명에 따른 반도체장치의 PMOS 트랜지스터 제조방법을 설명하기 위한 공정 순서도이다.
도 1에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 STI(Shallow Trench Isolation) 공정을 실시하여 소자의 활성 영역을 정의하는 필드산화막(12)을 형성한다. 그리고, 기판(10)의 활성 영역 표면에 게이트 절연막 및 게이트용 도전층(14) 및 절연물질(예컨대 실리콘질화막)의 하드마스크(18)를 순차 적층한 후에 게이트마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 하드마스크(18), 게이트용 도전층(14)을 패터닝해서 게이트전극을 형성한다. 그리고, 게 이트절연막을 패터닝한다. 이어서, 게이트전극을 마스크로 삼아 B를 저농도로 이온 주입한 LDD 이온 주입 공정을 실시하여 게이트전극 에지 부근의 기판 내에 LDD 영역(20)을 형성한다. 그 다음, 기판 전면에 절연물질로서 실리콘질화막을 증착한 후에 이를 건식식각 공정으로 식각해서 게이트전극(14) 양측벽에 스페이서(22)를 형성한다.
그 다음, 도 2 및 도 3에 도시된 바와 같이, 본 발명에 따른 PMOS 트랜지스터용 소오스/드레인 이온 주입 공정을 실시하는데, 게이트전극 및 스페이서를 마스크로 삼아 B를 이용하여 이온주입해서 소오스/드레인 접합(24)을 형성한다. 이때 본 발명의 공정조건은 이온 주입 에너지가 1∼2KeV, 조사량이 1E15∼5E15ions/㎠이 되도록 한다.
본 발명에 따른 PMOS 트랜지스터의 p+ 접합 제조는 일반적으로 사용해오던 BF2 대신에 순수 B을 사용한다. 그 이유는 고집적 소자로 축소됨에 따라 BF2의 플루오린(F)의 존재로 인해 트랜지스터의 전기적 특성이 좋지 않게 되기 때문에 이를 방지하고자 순수 B을 이온주입한다. 그리고, 소오스/드레인 접합깊이가 60∼70nm가 되게끔 B을 이온 주입하는데, 종래 이온 주입시 사용하던 산화막을 사용하지 않고 실리콘 표면 위에 직접 조사하도록 한다. 이렇게 희생산화막을 사용하지 않고 낮은 에너지로 이온 주입하는 것은 1∼2KeV의 에너지대에서 채널링(channeling)이 발생하지 않기 때문이다.
그러므로, 본 발명은 소오스/드레인 이온 주입시 희생 산화막을 증착하지 않고 실리콘 기판에 직접 B를 이온 주입하기 때문에 이온 주입과정에서 산화막과의 충돌로 인해 산소가 기판으로 침투되는 것을 막아 접합 영역의 결함을 방지한다.
그 다음, 도 4에 도시된 바와 같이, 어닐링 공정을 실시하여 소오스/드레인 접합의 불순물을 활성화(24')하여 게이트전극 에지 아래의 기판까지 접합 영역을 넓힌다. 이때, 공정 조건은 급속 열처리(rapid thermal process) 장비를 이용해서 승온(ramp up) 속도와 최고 온도에서의 유지시간을 제어한다. 바람직하게는 어닐링 공정시 500∼650℃의 온도대역에서 20∼30℃/sec의 비율로 승온시키고 1050∼1150℃의 온도까지는 100∼150℃/sec의 비율로 승온시킨다. 즉, 500∼650℃의 온도대역에서는 이온주입으로 인한 비정질/결정질의 결함층으로부터 실리콘을 고체 애피택셜 성장시킨다. 그리고, 두 번째 1050∼1150℃의 온도대역까지는 B이 실리콘에서의 확산도가 높기 때문에 가능한 빨리 온도를 승온시켜 써멀버젯을 줄인다.
또, 본 발명은 어닐링 공정시 최고 온도 대역인 1050∼1150℃에서는 1초 이내로 유지한 후에 온도를 하강하도록 한다. 즉, 만약 유지시간이 조금만 길어져도 B의 확산이 급격하게 증가하기 때문에 가능한 유지시간없이 바로 온도를 하강시키는 것이다.
또한, 본 발명은 어닐링 공정시 챔버의 N2 분위기에 O2 가스를 흘려주는데, N2와 O2 가스의 비율을 0.5∼1.0%로 한다. 일반적으로 순수 N2 분위기에서의 어닐링 공정은 얕은 접합의 형성이 가능하지만, 주입된 불순물이 기판 표면밖으로 배출확산되는 양이 많기 때문에 접합 영역의 저항특성이 떨어지는 단점이 있다. 그러므 로, 본 발명은 이를 방지하고자 반응 챔버내에 적정량의 O2 가스를 불어주어 기판 표면에 얇은 산화막을 형성하므로 접합 영역의 불순물이 기판 표면으로 배출되는 양이 감소하게 되어 도펀트 손실을 줄일 수 있다.
여기서, 어닐링 공정시 순수 N2분위기의 챔버에 주입되는 O2 가스량은 중요한데, 만약 O2 농도가 너무 낮게 되면 실리콘 표면에서의 초기 성장 단계에서 침입형 불순물의 주입으로 인해, 불순물의 확산이 증가하게 된다. 반대로, O2 농도가 너무 높게 되면 산화막의 두께가 증가하게 되고 침입형 불순물의 주입이 줄어들게 되지만, 접합 영역의 불순물이 산화막에 많이 존재하기 때문에 전체적으로 면저항이 낮아진다. 따라서, 상술한 문제가 발생하지 않도록 O2 농도를 적정량(N2의 O2 가스의 비율을 0.5∼1.0%)으로 주입하는 것이 바람직하다.
상기한 바와 같이, 본 발명은 PMOS 트랜지스터의 소오스/드레인 이온 주입시 산화막을 사용하지 않고 낮은 에너지와 고조사량으로 이온 주입 공정을 실시한 후에, 빠른 승온비율(ramp up ratio)과 최고온도에서의 유지시간 및 N2 분위기에서 O2가스량을 조절한 어닐링 공정을 실시함으로써 고집적 반도체소자에서 안정적으로 얕고 낮은 면저항을 갖는 접합 영역을 형성할 수 있다.
즉, 본 발명은 실리콘 기판 상부에 산화막을 증착하지 않고 이온주입을 실시 하기 때문에 채널링을 방지할 수 있을 뿐만 아니라 공정 단계를 줄일 수 있다.
그리고, 본 발명은 어닐링 공정시 빠른 승온속도에 의해 B으로 인한 써멀버젯을 줄이므로써 측면으로의 확산을 줄여 쇼트 채널 및 펀치쓰루의 특성을 개선시킬 수 있다.
또, 본 발명은 어닐링 공정시 최고 온도에서 유지시간을 최대한 짧게 유지하여 B의 확산을 억제하고 전기적 활성화를 증대시킬 수 있어 접합에서의 접촉 저항 및 누설전류 특성을 개선할 수 있다.
또한, 본 발명은 어닐링 공정시 N2 분위기의 챔버에 O2 가스를 불어주어 주입된 B가 기판 표면으로 배출확산되는 양을 줄여 접합 영역의 저항특성을 향상시킬 수 있다.

Claims (6)

  1. 반도체기판의 활성 영역에 게이트절연막, 게이트전극 및 소오스/드레인 영역을 갖는 PMOS 트랜지스터의 제조 방법에 있어서,
    소자의 활성 영역 및 분리 영역을 필드산화막이 형성된 기판 상부에 게이트절연막을 형성하고, 도전 물질을 증착한 후에 이를 패터닝하여 게이트전극을 형성하는 단계;
    상기 게이트전극을 마스크로 삼아 B를 고농도로 이온주입하되, 그이온 주입 에너지가 1∼2KeV, 조사량이 1E15∼5E15ions/㎠이 되도록 하여 소오스/드레인 접합을 형성하는 단계; 및
    어닐링 공정을 실시하되, 급속 열처리장비를 이용하고 승온 속도 및 최고 온도에서의 유지시간을 제어하고 동시에 챔버의 N2 분위기에서 O2 가스를 흘려주어 소오스/드레인 접합의 불순물을 활성화시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 PMOS 트랜지스터 제조 방법.
  2. 제 1항에 있어서, 상기 게이트전극을 형성한 후에, LDD 이온주입을 실시하고 그 게이트전극 측벽에 절연 물질로된 스페이서를 추가 형성하는 것을 특징으로 하는 반도체장치의 PMOS 트랜지스터 제조 방법.
  3. 제 1항에 있어서, 상기 소오스/드레인 접합의 깊이는 60∼70nm인 것을 특징 으로 하는 반도체장치의 PMOS 트랜지스터 제조 방법.
  4. 제 1항에 있어서, 상기 어닐링 공정의 승온 속도 제어는 500∼650℃의 온도대역에서 20∼30℃/sec의 비율로 승온시키고 1050∼1150℃의 온도까지 100∼150℃/sec의 비율로 승온시키는 것을 특징으로 하는 반도체장치의 PMOS 트랜지스터 제조 방법.
  5. 제 4항에 있어서, 상기 어닐링 공정시, 1050∼1150℃의 온도에서 1초 이내로 유지한 후에 온도를 하강하는 것을 특징으로 하는 반도체장치의 PMOS 트랜지스터 제조 방법.
  6. 제 1항에 있어서, 상기 어닐링 공정시, N2와 O2 가스의 비율을 0.5∼1.0%로 하는 것을 특징으로 하는 반도체장치의 PMOS 트랜지스터 제조 방법.
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