KR20020012905A - 반도체 소자의 열처리 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 열처리 방법에 관한 것으로서, 이 방법은 실리콘 기판에 이온을 주입한 후에 2단계로 나누어 열처리하는 방법에 있어서, 이온 주입 공정을 실시한 직후에 이온이 활성화되지 않는 최적의 온도조건에서 1차 열처리 공정을 실시하여 이온 주입 공정에 의해 발생된 기판의 비정질부분을 결정화한 후에, 1차 열처리 공정보다 높은 온도로 2차 열처리 공정을 실시하여 기판내에 주입된 이온을 활성화한다. 이에 따라, 1차 열처리 공정시 실리콘 기판의 비정질 부분만을 결정화하고 이후 2차 열처리 공정시 도펀트를 활성화함으로써 전체 도펀트 활성화율을 낮추어 고집적 MOS 트랜지스터에서 요구되는 얕은 접합 깊이와 낮은 면저항을 확보할 수 있다.

Description

반도체 소자의 열처리 방법{Method for annealing in semiconductor device}

본 발명은 반도체 소자의 열처리 방법에 관한 것으로서, 특히 고집적 반도체 소자의 얕은 접합(shallow junction)과 낮은 면 저항을 개선할 수 있는 반도체 소자의 열처리 방법에 관한 것이다.

일반적으로, 반도체장치의 집적도가 높아짐에 따라 소자의 크기뿐만 아니라 수직구조의 감소(vertical scale down)가 요구되고 있다. 이러한 수직구조의 감소 중에서 가장 중요한 것으로 접합(junction) 깊이의 감소를 들 수 있다.

한편, 반도체 소자의 집적도가 높아지면서 디바이스의 속도 향상과 소형화를 위해서 게이트전극의 최소 선폭이 0.25∼0.1㎛까지 계속 줄어들고 있다. 이렇게 게이트전극 선폭이 작아질수록 쇼트 채널효과(short channel effect)에 따라 문턱전압(threshold voltage)이 급격히 감소하며 동시에 핫 캐리어 효과(hot carrier effect)도 심하게 발생한다.

이러한 쇼트 채널 및 핫 캐리어 효과는 불순물이 주입된 접합의 깊이와 관련이 있기 때문에 접합 깊이가 얕은 MOS 트랜지스터의 개발이 요구되고 있다. 이를 위해 게이트전극의 에지 근방 하부의 기판내에 불순물이 저농도로 주입된 LDD(Lightly Doped Drain) 구조의 MOS 트랜지스터가 등작하게 되었다. 이와 같이 얕은 접합(shallow junction)은 이온주입과 어닐링(annealing)방법에 의해 주로 형성된다.

한편, NMOS 트랜지스터의 경우에는 n형 불순물로서 As를 사용할 경우 투사영역(projected range)인 Rp가 매우 작기 때문에 매우 얕은 접합을 형성하는 것이 용이하다. 반면에, PMOS 트랜지스터의 경우에는 p형 불순물로서 BF₂를 주로 사용하게되는데, 이때 BF₂는 순수한 보론(B)에 비해 상대적으로 원자 크기가 크므로 채널링을 줄일 수 있고, 플루오린(F)의 존재로 인해 보론의 확산도를 어느정도 방지해주는 효과가 있었다.

하지만, BF₂의 보론 원자가 매우 가볍기 때문에 확산계수가 커서 동일한 열처리 공정에도 불구하고 NMOS 트랜지스터보다 더 깊은 소오스/드레인 접합이 형성되고, 후속 열처리 공정에 의해서 플루오린이 완전히 제거되지 않고 남아 있어 여전히 결함으로 존재하게 된다. 또, 잔여된 플루오린이 게이트산화막쪽으로 침투되어 게이트산화막의 질 저하를 유발하게 된다.

이를 방지하기 위하여 종래에는 이온 주입 후에 도펀트의 확산을 위한 어닐링 공정(이하, 열처리 공정이라 함)으로서 급속 열처리 공정(rapid thermal process)을 2단계로 진행하고 있다. 1차 열공정은 주 온도(예컨대 1000℃∼12000℃에서)까지 온도를 올릴 수 있는 안정된 온도에서 진행하는데, 일반적으로 주 온도보다 약 350℃ 낮은 온도에 실시한다.

그러나, 온도 이온 주입시 실리콘 기판에 발생된 비정질 부분이 결정화될 때 이러한 2단계의 열처리 공정에서 1차의 열처리 공정의 조건에 따라 얕은 접합 부위의 많은 양의 도펀트들이 활성화된다. 그러므로, 동일한 조건에서 NMOS 트랜지스터에 비해 확산계수가 큰 PMOS 트랜지스터의 제조시 2단계의 열처리 공정에도 불구하고 반도체 소자의 얕은 접합 영역을 얻을 수 없고 도펀트의 활성화 비율이 낮아 결국, 접합 영역의 면 저항이 높아지는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 실리콘 기판으로의 이온 주입 후에, 이온이 활성화되지 않는 최적의 온도조건에서 1차 열처리 공정을 실시하여 이온 주입 공정에 의해 발생된 기판의 비정질부분을 결정화한 후에 1차 열처리 공정보다 높은 온도로 2차 열처리 공정을 실시하여 기판내에 주입된 이온을 활성화함으로써, 고집적 반도체소자에서 얕은 접합 깊이와 낮은 면저항을 달성할 수 있는 반도체 소자의 열처리 방법을 제공하는데 있다.

도 1a 내지 도 1b는 본 발명에 따른 반도체 소자의 열처리 방법을 설명하기 위한 공정 순서도,

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 열처리시 온도 및 시간에 따라 달라지는 이온 주입된 실리콘 기판의 비정질부분과, 결정화되는 부분을 나타낸 도면들,

도 3은 본 발명에 따른 열처리 온도조건과 시간에 따라 변화되는 기판의 도펀트 활성화를 나타낸 그래프.

*도면의 주요 부분에 대한 부호의 설명*

10: 실리콘기판 12: 이온 주입된 도펀트

14: 기판의 비정질부분 14' : 기판의 결정화된 부분

상기 목적을 달성하기 위하여 본 발명은 실리콘 기판에 이온을 주입하는 방법에 있어서, 실리콘 기판에 도펀트를 주입하여 이온 주입 공정을 실시하는 단계와, 이온 주입 공정을 실시한 직후에 이온이 활성화되지 않는 최적의 온도조건에서 1차 열처리 공정을 실시하여 이온 주입 공정에 의해 발생된 기판의 비정질부분을 결정화하는 단계와, 1차 열처리 공정보다 높은 온도로 2차 열처리 공정을 실시하여 기판내에 주입된 이온을 활성화하는 단계를 포함한다.

본 발명의 방법에 있어서, 제 1열처리 공정은 급속열처리 공정을 실시하되, 그 온도 조건을 550℃∼750℃로 하며 5초∼150초에서 승온 및 감온 비율을 10℃/초∼100℃/초로 하고, 분위기가스로 N₂, Ar, NH₃, O₂중에서 어느 하나를 이용하되, 그 양을 1slm∼20slm으로 한다. 또는 제 1열처리 공정은 전기로에서 열처리 공정을실시하되, 그 온도 조건을 400℃∼650℃로 하며 1분∼1시간에서 승온 및 감온 비율을 1℃/분∼30℃/분으로 하고, 분위기가스로 N₂, NH₃중에서 어느 하나를 이용하되, 그 양을 1slm∼20slm으로 한다.

본 발명의 방법에 있어서, 제 2열처리 공정은 급속 열처리 또는 전기로에서 열처리 공정을 실시하되, 1000℃∼12000℃에서 10초∼300초동안 O₂분위기에서 진행한다.

그러므로, 본 발명의 열처리 방법에 의하면, 2단계의 열처리 공정시 이온이 활성화되지 않는 최적의 온도조건에서 1차 열처리 공정을 실시하여 이온 주입 공정에 의해 발생된 기판의 비정질부분을 결정화하므로 얕은 접합 부위의 도펀트들의 활성화를 조정해서 고집적 MOS 트랜지스터에서 요구되는 얕은 접합 깊이와 낮은 면저항을 확보할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 1a 내지 도 1b는 본 발명에 따른 반도체 소자의 열처리 방법을 설명하기 위한 공정 순서도이다. 본 실시예에서 반도체 소자는 PMOS 트랜지스터를 예로 한다.

우선, 실리콘 기판(10)에 소자의 활성 영역을 정의하는 필드산화막과, 기판(10)의 활성 영역 표면에 게이트 절연막 및 게이트전극 등을 형성한다.

그러고나서, 도 1a에 도시된 바와 같이 PMOS 트랜지스터용 소오스/드레인 이온 주입 공정을 실시하는데, 게이트전극을 마스크로 삼아 BF₂를 이온주입해서 게이트전극과 필드산화막에 의해 드러난 기판내에 소오스/드레인 영역(12)을 형성한다. 이때 이온 주입의 공정조건은 이온 주입 에너지가 1∼2KeV, 조사량이 1E15∼5E15ions/㎠이 되도록 한다. 여기서, 도면 부호 14는 이온 주입 공정에 의해 실리콘 기판에 발생된 비정질 부분을 나타낸 것이다.

그 다음, 도 1b에 도시된 바와 같이, 본 발명에 따른 2단계의 열처리 공정을 실시하여 소오스/드레인 영역(12)의 도펀트를 활성화하여 게이트전극 에지 아래까지 얕게 소오스/드레인 영역(12)을 넓힌다. 동시에, 비정질된 실리콘기판을 결정화한다.

즉, 본 발명의 2단계 열처리 공정은 1차로 이온이 활성화되지 않는 최적의 온도조건에서 열처리 공정을 실시한다. 여기서, 제 1열처리 공정은 급속 열처리 공정을 실시하되, 그 온도 조건을 550℃∼750℃로 하며 5초∼150초에서 승온 및 감온 비율을 10℃/초∼100℃/초로 하고, 분위기가스로 N₂, Ar, NH₃, O₂중에서 어느 하나를 이용하되, 그 양을 1slm∼20slm으로 한다. 또는 전기로에서 열처리 공정을 실시하되, 그 온도 조건을 400℃∼650℃로 하며 1분∼1시간에서 승온 및 감온 비율을 1℃/분∼30℃/분으로 하고, 분위기가스로 N₂, NH₃중에서 어느 하나를 이용하되, 그 양을 1slm∼20slm으로 한다.

이러한 1차 열처리 공정에 의해 실리콘 기판의 비정질부분(14)이 도면 부호14'와 같이 결정화된다. 하지만, 비정질 실리콘이 결정화될 때 소오스/드레인 영역(12)의 도펀트들은 활성화되지 않고 그대로 있게 된다.

그 다음, 1차 열처리 공정보다 높은 온도로 2차 열처리 공정을 실시한다. 여기서, 2차 열처리 공정은 급속 열처리 또는 전기로에서 실시하되, 1000℃∼12000℃에서 10초∼300초동안 O₂분위기에서 진행한다.

이와 같은 2차의 열처리 공정에 의해 실리콘 기판의 소오스/드레인 영역(12)에 주입된 도펀트들이 활성화되어 게이트전극의 에지까지 확산되고 이로인해 얕은 접합이 형성된다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 열처리시 온도 및 시간에 따라 달라지는 이온 주입된 실리콘 기판의 비정질부분과, 결정화되는 부분을 나타낸 도면들이다.

도 2a는 600℃에서 10초동안 1차로 급속 열처리를 진행했을 때(TEM-1) 실리콘 기판의 비정질 부분이 재결정화되어 있지 않음(ℓ1)을 나타낸 것이다.

도 2b는 600℃에서 60초동안 1차로 급속 열처리를 진행했을 때(TEM-2) 실리콘 기판의 비정질 부분이 재결정화되어 가는 것(ℓ2)을 나타낸 것이다.

도 2c는 600℃에서 90초동안 1차로 급속 열처리를 진행했을 때(TEM-3) 실리콘 기판의 비정질 부분이 재결정화된 것(ℓ3)을 나타낸 것이다.

도 2d는 700℃에서 60초동안 1차로 급속 열처리를 진행했을 때(TEM-4) 실리콘 기판의 비정질 부분이 모두 재결정화된 것(ℓ4)을 나타낸 것이다.

도 3은 본 발명에 따른 열처리 온도조건과 시간에 따라 변화되는 기판의 도펀트 활성화를 나타낸 그래프로서, 이때 열처리 조건은 도 2a 내지 도 2d의 조건으로 1차 열처리 공정을 실시한 후에 2차로 1000℃에서 10초동안 급속 열처리를 진행했을 때이다.

상기 도면에서 알 수 있듯이 이온 주입후의 2단계의 열처리 공정시 1차의 열처리 공정의 조건에 따라 실리콘 기판의 비정질 부분이 결정화될 때 도펀트의 활성화에도 영향을 미친다.

즉, TEM-1과 TEM-2에 비해 TEM-3 및 TEM-4의 조건이 실리콘 기판의 비정질 부분을 모두 재결정화한다. 1차 열처리 공정시 TEM-4의 경우에는 도펀트가 활성화되어 이동하나, TEM-3의 경우에는 도펀트의 이동없이 비정질 부분이 모두 재결정화된다.

그러므로, 본 발명에 따른 열처리 공정은 도펀트의 활성화를 억제하는 조건에서 1차 열처리 공정을 실시하여 실리콘 기판의 비정질 부분을 결정화하고 얕은 접합 부위의 도펀트들이 이동되지 않는다. 그런 다음, 도펀트 확산을 위한 2차 열처리 공정을 실시하기 때문에 종래에 비해 도펀트들의 활성화 비율이 낮아져 고집적 반도체소자의 얕은 접합을 갖는 소오스/ 드레인을 형성할 수 있다.

상술한 바와 같이, 본 발명은 2단계의 열처리 공정시 이온이 활성화되지 않는 최적의 온도조건에서 1차 열처리 공정을 실시하여 이온 주입 공정에 의해 발생된 기판의 비정질부분을 결정화하므로 얕은 접합 부위의 도펀트들의 활성화를 낮추어 고집적 MOS 트랜지스터에서 요구되는 얕은 접합 깊이와 낮은 면저항을 확보할 수 있다.

특히 동일한 조건에서 NMOS 트랜지스터에 비해 확산계수가 큰 PMOS 트랜지스터의 제조시 개선된 2단계의 열처리 공정에 의해 소오스/드레인의 접합 깊이를 얕게 하고 면저항을 크게 낮출 수 있어 콘택 저항이 높은 PMOS 트랜지스터의 문제점을 개선한다.

Claims (4)

1. 실리콘 기판에 이온을 주입하고 이를 열처리하는 방법에 있어서,

   상기 실리콘 기판에 도펀트를 주입하여 이온 주입 공정을 실시하는 단계;

   상기 이온 주입 공정을 실시한 직후에 이온이 활성화되지 않는 최적의 온도조건에서 1차 열처리 공정을 실시하여 이온 주입 공정에 의해 발생된 기판의 비정질부분을 결정화하는 단계; 및

   상기 1차 열처리 공정보다 높은 온도로 2차 열처리 공정을 실시하여 기판내에 주입된 이온을 활성화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 열처리 방법.
2. 제 1항에 있어서, 상기 제 1열처리 공정은 급속열처리 공정을 실시하되, 그 온도 조건을 550℃∼750℃로 하며 5초∼150초에서 승온 및 감온 비율을 10℃/초∼100℃/초로 하고, 분위기가스로 N₂, Ar, NH₃, O₂중에서 어느 하나를 이용하되, 그 양을 1slm∼20slm으로 하는 것을 특징으로 하는 반도체 소자의 열처리 방법.
3. 제 1항에 있어서, 상기 제 1열처리 공정은 전기로에서 열처리 공정을 실시하되, 그 온도 조건을 400℃∼650℃로 하며 1분∼1시간에서 승온 및 감온 비율을1℃/분∼30℃/분으로 하고, 분위기가스로 N₂, NH₃중에서 어느 하나를 이용하되, 그 양을 1slm∼20slm으로 하는 것을 특징으로 하는 반도체 소자의 열처리 방법.
4. 제 1항에 있어서, 상기 제 2열처리 공정은 급속 열처리 또는 전기로에서 열처리 공정을 실시하되, 1000℃∼12000℃에서 10초∼300초동안 O₂분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 열처리 방법.