KR20000061773A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 모오스 트랜지스터의 제조 방법에 관한 것이다. 본 발명에 따르면, 모오스 트랜지스터의 게이트 전극으로서 패터닝되어질 다결정 실리콘막에 게르마늄 및 니트로겐을 이온주입한다. 그 결과, 후속의 열처리 공정시 보론이온들이 게이트 산화막을 통해 하부 반도체 기판으로 확산되는 것이 방지되어, 모오스 트랜지스터의 문턱전압이 변화되는 것이 방지된다.

Description

반도체 장치의 제조 방법{method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 모오스 트랜지스터의 제조 방법에 관한 것이다.
통상적으로 얇은 산화막 위에 게이트 전극이 형성되는 모오스 트랜지스터는 제조 기술의 눈부신 발달로 점차 고집적화되어가고 있으며, 향후 0,15㎛까지 스케일 다운이 가능할 것으로 예상되고 있다. 그러나, 이러한 고집적화를 이루기 위해서는 게이트 전극과 반도체 기판 사이의 일함수(work function) 차이, 반전층의 두께에 따른 효과 및 양자 효과, 반도체 기판에 흐르는 누설전류, 또는 반도체 기판중에 존재하는 불순물의 분포 변화와 같은 문제점이 해소되어야 한다.
특히, 엔형의 웰 내에 형성되며 피형의 게이트 전극, 소오스 및 드레인 영역을 구비하는 피형의 모오스 트랜지스터에서는, 상기 게이트 전극으로서 사용되는 다결정 실리콘의 전기적 특성을 향상시키기 위해서 통상적으로 3가의 피형 불순물 이온들, 예컨대 보론(Boron) 또는 BF2이온을 주입하게 된다. 상기 피형 불순물 이온들은 소오스 및 드레인 영역을 형성하는 과정에서 동시에 게이트 전극으로 주입되는데, 이처럼 주입된 피형 불순물들은 후속의 어닐링 공정시에 높은 확산 계수로 인하여 약 50Å이하의 얇은 게이트 산화막을 뚫고 반도체 기판, 보다 상세하게는 하부 채널 영역으로 확산된다. 이처럼 채널 영역으로 피형 불순물들이 확산하게 되면, 상기 게이트 산화막과 접한 게이트 전극의 피형 불순물 농도가 낮아지게 되어 피형 모오스 트랜지스터의 문턱전압이 변화(낮아짐)되어 전체 피형 모오스 트랜지스터의 동작특성이 저하되는 문제점이 있다.
상기와 같은 문제점을 해소하기 위한 방법으로서, 미국특허 제5,567,638호에는 다결정 실리콘의 막질, 증착 방법을 변화시켜 다결정 실리콘의 그레인 사이즈, 형태 및 조성을 변경시키는 방법이 개시되어 있다. 그리고, 또 다른 방법으로서는 미국특허 제5,541,436호에 개시되어 있는 것과 같이, 게이트 산화막을 성장시키기 위한 산화공정시 퍼니스의 온도, O2및 NH3의 유속을 변경시켜 게이트 산화막의 조성을 변경시키거나 밀도를 높여 보론의 확산에 대한 저항을 증가시키는 방법이 있다. 그러나, 상기한 두가지 방법으로서는 보론확산에 의한 문턱전압 변화를 만족할 만큼 억제하지 못하였으며, 제조공정 또한 복잡하여 작업상 어려움이 있다.
따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소하기 위한 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 문턱전압이 변화되지 않는 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 동작특성을 저하시키지 않는 반도체 장치의 제조 방법을 제공함에 있다.
상기의 목적들을 달성하기 위해서 본 발명에서는, 산화막 상에 게이트 전극이 형성된 반도체 장치의 제조 방법에 있어서; 반도체 기판에 게이트 산화막 및 게이트 전극으로 패터닝되어질 물질막을 형성한 뒤, 반도체 장치의 문턱전압 변화를 최소화하기 위해서 상기 물질막에 게르마늄 이온과 니트로겐 이온을 차례로 주입하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 이온을 주입한 뒤, 약 900∼1100℃의 온도하에서 고속열처리 공정을 실시한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 모오스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다. 발명의 도면들 중 동일한 기능 또는 동일 재질의 막들은 비록 다른 도면에 나타나 있다 하더라도 이해의 편의를 제공하기 위해 가능한한 어느 곳에서든지 동일한 부호들로 나타내었다. 또한, 통상적인 제조공정의 분위기 및 특성들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 모오스 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 통상의 트렌치 소자분리공정에 의한 트렌치 소자분리막(102)이 형성되어 있는 제1도전형, 예컨대 피형의 반도체 기판(100)에 제2도전형, 예컨대 엔형의 불순물을 도핑하여 피형 모오스 트랜지스터가 형성되어질 엔형 웰(104)을 형성한다. 이어서, 상기 웰(104)이 형성되어 있는 반도체 기판(100)에 산화공정을 실시하여 약 50Å두께의 게이트 산화막(106)을 성장시킨 후, 후속의 공정에서 게이트 전극으로서 기능하는 다결정 실리콘막(108)을 형성한다.
도 1b를 참조하면, 상기 다결정 실리콘막(108)이 형성되어 있는 반도체 기판(100) 전면에 게르마늄(Ge)과 니트로겐(N)을 차례로 이온주입한다. 그 결과, 상기 다결정 실리콘막(108) 내부에는 게르마늄 이온층(110)과 니트로겐 이온층(112)이 형성된다. 이때, 상기 게르마늄을 먼저 이온주입하고 나서 니트로겐을 이온주입하게 되면, 니트로겐의 도핑 프로파일을 조절할 수 있어 후속의 3가 또는 5가의 불순물 도핑시 유리한 효과를 얻을 수 있다. 또한, 본 발명에서는 상기 게르마늄을 이온주입하여 상기 다결정 실리콘막(108)을 무정형(amorphos)화시킴으로써, 후속의 피형 모오스 트랜지스터를 형성하기 위한 보론 주입시 상기 다결정 실리콘막(108)내에서의 보론 도핑 테일을 조절할 수 있으며, 후속의 고속열처리 공정시에 게이트 산화막(106) 및 웰(104) 내부로의 보론 확산을 억제할 수 있게 된다.
계속해서, 상기 게르마늄 이온층(110)과 니트로겐 이온층(112)이 형성되어 있는 다결정 실리콘막(108)에 약 900∼1100℃의 온도하에서 고속열처리(Rapid Thermal Annealing) 공정(114)을 실시한다. 이러한 고속열처리를 통해 상기 니트로겐 이온들을 활성화시켜 산소와의 결합을 유도하고, 게르마늄 이온 또한 활성화시켜 다결정 실리콘막(108)과의 저항을 감소시킨다.
도 1c를 참조하면, 이어서, 상기 게르마늄 이온층(110)과 니트로겐 이온층(112)이 형성되어 있는 다결정 실리콘막(108)을 패터닝하여 엔형 모오스 트랜지스터와 피형 모오스 트랜지스터의 게이트 전극으로서 기능할 게이트 패턴(108a, 108b)을 형성한다. 그리고 나서, 상기 피형 모오스 트랜지스터가 형성되어질 상기 웰(104) 상에만 제1감광막(116)을 형성한 뒤, 예컨대 아세닉(As) 또는 인(P)등의 5가 불순물 이온을 주입한다. 그 결과, 상기 게이트 패턴(108a) 내부에 5가 불순물(118)이 이온주입되며, 상기 엔형 모오스 트랜지스터측 게이트 패턴(108a)의 양측 하부로는 소오스 및 드레인 영역으로서 기능하는 엔형의 확산영역(118a)이 형성된다.
도 1d를 참조하면, 상기 5가 불순물 이온주입을 완료한 후, 약 900∼1100℃의 온도하에서 고속열처리(Rapid Thermal Annealing) 공정(114)을 상기 제1감광막(116)을 에싱 또는 스트립 공정을 통해 완전히 제거한다. 그리고 나서, 상기 엔형 모오스 트랜지스터가 형성되어질 영역의 상부에만 제2감광막(120)을 형성한 뒤, 보론(또는 BF2)을 이용한 이온주입 공정을 실시하여, 상기 피형 모오스 트랜지스터의 게이트 전극으로서 기능할 게이트 패턴(108b) 내부에 보론 이온(122)을 주입한다. 그리고 이와 동시에, 상기 피형 모오스 트랜지스터측 게이트 패턴(108b)의 양측 하부로는 소오스 및 드레인 영역으로서 기능하는 피형의 확산영역(122a)이 형성된다.
도 1e를 참조하면, 상기 제2감광막(120)을 에싱 또는 스트립 공정으로 완전히 제거하고 나서 약 850∼1000℃에서 열처리 공정을 실시한 뒤, 상기 게이트 패턴(108a, 108b)의 양 측벽에 층간절연막(124)을 형성한다. 이어서, 도시하지는 않았지만 상기 엔형 모오스 트랜지스터의 확산영역(118a)과 피형 모오스 트랜지스터의 확산영역(122a)에 고농도의 불순물 영역을 더 형성함으로써, 엔형 및 피형 모오스 트랜지스터로 이루어지는 씨모오스 트랜지스터를 완성한다.
상기와 같이, 본 발명에서는 모오스 트랜지스터의 게이트 전극으로서 패터닝되어질 다결정 실리콘막(108)에 게르마늄 및 니트로겐을 이온주입함으로써, 후속의 열처리 공정시 보론이온들이 게이트 산화막(106)을 통해 하부 웰(114) 내부로 확산되는 것이 방지되어 게이트 전극의 저항이 낮아진다. 그 결과, 피모오스 트랜지스터의 문턱전압이 변화되는 것을 방지하게 되는 장점이 있다. 한편, 상기 게르마늄 이온층(110)과 게이트 산화막(106) 사이에 형성되어 있는 니트로겐 이온층(112)의 니트로겐 이온들은 상기 고속열처리 공정(114)시 다결정 실리콘막(108)과 게이트 산화막(106)의 계면으로 필업되어 게이트 산화막(106)의 밀도를 높여 유전율을 증가시킴으로써, 보론 확산에 대한 내성을 갖게 되며, 후속의 코발트 살리사이데이션 공정시에 우수한 코발트 실리사이드막을 얻을 수 있다.
상술한 바와 같이 본 발명에서는, 엔형 및 피형 모오스 트랜지스터의 게이트 전극으로서 패터닝되어질 다결정 실리콘막에 게르마늄 및 니트로겐을 이온주입함으로써, 후속의 열처리 공정시 보론이온들이 게이트 산화막을 통해 하부 반도체 기판으로 확산되는 것을 방지하게 된다. 그 결과, 피모오스 트랜지스터의 문턱전압 변화가 최소화되어 모오스 트랜지스터의 동작특성이 저하되지 않는 효과를 얻을 수 있다.

Claims (3)

  1. 산화막 상에 게이트 전극이 형성된 반도체 장치의 제조 방법에 있어서;
    반도체 기판에 게이트 산화막 및 게이트 전극으로 패터닝되어질 물질막을 형성한 뒤, 반도체 장치의 문턱전압 변화를 최소화하기 위해서 상기 물질막에 게르마늄 이온과 니트로겐 이온을 차례로 주입하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 이온을 주입한 뒤, 약 900∼1100℃의 온도하에서 고속열처리 공정을 실시하는 단계를 더 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 물질막은 다결정 실리콘막임을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100431812B1 (ko) * 2001-12-29 2004-05-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
KR100680436B1 (ko) * 2000-12-08 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법

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