KR100379548B1 - Ｌｄｄ 구조를 갖는 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 LDD 형성공정이 간단하면서도 게이트산화막의 품질을 안정화하여 전기적으로 안정한 반도체 소자를 구현하기 위한 LDD 구조를 갖는 반도체 장치의 제조방법으로서,
반도체 기판상에 소자분리막 형성, 웰 형성 및 문턱전압 조절의 이온주입을 수행하는 단계, 게이트 산화막 및 듀얼 게이트 적용을 위한 전극 물질을 증착한후, 패턴닝하며 PMOS 및 NMOS 게이트 산화막 및 게이트 전극을 각각 형성하는 단계, 상기 게이트 전극 보호를 위해 상기 게이트 전극 측면에 스페이서를 형성하는 단계, 상기 NMOS 형성 영역을 마스킹하는 단계, 상기 게이트 전극 및 스페이서를 마스크로 하여 BF2의 도판트를 소정 각도의 틸트이온주입으로 주입하여 PMOS의 LDD 영역 및 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극 및 스페이서를 마스크로 하여 상기 소오스/드레인 영역에 B의 도판트를 0°의 틸트이온주입하는 단계, 상기 PMOS 형성 영역을 마스킹하고 상기 NMOS 영역의 게이트 전극 및 스페이서를 마스크로 하여 P 도판트를 소정각도의 틸트 이온주입으로 LDD 영역 및 소오스/드레인 영역을 형성하는 단계를 구비함을 특징으로 한다.
Description
본 발명은 혼합이온주입(Mixed implant)에 의한 LDD 구조를 갖는 반도체 장치의 제조방법에 관한 것으로, 특히 서훼이스 채널(surface channel)을 사용하기 위해 P+폴리의 사용에 따라 발생하는 P MOS에서의 핫 일렉트론(hot electron)에 의한 게이트 산화막 열화(gate oxide degratation)를 해결하도록 한 혼합 이온주입에 의한 LDD 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다.
종래의 반도체 디바이스에서는 P MOS의 경우 n+폴리를 이용하여 채널 영역에 디플렉션 모드(depletion mode)에 의한 채널을 형성하는 매입 채널(buried channel)을 사용하고 있다.
그러나 이러한 매입채널의 경우 Vt(문턱값전압)를 조절하는 도판트와 정션 형성을 위한 도판트들이 후속열처리 공정에 의하여 TED(Transient Enhanced Diffusion)가 발생하여 정션의 깊이 방향으로의 확산이 발생하고 게이트 산화막의 품질을 저하시키는 원인으로 되고 있으며, 또한 종래의 P MOS를 형성하기 위해서는 BF2이온을 이용하여 이온주입을 실시하고 있으나 불소이온 역시 게이트 산화막의품질을 저하시키는 원인이 되고 이에 따라 전기적으로 안정된 트랜지스터의 구현에 어려움을 갖고 있는 문제점이 있었다.
그리고 일반적으로 핫 일렉트론에 의한 게이트 산화막 열화를 억제하기 위하여 사용되는 방법은 정션영역과 게이트 산화막 사이에 정션영역의 도핑농도보다 적은 농도를 이온주입에 의한 완충영역을 만들어 핫 일렉트론의 영향을 제거하는 LDD(Light Doped Drain) 구조가 사용되고 있으며, 현재 N MOS의 형성과 동일하게 진행하기 위해서는 LDD 형성을 위한 공정을 P MOS 형성을 위한 공정에 P LDD 형성 공정의 추가가 필수 불가결 하게되어 LDD 형성 공정과 정션형성 공정의 두 번의 공정을 통하여 형성하고 있기 때문에 공정이 복잡하다는 문제점이 있었다.
따라서 본 발명은 이와 같은 종래의 문제점을 감안하여 발명한 것으로, 본 발명의 목적은 LDD 형성 공정이 간단하면서도 게이트 산화막의 품질을 안정화하여 전기적으로 안정한 반도체 소자를 구현하는 LDD 구조를 갖는 반도체 장치의 제조 방법을 제공함에 있다.
도 1a∼도 1h는 본 발명에 따른 제조방법으로 제조되며 각 공정에서의 단면 및 상세도이다.
*주요도면 부호의 부호설명*
10 : P형 반도체 기판
11 : 소자 분리막
12 : n웰
13 : 게이트 산화막
14 : 게이트 전극을 위한 비정질층
15, 15' : 게이트 전극을 위한 폴리층
16 : WNX 층
17 : W층
18 : 18' : 게이트 전극
19 : 스페이서
20 : 포토레지스트층
21 : P LDD 영역
22 : P+소오스 및 드레인 영역
이와 같은 본 발명의 목적을 달성하기 위한 본 발명의 LDD 구조를 갖는 반도체 장치의 제조방법은, 반도체 기판상에 소자분리막 형성, 웰 형성 및 문턱 전압 조절의 이온주입을 형성하는 단계, 게이트 산화막 및 듀얼게이트적용을 위한 전극물질을 증착한후, 패터닝하여 PMOS 및 NMOS의 게이트 산화막 및 게이트 전극을 각각 형성하는 단계, 상기 게이트전극 보호를 위해 상기 게이트 전극 측면에 스페이서를 형성하는 단계, 상기 NMOS 형성 영역을 마스킹하는 단계, 상기 게이트 전극 및 스페이서를 마스크로 하여 BF2의 도판트를 소정 각도의 틸트이온주입으로 주입하여 PMOS의 LDD 영역 및 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극 및 스페이서를 마스크로 하여 상기 소오스/드레인 영역에 B의 도판트를 0°의 틸트이온주입하는 단계, 상기 PMOS 형성 영역을 마스킹하고 상기 NMOS 영역의 게이트 전극 및 스페이서를 마스크로 하여 P 도판트를 소정각도의 틸트 이온주입으로 LDD 영역 및 소오스/드레인 영역을 형성하는 단계를 구비함을 특징으로 한다.
이하 첨부도면에 근거 본 발명의 실시예를 상세히 설명한다.
도 1a∼도 1h는 본 발명에 의한 반도체 제조공정에서 각 단면을 개략적으로 나타낸 것이다.
먼저 도 1a에 표시된 바와 같이, P 타입 실리콘웨이퍼위(10)위에 소자 형성을 위한 소자분리막(11)을 형성한후, 소정 마스크 패턴을 이용하여 PMOS 트랜지스터를 형성하기 위한 N 웰(12)을 이온주입하여 형성한다.
상기 분리소자막(11)은 STI(Shallow Trench Isolation)공정을 적용하여 필드산화막을 형성함으로써 디바이스 축소에 따른 활성영역 마진을 최대로 하고 웰 특성을 안정화시키도록 한다.
이어 도 1b에 표시된 바와 같이, PMOS와 NMOS 각각의 소자 형성영역에 문턱값 전압조절(threshold voltage control)이온 주입을 수행한후 게이트 산화막(13)과 이중 게이트 형성을 위한 언도프 폴리층(14)을 형성한다.
이때, 게이트 산화막(13)은 이 게이트 산화막(13) 형성전에 묽은 HF 및 SC-1 용액을 이용하여 상기 반도체 기판의 표면을 세정한후, 750∼800℃의 온도에서 H2및 O2를 이용한 습식산화 공정을 실시하고, 이어 800∼950℃의 온도 및 N2가스 분위기에서 20분∼30분간 열처리하여 90∼100Å 두께로 형성한다.
그리고, 상기 폴리층(14)은 듀얼게이트 형성을 위해 510∼550℃의 온도 및0.1∼3.0 Torr의 압력 조건에서 SiH4또는 Si2H6등의 실리콘 소오스 가스를 이용한 저압 화학 기상 증착법(LP-CVD)으로 700Å 이상의 두께로 증착하여 후속의 이온 주입 공정시의 이온 주입 소오스에 대한 RP(PROJECTED RANGE)마진 확보를 하도록 한다.
그후 도 1 c와 같이 소정 마스크 패턴을 이용하여 PMOS의 게이트 전극 형성영역에 대하여 BF2또는 B를 도판트로 하고 5-30KeV의 이온주입에너지와 1014∼1016이온/㎠의 이온주입량으로 형성하는 폴리 내부확산을 원활하게 하기 위해 0도의 틸트 각도로 이온을 주입하여 P+폴리층(15)을 형성하고, 이어, 소정 패턴의 마스크를 이용하여 N MOS의 게이트 전극형성 영역에 대하여 서로 상기와 동일 이온량 및 이온주입 에너지를 사용하고 도판트로서 P를 사용하는 이온 주입으로 n+폴리층(15')을 형성한다.
그 다음 상기 P+폴리층(15) 및 n+폴리층(15')위에 WNX층(16)과 W층(17)을 스퍼터링 방법으로 각각 50∼100Å와 500∼1000Å 정도를 인-슈트(in-situ)로 증착한다. 이때 WNX층은 상기 폴리층 박막과 W과의 계면에서 실리사이데이션(WSiX화)를 방지하며 불소의 확산을 방지하기 위한 것이다.
그 다음, 도 1d와 같이 소정 패턴의 마스크를 이용하여 상기 W층(17), WNx층(16), P+폴리층(15)과 n+폴리층(15') 및 게이트 산화막(13)을 순차적으로 에칭하여 각각 PMOS의 게이트 산화막(13) 및 게이트 전극(18)과 NMOS의 게이트 산화막(13) 및 게이트 전극(18')을 형성한다.
상기 게이트전극(18,18') 형성후에 게이트전극부분의 손실(loss)을 보상하기 위해 게이트전극(18,18') 전표면에 산화공정으로 드라이 분위기에서 50Å정도로 산화막을(도시안됨) 형성하는 것이 바람직하다.
그다음 상기 게이트전극(18, 18')을 보호하기 위해 게이트 전극(18,18') 측면에 스페이서를 형성한다.
상기 스페이서는 도 1d에 도시된 바와 같이 게이트 전극(18, 18')을 포함한 전면에 SiH4또는 Si2H6등의 실리콘 소오스 가스를 이용한 저압화학기상증착법(LP-CVD)으로 실리콘산화막을 증착한 후 에치백하여 실리콘 산화막의 스페이서(19')를 형성한 후 상기 실리콘 산화막의 스페이서(19')을 포함한 전표면에 N2O 가스와 NH3가스를 이용하여 실리콘 질화막을 형성한후 에치백하여 실리콘 질화막의 스페이서(19")를 형성하여 이들로 형성되는 스페이서(19)를 형성한다.
그다음 도 1e에 도시된 바와 같이 N MOS 형성 영역만을 마스킹하도록 포토레지스트층(20)을 형성하여 패터닝하고, PMOS 영역에 P LDD와 P+소오스/드레인을 형성하기 위해 도판트를 BF2로 하고, 이온주입에너지 5-15 KeV와 5X 1014∼5X1015이온/㎠의 이온주입량으로 20∼45°틸트 각도로 LATID(large Tilted Ion Doping)을 행하여, P LDD 영역과 P+소오스/드레인 영역에 동시에 이온주입을 행한다.
이어 도 1f와 같이, 동일 마스크를 이용하고 도판트를 B로 하여 0° 틸트각으로 이온주입하여 P+소오스/드레인 영역만으로만 이온주입을 행한다. 이 때의 이온주입량과 이온주입에너지는 상기의 20∼45°의 틸트이온주입과 동일한 조건으로 행한다. 따라서 도 1g의 확대도에 도시된 바와 같이 P LDD 형성을 위한 BF2만의 이온주입영역(22) 그리고, 정션저항을 줄이도록 고농도의 PMOS의 P+소오스/드레인 영역을 형성하기 위한 BF2와 B의 이온주입영역(21)의 정션이 형성된다.
이후 RTA(Rapid Thermal Anneal)공정을 진행한다. 이때 RTA공정은 불소의 외부확산을 표면방향으로 촉진하기 위하여 N2분위기에서 램프-업 레이트(Ramp-up rate)50∼150℃와 공정온도 950℃를 넘지 않도록 한다.
이는 B의 TED(Transient Enhanced Diffusion)을 최대한 억제하기 위한 조건으로 P LDD 영역을 형성하기 위하여 이온주입된 BF2에서 B의 이온은 측면 확산을 통하여 P LDD영역을 형성하고 불소의 이온은 LATID에 의해 형성된 비정질(Amorphous)과 결정층을 통하여 외부확산을 촉진하도록 한다.
따라서 도 1 g에 도시된 바와 같이 완성된 P LDD 영역과 P+소오스/드레인 영역에 후속 열처리를 실시하여 BF만의 이온주입영역의 TED(Transient Enhanced Diffusion)을 콘트롤하여 P LDD을 완성하고 BF2의 틸트이온주입에 의한 소오스와 드레인 영역의 비정질화를 통해 도 1h와 같이 정션을 보다 얇게 형성할 수가 있다.
그리고 상기 P LDD영역과 P+소오스/드레인영역 형성후에 도판트를 P를 사용하는 것을 제외하고는 형성 조건과 유사하게 NLDD 영역과 n+소오스 및 드레인 영역을 형성한다.
상기 본 발명의 실시예는 CMOS의 PMOS의 형성에 중점을 두어 설명하였으나 본 발명은 이에 한정하는 것이 아니다.
예를들어 단독의 PMOS의 형성에 적응할 수 있으며, 이때의 공정을 NMOS를 형성하기 위한 공정이 생략됨은 말할것도 없다.
본 발명은 다음과 같은 효과가 있다.
첫째, 혼합된 기온주입으로 현재의 PMOS 정션을 형성하기 위하여 이온주입되고 있는 BF2만의 이온주입을 BF2이온주입과 B 이온주입으로 대체함으로써 잔존하게 되는 불소(F) 이온의 주입량을 조절할 수 있고, 이로써, 게이트 산화의 품질저하를 시킬수 있는 F 이온의 주입을 최대한 억제할 수 있다.
둘째, B의 이온주입으로 얻어진 도핑영역의 효과적인 열처리를 통하여 추가 공정없이 단일 공정으로 P LDD 층을 형성할 수 있으며, 또한 RTA(Rapid Thermal Anneal)를 통하여 도판트의 길이 방향과 넓이 방향의 확산을 효과적으로 제어할 수 있다.
셋째, LATID(Large Tilted Ion Doping)로 공정을 수행함으로써 보다 효과적인 서훼이스 채널 PMOS(Surface Channel PMOS)의 구현을 가능하게 하고 차세대 디바이스에도 효과적으로 대체할수 있다.
넷째, 정션의 도핑 레이트(doping rate)를 필요할 만큼 용이하게 제어할 수 있으며 F의 외부 확산(out-diffision)에의한 도판트의 손실을 억제할 수 있다.
Claims (10)
- 반도체 기판상에 소자분리막 형성, 웰 형성 및 문턱전압 조절의 이온주입을 수행하는 단계,게이트 산화막 및 듀얼 게이트 적용을 위한 전극 물질을 증착한후, 패턴닝하여 PMOS 및 NMOS 게이트 산화막 및 게이트 전극을 각각 형성하는 단계,상기 게이트 전극 보호를 위해 상기 게이트 전극 측면에 스페이서를 형성하는 단계,상기 NMOS 형성 영역을 마스킹하는 단계,상기 게이트 전극 및 스페이서를 마스크로 하여 BF2의 도판트를 소정 각도의 틸트이온주입으로 주입하여 PMOS의 LDD 영역 및 소오스/드레인 영역을 형성하는 단계,상기 게이트 전극 및 스페이서를 마스크로 하여 상기 소오스/드레인 영역에 B의 도판트를 0°의 틸트이온주입하는 단계,상기 PMOS 형성 영역을 마스킹하고 상기 NMOS 영역의 게이트 전극 및 스페이서를 마스크로 하여 P 도판트를 소정각도의 틸트 이온주입으로 LDD 영역 및 소오스/드레인 영역을 형성하는 단계를 구비함을 특징으로 하는 LDD 구조를 갖는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리막은 STI(Shallow Trench Isolation) 공정을 적용하여 형성된 필드 산화막임을 특징으로 하는 LDD 구조를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 산화막과 게이트 전극은, 게이트 산화막을 형성하기 위해, 40∼100Å 두께의 산화막 증착후에, 게이트 전극형성을 위해 700Å이상의 언도프비정질 실리콘층을 증착하고, 소정 마스크 패턴을 이용하여 상기 언도프 비정질 실리콘층의 NMOS 영역에 n+폴리 이온주입을, 그리고 상기 언도프 비정질 실리콘층의 PMOS 영역에 P+폴리이온주입으로 n+폴리층과 P+폴리층을 각각 증착한 후, 50∼100Å WNx와 500∼1000Å두께의 W를 순차적으로 증착하고, 이어 증착된 W, WNx와 n+및 P+폴리층과, 상기 산화막을 순차적으로 드라이에칭을 수행하여 형성됨을 특징으로 하는 LDD 구조를 갖는 반도체 장치의 제조방법.
- 제 1 항에 있어서상기 게이트산화막 및 게이트 전극 형성후에 폴리층의 손실을 보상하기 위해 상기 게이트전극층위에 드라이 분위기에서 50Å 정도로 산화막을 형성하는 공정을 더 구비함을 특징으로 하는 LDD 구조를 갖는 반도체 장치의 제조방법
- 제 1 항에 있어서상기 스페이서 형성 단계는, SiH4또는 Si2H6등의 실리콘 소오스 가스를 이용한 저압화학기상증착법을 에치백하여 산화막 스페이서를 형성한후, N2O 가스 및 NH3가스를 이용하여 증착한 질화막을 에치백하여 질화막 스페이서를 형성하도록 함을 특징으로 하는 LDD 구조를 갖는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 PMOS의 LDD 영역 및 소오스/드레인 영역은 상기 BF2의 도판트를 이온주입에너지 5-15KeV, 이온주입량 5x1014∼5x1015이온/㎠의 범위에서 20∼45°각도로 틸트이온 주입하에 상기 스페이서 밑의 LDD 영역 형성과 소오스/드레인 영역을 형성한후, B의 도판트를 BF2와 동일한 이온주입에너지와 이온 주입량으로 0도 틸트각도의 이온주입으로 상기 소오스/드레인 영역을 고농도로 도핑하여 형성하도록 함을 특징으로서는 LDD 구조를 갖는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 LDD 영역과 소오스/드레인 영역 형성후에 RTA(Rapid Thermal Anneal)의 단계를 부가하여 TED( Transient Enhance Diffuision)를 수행하여 LDD 영역 및 소오스/드레인 영역을 형성하도록 됨을 특징으로 하는 LDD 구조의 반도체 장치의 제조방법.
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