KR100647472B1 - 반도체 장치의 듀얼 게이트 구조물 및 그 형성 방법. - Google Patents

반도체 장치의 듀얼 게이트 구조물 및 그 형성 방법. Download PDF

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Abstract

반도체 장치의 듀얼 게이트 구조물 및 그 형성 방법에서 상기 듀얼 게이트 구조물은, 제1 및 제2 영역이 구분되는 기판과, 상기 제1 영역의 기판 상에 형성되고, 금속 산화막, 제1 일함수를 갖는 금속 물질로 이루어지는 제1 금속 패턴, 실리콘 확산 방지막 패턴 및 실리콘을 포함하는 도전막 패턴이 적층된 제1 게이트 구조물 및 상기 제2 영역의 기판 상에 형성되고, 금속 산화막, 상기 금속 물질 및 실리콘 원소를 포함하고 상기 제1 일함수보다 낮은 제2 일함수를 갖는 제2 금속 패턴 및 상기 실리콘을 포함하는 도전막 패턴이 적층된 제2 게이트 구조물을 포함한다. 상기 듀얼 게이트 구조물은 각 영역에 형성되는 게이트 전극이 동일한 금속 물질로 이루어지기 때문에 상기 금속 물질의 일부를 제거하지 않아도 되므로 상기 제거 공정 시에 발생되는 금속 산화막의 어택을 방지할 수 있다.

Description

반도체 장치의 듀얼 게이트 구조물 및 그 형성 방법.{Dual gate structure and method for forming the same in semicondictor device}
도 1은 본 발명의 일 실시예에 따른 듀얼 게이트 구조물을 나타내는 단면도이다.
도 2 내지 도 6은 도 1에 도시된 듀얼 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 7 내지 도 8은 도 1에 도시된 듀얼 게이트 구조물을 형성하기 위한 다른 방법을 설명하기 위한 단면도들이다.
도 9는 제1 및 제2 샘플로부터 MOS 커패시터의 C-V 특성 및 플랫 밴드 전압을 측정한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 소자 분리막
106a : 금속 산화막 패턴 108a : 제1 금속 패턴
109a : 제2 금속 패턴 110a : 실리콘 확산 방지막 패턴
112a : 실리콘을 포함하는 도전막 패턴
본 발명은 반도체 장치의 듀얼 게이트 구조물 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 고유전막을 포함하는 CMOS 트랜지스터의 형성에 적합한 구조를 갖는 듀얼 게이트 구조물 및 그 형성 방법에 관한 것이다.
반도체 장치에서 매우 중요하게 다루어지는 단위 소자들 중의 하나로 MOS트랜지스터가 있다. 상기 MOS트랜지스터는 게이트 산화막, 게이트 전극 및 상기 게이트 전극 양측의 기판에 형성된 소오스/드레인 영역으로 구성된다. 통상적으로 상기 반도체 장치 내에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 함께 구비되는 CMOS트랜지스터가 포함된다.
상기 CMOS 트랜지스터에서, 게이트 산화막으로는 열산화 공정에 의해 형성된 실리콘 산화막이 가장 널리 사용되고 있다. 또한, 게이트 전극은 불순물이 도핑된 폴리실리콘을 주로 사용하고 있다.
그러나, 상기 실리콘 산화막 및 폴리실리콘막 패턴이 적층된 형태의 게이트를 사용하는 경우, 고성능을 가지면서도 고집적화된 최근의 반도체 장치를 구현하는데는 한계가 있다.
구체적으로, 반도체 장치가 고집적화됨에 따라 상기 게이트 산화막의 두께가 종래에 비해 더욱 감소되어야 한다. 그런데, 상기 실리콘 산화막을 지나치게 얇게 증착하는 경우에는 누설 전류의 증가와 같은 문제가 발생된다. 그러므로, 상기 게이트 산화막으로서 상기 실리콘 산화막보다 더 높은 유전율을 가지면서도 안정된 동작 특성을 갖는 신규한 물질로서 게이트 산화막을 형성하여야 한다. 상기한 물질 로는 주로 고유전율을 갖는 금속 산화막을 사용하고 있다.
한편, 게이트 산화막으로 금속 산화막을 사용하는 경우에는 PMOS 트랜지스터의 게이트 전극으로 폴리실리콘을 사용하는 것이 바람직하지 않다. 이는, 상기 금속 산화막 상에 폴리실리콘을 증착하는 경우 상기 금속 산화막과 폴리실리콘과 쉽게 반응하게되고, 이 경우 상기 폴리실리콘의 페르미 레벨이 일정한 값으로 고정되어 불순물의 도핑 등에 의해서도 상기 페르미 레벨이 변화하지 않는 이른바 페르미 레벨 피닝 현상이 발생하게 되기 때문이다. 때문에, 상기 PMOS트랜지스터에서 요구하는 문턱 전압을 수득하기가 매우 어렵다.
따라서, 상기 게이트 산화막으로 금속 산화막을 사용하면서도 상기한 문제들이 발생되지 않는 공정 방법들이 개발되고 있다.
예를 들어, 대한민국 특허 공개 2004-4657호에 의하면, P형 불순물이 도핑된 기판 상에 N-웰을 형성한다. 이 후, 게이트 산화막을 형성하고 탄탈륨 실리콘 질화막을 상기 N-웰 상에만 선택적으로 형성한 이 후에 기판 전면에 폴리실리콘을 형성한다. 이 후, 패터닝 공정을 수행함으로서 폴리실리콘 패턴으로 이루어지는 N형 게이트 전극과 탄탈륨 실리콘 질화막 패턴 및 폴리실리콘 패턴으로 이루어지는 P형 게이트 전극을 완성한다.
상기 공정에 의하면, N형 및 P형 트랜지스터에 채용되는 게이트 전극이 서로 다른 물질로 형성된다. 그러므로, 상기 N형 및 P형 트랜지스터 각각에 적합한 일함수를 갖는 게이트 전극을 형성할 수 있다.
그러나, 상기 공정을 통해 N형 및 P형 트랜지스터를 형성하는 경우, P형 트 랜지스터가 형성될 영역에 선택적으로 탄탈륨 실리콘 질화막 패턴을 형성하기 위한 건식 식각 공정을 수행할 때 상기 N-웰이 형성되어 있지 않는 부위의 게이트 산화막의 표면에는 식각 데미지가 발생하게 된다. 이로 인해, 상기 게이트 산화막의 특성이 열화되어 MOS트랜지스터의 동작 성능이 저하된다. 또한, 상기 N형 및 P형 트랜지스터에 적합한 게이트 전극을 형성하기 위한 공정이 복잡해져 반도체 장치의 제조 비용이 상승하게 되고 불량 발생율이 증가된다.
따라서, 본 발명의 제1 목적은 간단한 공정에 의해 형성할 수 있는 듀얼 게이트 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상기한 듀얼 게이트 구조물의 형성 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일실시예에 따른 듀얼 게이트 구조물은, 제1 및 제2 영역이 구분되는 기판이 구비된다. 상기 제1 영역의 기판 상에 형성되고, 금속 산화막, 제1 일함수를 갖는 금속 물질로 이루어지는 제1 금속 패턴, 실리콘 확산 방지막 패턴 및 실리콘을 포함하는 도전막 패턴이 적층된 제1 게이트 구조물이 구비된다. 상기 제2 영역의 기판 상에 형성되고, 금속 산화막, 상기 금속 물질 및 실리콘 원소를 포함하고 상기 제1 일함수보다 낮은 제2 일함수를 갖는 제2 금속 패턴 및 상기 실리콘을 포함하는 도전막 패턴이 적층된 제2 게이트 구조물을 포함한다.
상기 제1 일함수는 4.7 내지 5.2 eV 인 것이 바람직하다. 상기 제1 일함수를 갖는 금속 물질의 예로는 티타늄, 탄탈륨, 몰리브덴, 텅스텐, 하프늄, 지르코늄, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 텅스텐 질화물, 하프늄 질화물, 지르코늄 질화물 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다.
상기 실리콘을 포함하는 도전막 패턴은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 또는, 상기 실리콘을 포함하는 도전막 패턴은 금속 실리사이드로 이루어질 수 있다. 상기 금속 실리사이드는 니켈 실리사이드 또는 코발트 실리사이드 일 수 있다.
상기 실리콘 확산 방지막 패턴은 비결정성을 갖는 금속을 포함한다. 상기 실리콘 확산 방지막 패턴으로 사용될 수 있는 물질의 예로는 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물, 몰리브덴 실리콘 질화물, 하프늄 실리콘 질화물, 지르코늄 실리콘 질화물 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다.
상기한 제2 목적을 달성하기 위하여 본 발명의 일실시예에 따른 듀얼 게이트 구조물의 형성 방법으로, 우선 제1 및 제2 영역이 구분되는 기판을 마련한다. 상기 제1 및 제2 영역의 기판 상에 금속 산화막 및 제1 일함수를 갖는 금속 물질로 이루어지는 제1 금속막을 형성한다. 상기 제1 영역의 제1 금속막 상에 예비 실리콘 확산 방지막 패턴을 형성한다. 상기 예비 실리콘 확산 방지막 패턴 및 상기 제1 금속막 상에 실리콘을 포함하는 도전막을 형성한다. 상기 도전막에 포함된 실리콘을 상 기 제2 영역의 제1 금속막으로 확산시켜, 상기 제2 영역의 제1 금속막을 실리콘 원소가 포함되고 상기 제1 일함수보다 낮은 제2 일함수를 갖는 제2 금속막으로 전환한다. 상기 실리콘을 포함하는 도전막, 예비 실리콘 확산 방지막 패턴, 제1 금속막, 제2 금속막을 패터닝하여, 상기 제1 영역에 금속 산화막, 제1 금속 패턴, 실리콘 확산 방지막 패턴 및 실리콘을 포함하는 도전막 패턴이 적층된 제1 게이트 구조물과, 상기 제2 영역에 금속 산화막, 제2 금속 패턴 및 상기 실리콘을 포함하는 도전막 패턴이 적층된 제2 게이트 구조물을 형성한다.
본 발명에 의하면, N형 및 P형 트랜지스터 각각의 게이트 전극으로서 동일한 금속 물질을 사용하기 때문에 게이트 패터닝을 수행하기 이 전에 상기 게이트 전극으로 사용하기 위한 금속 물질의 일부분을 식각하는 공정이 수행되지 않아도 된다. 그러므로, 상기 게이트 전극 아래에 위치하는 금속 산화물이 식각에 의한 어택을 받지 않게 되어 고성능 및 고 신뢰성을 갖는 반도체 장치를 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 듀얼 게이트 구조물을 나타내는 단면도이다.
도 1을 참조하면, 제1 및 제2 영역이 구분되는 기판(100)이 구비된다. 상기 제1 영역은 PMOS트랜지스터를 형성하기 위한 영역이고, 상기 제2 영역은 NMOS트랜지스터를 형성하기 위한 영역이다. 상기 기판(100)에는 트렌치 소자 분리 공정에 의해 형성된 소자 분리막(102)이 구비됨으로서 액티브 영역과 소자 분리 영역이 구 분된다.
구체적으로, 상기 기판(100)은 P형 불순물로 도핑되어 있다. 그리고, 상기 제1 영역의 기판(100) 표면 아래에는 N형 불순물로 도핑된 N-웰이 형성되어 있다.
상기 제1 영역의 기판(100) 상에는 금속 산화막 패턴(106a), 금속 물질로 이루어지는 제1 금속 패턴(108a), 실리콘 확산 방지막 패턴(110a) 및 실리콘을 포함하는 도전막 패턴(112a)이 적층된 제1 게이트 구조물(120)이 구비된다. 상기 제1 게이트 구조물(120)은 PMOS 트랜지스터에 적합한 구조를 갖는다. 이하에서는 상기 제1 게이트 구조물에 대해 보다 구체적으로 설명한다.
상기 제1 게이트 구조물에 포함되는 금속 산화막 패턴(106a)은 실리콘 산화물에 비해 고유전율을 갖는 물질로 이루어진다. 사용할 수 있는 금속 산화막 패턴(106a)의 예로는 탄탈륨 산화막 패턴, 티타늄 산화막 패턴, 하프늄 산화막 패턴, 지르코늄 산화막 패턴, 하프늄 실리케이트 패턴, 지르코늄 실리케이트 패턴, 질화 하프늄 실리케이트 패턴, 질화 지르코늄 실리케이트 패턴, 알루미늄 산화막 패턴, 질화 알루미늄 산화막 패턴, 하프늄 알루미네이트 패턴, 이트륨 산화막 패턴, 니오븀 산화막 패턴, 세슘 산화막 패턴, 인듐 산화막 패턴, 이리듐 산화막 패턴, 란탈륨 산화막 패턴, BST 패턴막 패턴, PZT막 패턴, 스트론튬 티타늄 산화막 패턴, 납 티타늄 산화막 패턴, 스트론튬 루테늄 산화막 패턴, 칼슘 루테늄 산화막 패턴, 납 지르코늄 산화막 패턴, 란탈 지르코늄 산화막 패턴 및 란탈 티타늄 산화막 패턴 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다. 본 실시예에서는 상기 금속 산화막 패턴(106a)은 고유전율을 가지면서도 반도체 공정에 적합한 하프 늄 산화막 패턴으로 이루어진다.
상기 제1 금속 패턴(108a)으로 제공되는 금속 물질은 PMOS 트랜지스터의 문턱 전압을 확보할 수 있도록 고유 일함수가 4.7 내지 5.2 eV인 것이 바람직하다. 상기 제1 금속 패턴(108a)으로 사용할 수 있는 금속 물질의 예로는 티타늄, 탄탈륨, 몰리브덴, 텅스텐, 하프늄, 지르코늄, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 텅스텐 질화물, 하프늄 질화물, 지르코늄 질화물 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다. 본 실시예에서는, 상기 제1 금속 패턴(108a)은 고유 일함수가 약 4.9eV 정도인 티타늄으로 이루어진다.
상기 실리콘 확산 방지막 패턴(110a)은 실리콘 원소가 제1 금속 패턴(108a)으로 확산되는 것을 방지하기 위하여 제공된다. 상기 실리콘 확산 방지막 패턴(110a)은 비결정성을 갖는 금속 물질로 이루어진다. 상기 실리콘 확산 방지막 패턴(110a)으로 사용할 수 있는 물질의 예로는 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물, 몰리브덴 실리콘 질화물, 하프늄 실리콘 질화물, 지르코늄 실리콘 질화물 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다.
상기 실리콘을 포함하는 도전막 패턴(112a)은 폴리실리콘로 이루어질 수 있다. 또는, 상기 실리콘을 포함하는 도전막 패턴(112a)은 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드로 이루어질 수 있다.
상기와 같이, 금속 산화막 패턴(106a) 상에 PMOS 트랜지스터에 사용되기에 적합한 고유 일함수를 갖는 제1 금속 패턴(108a)이 적층됨으로서 반도체 장치에서 요구하는 문턱 전압을 확보할 수 있다. 또한, 종래와 같이 금속 산화막 패턴(106a)상에 직접적으로 실리콘을 포함하는 도전막 패턴이 접촉하지 않으므로 폴리실리콘과 금속 산화막의 반응에 의해 상기 금속 산화막 패턴(106a)이 두꺼워지는 등의 문제가 일어나지 않게된다.
한편, 상기 제2 영역의 기판(100) 상에는 금속 산화막 패턴(106a), 제1 금속 물질 및 실리콘 원소를 포함하는 제2 금속 패턴(109a) 및 실리콘을 포함하는 도전막 패턴(112a)이 적층된 제2 게이트 구조물(122)이 구비된다. 상기 제2 게이트 구조물은 NMOS트랜지스터에 적합한 구조를 갖는다. 이하에서는 상기 제2 게이트 구조물에 대해 보다 구체적으로 설명한다.
상기 제2 게이트 구조물(122)에 포함되는 금속 산화막 패턴(106a)은 상기 제1 게이트 구조물에 포함된 금속 산화막 패턴(106a)과 동일한 공정에 의해 동일한 물질로 형성된다.
상기 제2 금속 패턴(109a)은 상기 제1 금속 패턴(108a)을 이루는 금속 물질과 실리콘 원소를 포함한다. 구체적으로, 상기 제2 금속 패턴(109a)은 상기 제1 금속 패턴(108a)이 적층되어 있는 상태에서 상부에 형성된 실리콘을 포함하는 도전막 패턴으로부터 실리콘이 확산되고 상기 실리콘과 상기 제1 금속 패턴(108a)의 일부분이 반응함으로서 생성된 것이다. 상기 제2 금속 패턴(109a)은 실리콘 원소가 포함됨에 따라 상기 제1 금속 패턴(108a)의 일함수에 비해 다소 낮은 일함수를 갖는다. 따라서, 상기 제2 금속 패턴(109a)은 NMOS 트랜지스터의 게이트 전극으로 사용하기에 적합하다.
상기 실리콘을 포함하는 도전막 패턴(112a)은 상기 제1 게이트 구조물(120)에서 사용된 실리콘을 포함하는 도전막 패턴(112a)과 동일한 공정에 의해 동일한 물질로 형성된다.
도 2 내지 도 6은 도 1에 도시된 듀얼 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 듀얼 게이트 구조물의 최상부에는 실리콘을 포함하는 도전막으로서 폴리실리콘막이 형성된다.
도 2를 참조하면, 제1 및 제2 영역이 구분되는 기판(100)을 마련한다. 상기 제1 영역은 PMOS트랜지스터를 형성하기 위한 영역이고, 상기 제2 영역은 NMOS트랜지스터를 형성하기 위한 영역이다. 상기 기판(100)의 전 영역에는 P형 불순물이 도핑되어 있다.
상기 기판(100)에 액티브 영역을 정의하기 위한 소자 분리막(102)을 형성한다. 상기 소자 분리막(102)은 셸로우 트렌치 소자 분리 공정을 사용하여 형성하는 것이 바람직하다.
이 후, 상기 제1 영역의 기판(100) 표면 아래에 N형 불순물을 도핑함으로서 PMOS 트랜지스터의 채널 영역으로 제공되는 N-웰(104)을 형성한다.
상기 제1 및 제2 영역의 기판(100) 상에 금속 산화막(106)을 형성한다. 상기 금속 산화막(106)은 실리콘 산화물에 비해 높은 유전 상수를 갖는 고유전 물질을 증착시켜 형성한다. 사용할 수 있는 금속 산화막(106)의 예로는 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 하프늄 실리케이트, 지르코늄 실리 케이트, 질화 하프늄 실리케이트, 질화 지르코늄 실리케이트, 알루미늄 산화막, 질화 알루미늄 산화막, 하프늄 알루미네이트, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, 란탈륨 산화막, BST막, PZT막, 스트론튬 티타늄 산화막, 납 티타늄 산화막, 스트론튬 루테늄 산화막, 칼슘 루테늄 산화막, 납 지르코늄 산화막, 란탈 지르코늄 산화막 및 란탈 티타늄 산화막 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다. 본 실시예에서는 상기 금속 산화막(106)을 고유전율을 가지면서도 반도체 공정에 적합한 하프늄 산화막으로 형성한다.
도 3을 참조하면, 상기 금속 산화막(106) 상에 PMOS트랜지스터의 게이트 전극으로 사용되기에 적합한 고유 일함수를 갖는 금속 물질을 증착시켜 제1 금속막(108)을 형성한다. 구체적으로, 상기 금속 물질의 고유 일함수는 4.7 내지 5.2eV 인 것이 바람직하다. 상기 제1 금속막(108)으로 사용될 수 있는 물질의 예로는 티타늄, 탄탈륨, 몰리브덴, 텅스텐, 하프늄, 지르코늄, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 텅스텐 질화물, 하프늄 질화물, 지르코늄 질화물 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다. 본 실시예에서는 상기 제1 금속막(108)으로서 고유 일함수가 약 4.9eV 정도로 높은 티타늄을 사용한다. 상기 제1 금속막(108)은 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
통상적으로, 상기 제1 금속막(108)으로 사용되는 금속 물질들은 이방성 식각 공정에 의해 용이하게 식각되지 않을 뿐 아니라 배선으로 주로 사용되는 알루미늄 이나 구리에 비해 비저항도 상대적으로 높다. 때문에, 상기 제1 금속막(108)은 게이트 전극으로 기능할 수 있을 정도의 얇은 두께로 형성하는 것이 바람직하다. 구체적으로, 상기 제1 금속막은 30 내지 1000Å의 두께로 형성한다. 바람직하게는, 30 내지 100Å의 두께로 형성한다.
도 4를 참조하면, 상기 제1 금속막(108) 상에 실리콘 확산 방지막(도시안됨)을 형성한다. 상기 실리콘 확산 방지막은 이후에 형성되는 실리콘을 포함하는 도전막으로부터 실리콘 원소가 확산되는 것을 방지하기 위하여 제공된다. 또한, 상기 실리콘 확산 방지막은 도전성을 갖는 물질로 형성되어야 한다. 그러므로, 상기 실리콘 확산 방지막은 비결정성을 갖는 금속 물질로 형성하는 것이 바람직하다.
상기 실리콘 확산 방지막으로 사용할 수 있는 금속 물질의 구체적인 예로는 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물, 몰리브덴 실리콘 질화물, 하프늄 실리콘 질화물, 지르코늄 실리콘 질화물 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다. 상기 실리콘 확산 방지막은 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
상기 실리콘 확산 방지막 상에 스핀 코팅을 통해 포토레지스트막(도시안됨)을 형성한다. 상기 포토레지스트막을 선택적으로 노광하고 현상함으로서 상기 제2 영역에 위치하는 실리콘 확산 방지막을 선택적으로 노출하는 포토레지스트 패턴을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 실리콘 확산 방지막 을 식각한다. 상기 공정에 의해, 상기 제1 영역의 제1 금속막(108) 상에는 예비 실리콘 확산 방지막 패턴(110)이 형성되고, 상기 제2 영역의 제1 금속막(108)은 그 표면이 외부에 노출된다.
상기 식각 공정을 수행할 때, 상기 제1 금속막(108)은 식각되지 않기 때문에 상기 제1 금속막(108) 아래에 위치하는 금속 산화막(106)은 식각 데미지를 거의 받지 않게 된다. 그러므로, 종래에 게이트 전극으로 제공되기 위한 금속막을 부분적으로 식각하는 공정 시에 빈번하게 발생하였던 게이트 산화막의 손상 문제가 발생되지 않는다. 더구나, 상기 예비 실리콘 확산 방지막(110)을 식각하는 조건에서는 상기 제1 금속막(108)이 거의 식각되지 않으므로 상기 제1 금속막(108)이 소모되는 것을 최소화할 수 있다.
도 5를 참조하면, 상기 예비 실리콘 확산 방지막(110) 및 상기 제1 금속막(108) 상에 실리콘을 포함하는 도전막을 형성한다. 이하에서는, 상기 실리콘을 포함하는 도전막으로서 폴리실리콘막(113)을 사용하는 것으로 한정하여 설명한다. 상기 폴리실리콘막(113)은 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 폴리실리콘막(113)은 상기 제2 영역에 위치하는 제1 금속막(108)으로 실리콘을 확산시키기 위하여 형성된다.
또한, 상기 폴리실리콘막(113)은 상기 제1 금속막(108)의 패터닝 및 콘택 형성 등을 용이하게 할 수 있도록 한다. 다시 설명하면, 상기 제1 금속막(108)이 30 내지 1000Å의 두께로 매우 얇게 형성되기 때문에, 상기 제1 금속막(108)을 패터닝하기가 어려울 뿐 아니라 상기 제1 금속막(108)과 직접 접속하는 콘택을 형성하는 것이 용이하지 않다. 그러므로 상기 제1 금속막(108) 상에 상기 실리콘을 포함하는 도전막을 형성함으로서 보다 안정적으로 후속의 패터닝 및 콘택 형성 공정을 수행할 수 있다.
상기 폴리실리콘막(113)을 형성하면, 상기 폴리실리콘막(113)의 실리콘 원소가 상기 제2 영역에 위치하는 제1 금속막(108)으로 확산되면서 상기 제1 금속막(108)과 반응한다. 상기와 같이, 제2 영역의 제1 금속막(108)에 실리콘 원소를 확산됨으로서, 상기 제2 영역의 제1 금속막(108)은 실리콘 원소를 포함하는 제2 금속막(109)으로 전환된다. 이 때, 상기 제1 영역에는 예비 실리콘 확산 방지막 패턴(110)이 형성되어 있으므로 상기 실리콘 원소가 제1 금속막(108)으로 확산되지 않는다. 상기 제2 금속막(109)은 실리콘 원소를 포함함에 따라 상기 제1 금속막(108)과는 다른 일함수를 갖게 된다. 구체적으로, 상기 제2 금속막(109)은 상기 제1 금속막(108)보다 낮은 일함수를 갖게된다.
상기와 같이, 제2 금속막(109)이 상기 제1 금속막(108)보다 낮은 일함수를 가짐으로서, NMOS 트랜지스터의 게이트 전극으로 사용할 수 있다. 상기 제2 금속막(109)의 일함수가 상기 제1 금속막(108)과 다른 이유로는 상기 실리콘 원소의 확산에 의해 고유전율을 갖는 유전막에서 페르미 레벨 피닝 현상이 일어나기 때문으로 생각된다.
도 6을 참조하면, 상기 폴리실리콘막(113) 상에 게이트 전극이 형성될 부위를 마스킹하는 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 실리콘 질화물로 이루어지는 하드 마스크인 것이 바람직하다. 상기 식각 마스크 패 턴은 상기 제1 영역 및 제2 영역 각각에 적어도 1개 이상 형성되어 있다.
상기 식각 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막(113), 예비 실리콘 확산 방지막 패턴(110), 제1 금속막(108), 제2 금속막(109) 및 금속 산화막(106)을 순차적으로 패터닝함으로서 상기 제1 영역에는 금속 산화막 패턴(106a), 제1 금속 패턴(108a), 실리콘 확산 방지막 패턴(110a) 및 폴리실리콘막 패턴(113a)이 적층된 제1 게이트 구조물(120)을 형성하고, 상기 제2 영역에는 금속 산화막 패턴(106a), 실리콘 원소가 포함된 제2 금속 패턴(109a) 및 상기 폴리실리콘막 패턴(113a)이 적층된 제2 게이트 구조물(122)을 형성한다. 상기 공정에 의해, 제1 영역에는 P형 트랜지스터용 제1 게이트 구조물(120)이 완성되고, 상기 제2 영역에는 N형 트랜지스터용 제2 게이트 구조물(122)이 완성된다.
본 발명에 의하면, N형 및 P형 트랜지스터에 채용되는 각각의 게이트 전극을 동일한 금속 물질을 사용하여 형성한다. 또한, 상기 N형 트랜지스터용 게이트 전극을 형성할 시에 상기 P형 트랜지스터용 게이트 전극으로 사용되는 금속막을 식각하는 공정을 수행하지 않아도 된다. 그러므로, 상기 금속막을 식각하는 중에 하부에 형성된 금속 산화막에 어택이 가해지는 것을 방지할 수 있다.
도 7 내지 도 8은 도 1에 도시된 듀얼 게이트 구조물을 형성하기 위한 다른 방법을 설명하기 위한 단면도들이다. 이하에서 설명하는 게이트 구조물은 최상부에는 금속 실리사이드막이 형성된다. 그러므로, 금속 실리사이드막을 형성하는 것을 제외하고는 상기 도 2 내지 도 6을 참조로 설명한 듀얼 게이트 구조물 형성 방법과 동일하다.
도 2 내지 도 4를 참조로 설명한 것과 동일한 공정을 수행함으로서, 도 4에 도시된 것과 같이 금속 산화막(106), 제1 금속막(108) 및 예비 실리콘 확산 방지막 패턴(110)이 형성된 구조를 형성한다.
도 7을 참조하면, 상기 예비 실리콘 확산 방지막 패턴(110) 및 제1 금속막(108) 상에 폴리실리콘막(114)을 형성한다. 상기 폴리실리콘막(114)은 화학 기상 증착 공정을 통해 형성할 수 있다.
다음에, 상기 폴리실리콘막(114) 상에 실리시데이션 반응을 시키기 위한 제3 금속막(116)을 형성한다. 사용할 수 있는 제3 금속막(116)의 예로는 니켈, 구리 등을 들 수 있다.
도 8을 참조하면, 상기 폴리실리콘막(114)과 상기 제3 금속막(116)이 반응되도록 열처리 공정을 수행함으로서, 상기 예비 실리콘 확산 방지막 패턴(110) 및 제1 금속막(108) 상에 금속 실리사이드막(118)을 형성한다.
상기 공정을 수행함으로서, 실리콘을 포함하는 도전막으로 금속 실리사이드막(118)을 형성할 수 있다.
이 후, 상기 금속 실리사이드막(118), 예비 실리콘 확산 방지막 패턴(110), 제1 금속막(108), 제2 금속막(109) 및 금속 산화막(106)을 순차적으로 패터닝함으로서 상기 제1 영역에는 금속 산화막 패턴(106a), 제1 금속 패턴(108a), 실리콘 확산 방지막 패턴(110a) 및 금속 실리사이드 패턴(118a)이 적층된 제1 게이트 구조물(120)을 형성하고, 상기 제2 영역에는 금속 산화막 패턴(106a), 실리콘 원소가 포 함된 제2 금속 패턴(109a) 및 금속 실리사이드 패턴이 적층된 제2 게이트 구조물(122)을 형성한다. 상기와 같이 최상부에 금속 실리사이드 패턴이 구비됨으로서 보다 낮은 저항을 갖는 게이트 구조물을 형성할 수 있다.
게이트 전극 상에 형성되는 도전성 물질에 따른 플랫 밴드 전압 평가
티타늄 질화물로 이루어지는 게이트 전극 상에 형성되는 도전성 물질별로 플랫밴드 전압을 측정하였다.
구체적으로, 제1 샘플은 P형으로 도핑된 기판 상에 25Å의 하프늄 산화막, 100Å의 티타늄 질화막, 1250Å의 폴리실리콘막 및 캡핑막으로서 100Å의 티타늄 질화막이 적층된 게이트 구조물을 형성하였다.
상기 제1 샘플과 비교하기 위한 제2 샘플은 P형으로 도핑된 기판 상에 25Å의 하프늄 산화막, 100Å의 티타늄 질화막, 1000Å의 텅스텐막 및 캡핑막으로서 100Å의 티타늄 질화막이 적층된 게이트 구조물을 형성하였다.
도 9는 제1 및 제2 샘플로부터 MOS 커패시터의 C-V 특성 및 플랫 밴드 전압을 측정한 그래프이다.
도 9를 참조하면, 상기 티타늄 질화막 상에 텅스텐이 적층된 제2 샘플(202)의 경우에는 티타늄 질화막 고유의 일함수에 해당하는 플랫밴드 전압인 -0.22V를 나타내고 있다.
반면에, 상기 티타늄 질화막 상에 폴리실리콘막이 적층된 제1 샘플(200)의 경우에는 상기 티타늄 질화막으로 실리콘 원소가 확산됨에 따라 N형 트랜지스터에 적합한 일함수에 해당하는 플랫밴드 전압인 -0.57V를 나타내고 있다.
상기 실험을 통해, 동일한 티타늄 질화막을 게이트 전극으로 사용하더라도 상기 티타늄 질화막 상에 형성되는 도전막을 다르게함으로서 서로 다른 일함수를 갖는 각각의 게이트 전극을 형성할 수 있음을 알 수 있었다. 그러므로, 본원 발명의 방법에 의해서 동일한 금속 물질로 이루어지면서도 NMOS 및 PMOS트랜지스터 각각에 적합한 듀얼 게이트 구조물을 형성할 수 있음을 알 수 있었다.
상술한 바와 같이 본 발명에 의하면, N형 및 P형 트랜지스터 각각에 형성되기 위한 듀얼 게이트 구조물에서 게이트 전극으로 동일한 금속 물질을 사용한다. 그러므로, 상기 듀얼 게이트 구조물을 형성함에 있어 게이트 전극으로 사용하기 위한 금속 물질의 일부분을 식각하는 공정이 수행되지 않는다. 이로 인해, 상기 게이트 전극 아래에 위치하는 금속 산화물이 식각에 의한 어택을 받지 않게 되어 고성능 및 고 신뢰성을 갖는 반도체 장치를 형성할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 제1 및 제2 영역이 구분되는 기판;
    상기 제1 영역의 기판 상에 형성되고, 금속 산화막, 제1 일함수를 갖는 금속 물질로 이루어지는 제1 금속 패턴, 실리콘 확산 방지막 패턴 및 실리콘을 포함하는 도전막 패턴이 적층된 제1 게이트 구조물; 및
    상기 제2 영역의 기판 상에 형성되고, 금속 산화막, 상기 금속 물질 및 실리콘 원소를 포함하고 상기 제1 일함수보다 낮은 제2 일함수를 갖는 제2 금속 패턴, 및 상기 실리콘을 포함하는 도전막 패턴이 적층된 제2 게이트 구조물을 포함하는 것을 특징으로 하는 듀얼 게이트 구조물.
  2. 제1항에 있어서, 상기 금속 산화막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 하프늄 실리케이트, 지르코늄 실리케이트, 질화 하프늄 실리케이트, 질화 지르코늄 실리케이트, 알루미늄 산화막, 질화 알루미늄 산화막, 하프늄 알루미네이트, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, 란탈륨 산화막, BST막, PZT막, 스트론튬 티타늄 산화막, 납 티타늄 산화막, 스트론튬 루테늄 산화막, 칼슘 루테늄 산화막, 납 지르코늄 산화막, 란탈 지르코늄 산화막 및 란탈 티타늄 산화막으로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 듀얼 게이트 구조물.
  3. 제1항에 있어서, 상기 제1 일함수는 4.7 내지 5.2 eV 인 것을 특징으로 하는 듀얼 게이트 구조물.
  4. 제3항에 있어서, 상기 금속 물질은 티타늄, 탄탈륨, 몰리브덴, 텅스텐, 하프늄, 지르코늄, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 텅스텐 질화물, 하프늄 질화물, 지르코늄 질화물으로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 듀얼 게이트 구조물.
  5. 제1항에 있어서, 상기 실리콘을 포함하는 도전막 패턴은 불순물이 도핑된 폴리실리콘으로 이루어진 것을 특징으로 하는 듀얼 게이트 구조물.
  6. 제1항에 있어서, 상기 실리콘을 포함하는 도전막 패턴은 금속 실리사이드로 이루어진 것을 특징으로 하는 듀얼 게이트 구조물.
  7. 제6항에 있어서, 상기 금속 실리사이드는 니켈 실리사이드 또는 코발트 실리사이드인 것을 특징으로 하는 듀얼 게이트 구조물.
  8. 제1항에 있어서, 상기 실리콘 확산 방지막 패턴은 비결정성을 갖는 금속을 포함하는 것을 특징으로 하는 듀얼 게이트 구조물.
  9. 제8항에 있어서, 상기 실리콘 확산 방지막 패턴은 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물, 몰리브덴 실리콘 질화물, 하프늄 실리콘 질화물, 지르코늄 실리콘 질화물로 이루어지는 군에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 듀얼 게이트 구조물.
  10. 제1 및 제2 영역이 구분되는 기판을 마련하는 단계;
    상기 제1 및 제2 영역의 기판 상에 금속 산화막 및 제1 일함수를 갖는 금속 물질로 이루어지는 제1 금속막을 형성하는 단계;
    상기 제1 영역의 제1 금속막 상에 예비 실리콘 확산 방지막 패턴을 형성하는 단계;
    상기 예비 실리콘 확산 방지막 패턴 및 상기 제1 금속막 상에 실리콘을 포함하는 도전막을 형성하는 단계;
    상기 도전막에 포함된 실리콘을 상기 제2 영역의 제1 금속막으로 확산시켜, 상기 제2 영역의 제1 금속막을 실리콘 원소가 포함되고 상기 제1 일함수보다 낮은 제2 일함수를 갖는 제2 금속막으로 전환하는 단계; 및
    상기 실리콘을 포함하는 도전막, 예비 실리콘 확산 방지막 패턴, 제1 금속막, 제2 금속막을 패터닝하여, 상기 제1 영역에 금속 산화막, 제1 금속 패턴, 실리콘 확산 방지막 패턴 및 실리콘을 포함하는 도전막 패턴이 적층된 제1 게이트 구조물과, 상기 제2 영역에 금속 산화막, 제2 금속 패턴 및 상기 실리콘을 포함하는 도전막 패턴이 적층된 제2 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
  11. 제10항에 있어서, 상기 금속 산화막은 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 하프늄 실리케이트, 지르코늄 실리케이트, 질화 하프늄 실리케이트, 질화 지르코늄 실리케이트, 알루미늄 산화막, 질화 알루미늄 산화막, 하프늄 알루미네이트, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, 란탈륨 산화막, BST막, PZT막, 스트론튬 티타늄 산화막, 납 티타늄 산화막, 스트론튬 루테늄 산화막, 칼슘 루테늄 산화막, 납 지르코늄 산화막, 란탈 지르코늄 산화막 및 란탈 티타늄 산화막으로 이루어지는 군에서 선택된 적어도 한가지 물질을 증착시켜 형성하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
  12. 제10항에 있어서, 상기 제1 일함수는 4.7 내지 5.2 eV 인 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
  13. 제12항에 있어서, 상기 제1 금속막은 티타늄, 탄탈륨, 몰리브덴, 텅스텐, 하프늄, 지르코늄, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 텅스텐 질화물, 하프늄 질화물, 지르코늄 질화물으로 이루어지는 군에서 선택된 적어도 하나의 물질을 증착시켜 형성하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
  14. 제10항에 있어서, 상기 실리콘을 포함하는 도전막 패턴은 불순물이 도핑된 폴리실리콘을 증착시켜 형성하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
  15. 제10항에 있어서, 상기 실리콘을 포함하는 도전막 패턴은 금속 실리사이드로 형성하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
  16. 제10항에 있어서, 상기 실리콘 확산 방지막 패턴은 비결정성을 갖는 금속 물질을 사용하여 형성하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
  17. 제16항에 있어서, 상기 실리콘 확산 방지막 패턴은 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물, 몰리브덴 실리콘 질화물, 하프늄 실리콘 질화물, 지르코늄 실리콘 질화물로 이루어지는 군에서 선택된 적어도 하나의 물질을 증착시켜 형성하는 것을 특징으로 하는 듀얼 게이트 구조물 형성 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5139023B2 (ja) * 2007-10-16 2013-02-06 株式会社東芝 半導体装置の製造方法
KR101122756B1 (ko) * 2008-06-30 2012-03-23 주식회사 하이닉스반도체 단층 확산방지막을 구비하는 반도체 장치 및 그 제조 방법
JP5147588B2 (ja) 2008-08-04 2013-02-20 パナソニック株式会社 半導体装置
US20100052072A1 (en) * 2008-08-28 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual gate structure on a same chip for high-k metal gate technology
KR101556641B1 (ko) * 2008-12-31 2015-10-02 삼성전자주식회사 듀얼 게이트 반도체 장치의 제조방법
JP2012231123A (ja) * 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002175A (ko) * 2000-06-29 2002-01-09 박종섭 반도체소자의 이중게이트 형성방법
KR100379548B1 (ko) 2000-12-21 2003-04-10 주식회사 하이닉스반도체 Ｌｄｄ 구조를 갖는 반도체 장치의 제조방법
KR20040004657A (ko) * 2001-05-26 2004-01-13 모토로라 인코포레이티드 반도체 장치 및 그 방법
KR20040108488A (ko) * 2003-06-17 2004-12-24 삼성전자주식회사 디램 소자의 듀얼 게이트 형성방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831949A (ja) * 1994-07-08 1996-02-02 Ricoh Co Ltd デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法
JP2002217313A (ja) * 2000-11-30 2002-08-02 Texas Instruments Inc 金属及び対応する金属珪化物から形成した各ゲートを有する相補形トランジスタ
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
JP2006156807A (ja) * 2004-11-30 2006-06-15 Toshiba Corp 半導体装置およびその製造方法
JP2006165068A (ja) * 2004-12-02 2006-06-22 Sony Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002175A (ko) * 2000-06-29 2002-01-09 박종섭 반도체소자의 이중게이트 형성방법
KR100379548B1 (ko) 2000-12-21 2003-04-10 주식회사 하이닉스반도체 Ｌｄｄ 구조를 갖는 반도체 장치의 제조방법
KR20040004657A (ko) * 2001-05-26 2004-01-13 모토로라 인코포레이티드 반도체 장치 및 그 방법
KR20040108488A (ko) * 2003-06-17 2004-12-24 삼성전자주식회사 디램 소자의 듀얼 게이트 형성방법

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