KR20020002175A - 반도체소자의 이중게이트 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 이중 게이트 형성 방법에 관한 것으로서, 특히 반도체 기판 상부에 게이트 산화막을 형성하고 NMOS가 형성될 부분의 상기 게이트 산화막 상부에는 N형 도프트 폴리 실리콘막을 형성하고, PMOS가 형성될 부분의 상기 게이트 산화막 상부에는 P형 도프트 폴리 실리콘막을 형성한 후에 상기 N형 및 P형 도프트 폴리 실리콘막 상부에 텅스텐 실리사이드막을 증착한 후, 포토 공정 및 식각 공정을 시행하여 텅스텐 실리사이드막과 N형 및 P형 도프트 폴리 실리콘막과 게이트 산화막을 차례로 식각하여 N형 도프트 폴리 실리콘막과 P형 도프트 실리콘막의 경계 부분을 미리 제거하고 상기 결과물 전면에 전도성 확산 방지막을 형성하여 후속 공정 진행 시 N형 및 P형 도프트 폴리 실리콘막과 텅스텐 실리사이드막를 통한 N형 및 P형 도펀트간의 상호 확산을 방지할 수 있는 반도체 소자의 이중 게이트 형성 방법이다.

Description

반도체소자의 이중게이트 형성방법{Method for forming dual gate of semiconductor device}
본 발명은 반도체 소자의 이중 게이트 형성 방법에 관한 것으로서, 특히 N형도프트 폴리 실리콘막과 P형 도프트 폴리 실리콘막 내의 N형 및 P형 도펀트간의 상호 확산을 방지할 수 있는 반도체 소자의 이중 게이트 형성 방법에 관한 것이다.
디자인 룰(Design Rule)의 감소에 따라 PMOS의 채널 길이가 0.3㎛ 이하에서는 높은 문턱 전압과 누설 특성의 악화로 인해 매몰 채널(Buried-Channel) PMOS 트랜지스터의 사용이 어렵다. 그러므로 쇼트 채널 효과(Short Channel effect)가 적고 낮은 전압에서도 안정적으로 작동할 수 있는 이중 게이트를 사용하게 되었다.
도 1내지 도 3은 종래의 반도체 소자의 이중 게이트 형성 방법을 설명하기 위해 도시된 수직 단면도들이다.
우선 도 1에 도시된 바와 같이, 반도체 기판(10)위에 게이트 산화막(12)을 형성한다. 그 다음 NMOS가 형성될 부분의 상기 게이트 산화막(12)상부에는 N형 도프트 폴리 실리콘막(14)을, PMOS가 형성될 부분의 상기 게이트 산화막(12)에는 P형 도프트 폴리 실리콘막(16)을 형성한다.
그리고 도 2에 도시된 바와 같이, 상기 N형 및 P형 도프트 폴리 실리콘막 상부에 확산 방지막으로 텅스텐 나이트라이드막(18)을 형성한 후 상기 텅스텐 나이트라이드막 상부에 텅스텐 실리사이드막(20)를 형성한다.
그런 다음 도 3에 도시된 바와 같이, 상기 텅스텐 실리사이드막(20) 상부에 포토 및 식각 공정에 필요한 하드마스크막(22)을 형성한다.
위와 같은 종래의 방법은 하드 마스크막(22) 형성 공정시 N형 도프트 폴리 실리콘막(14)과 P형 도프트 폴리 실리콘막(16)의 각각의 N형, P형 도펀트가 상호 확산하여 인접한 NMOS와 PMOS의 전기적 특성이 불안해질 뿐 아니라, 게이트 공핍현상으로 NMOS와 PMOS의 문턱 전압이 증가하고 트랜스컨덕턴스가 감소하는 문제가 있었다. 그리고 N형 및 P형 도프트 폴리 실리콘막과 텅스텐 실리사이드막(20) 사이의 확산 방지막인 텅스텐 나이트라이드막(12)이 전도체이긴 하지만, 저항 증가를 유발하여 고속도 소자에서 문제점이 생겼다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 반도체 기판 위에 게이트 산화막을 형성하고 NMOS가 형성될 부분의 상기 게이트 산화막상부에는 N형 도프트 폴리 실리콘막을, PMOS가 형성될 부분의 상기 게이트 산화막에는 P형 도프트 폴리 실리콘막을 형성한다. 그 다음, 상기 N형 및 P형 도프트 폴리 실리콘막 상부에 텅스텐 실리사이드막을 형성하고, 포토 및 식각 공정을 실시하여 N형 도프트 폴리 실리콘막과 P형 도프트 실리콘막의 경계 부분을 미리 제거한 후에 상기 결과물 전면에 전도성 확산 방지막을 형성하여 후속 공정 진행 시, N형 및 P형 도프트 폴리 실리콘막과 텅스텐 실리 사이드막을 통한 N형 및 P형 도펀트의 상호 확산을 방지하는 반도체 소자의 이중 게이트 형성 방법을 제공하는데 있다.
도 1내지 도 3은 종래 기술에 따른 반도체 소자의 이중 게이트 형성 방법을 설명하기 위해 도시된 단면도들이다.
도 4내지 도 9는 본 발명에 따른 반도체 소자의 이중 게이트 형성 방법을 설명하기 위해 도시된 단면도들이다.
＊도면의 주요 부분에 대한 부호의 설명 ＊
10 : 반도체 기판 12 : 게이트 산화막
14 : N형 도프트 폴리 실리콘막 16 : P형 도프트 폴리 실리콘막
18 : 전도성 확산 방지막 20 : 텅스텐 실리사이드막
22 : 하드 마스크막 24 : 감광막
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 위에 게이트 산화막을 형성하는 단계와; NMOS가 형성될 부분의 상기 게이트 산화막 상부에는 N형 도프트 폴리 실리콘막을 형성하고, PMOS가 형성될 부분의 상기 게이트 산화막 상부에는 P형 도프트 폴리 실리콘막을 형성하는 단계와; 상기 N형 및 P형 도프트 폴리 실리콘막 상부에 텅스텐 실리사이드막을 증착하는 단계와; 상기 텅스텐 실리사이드막 상부에 감광막을 도포하고 노광 및 현상 공정을 시행하여 N형 도프트 폴리 실리콘막과 P형 도프트 폴리 실리콘막의 경계부에 있는 감광막을 제거하는 단계와; 상기 감광막을 마스크로 하여 상기 텅스텐 실리사이드막과 N형 및 P형 도프트 폴리 실리콘막과 게이트 산화막을 차례로 식각하여 상기 N형 및 P형 도프트 폴리 실리콘막의 경계부를 제거하는 단계와; 상기 감광막을 제거하는 단계와; 상기 결과물 전면에 전도성 확산 방지막과 하드 마스크막을 증착하는 단계와; 상기 하드 마스크막 상부에 감광막을 도포하고 노광 및 현상 공정을 시행하여 이중 게이트가 형성될 부분을 제외한 부분의 감광막을 제거하는 단계와; 상기 감광막을 마스크로 하여 하드 마스크막과 전도성 확산 방지막과 텅스텐 실리사이드막과 N형 및 P형 도프트 폴리 실리콘막과 게이트 산화막을 차례로 식각하여 이중 게이트를 형성하는 단계와; 상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 이중 게이트 형성 방법은 N형 도프트 폴리 실리콘과 P형 도프트 폴리 실리콘 내의 N형 및 P형 도펀트간의 상호 확산을 방지할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자한다.
도 4내지 도 9는 본 발명에 따른 반도체 소자의 이중 게이트 형성 방법을 나타내기 위해 도시된 단면도들이다.
도 4에 도시된 바와 같이, 반도체 기판(10) 위에 게이트 산화막(12)을 형성한다. 그 다음 NMOS가 형성될 부분의 상기 게이트 산화막(12)상부에는 N형 도프트 폴리 실리콘막(14)을, PMOS가 형성될 부분의 상기 게이트 산화막(12)에는 P형 도프트 폴리 실리콘막(16)을 형성한다.
그리고 도 5에 도시된 바와 같이, 상기 N형 및 P형 도프트 폴리 실리콘막 상부에 텅스텐 실리사이드막(20)을 증착하고 감광막(24)을 도포한 다음, 노광 및 현상 공정을 거쳐 상기 N형 도프트 폴리 실리콘막(14)과 P형 도프트 폴리 실리콘막(16)의 경계부의 감광막(24)을 제거한다.
그 다음 도 6에 도시된 바와 같이, 상기 감광막(24)을 마스크로 하여 텅스텐 실리사이드막(20)와 N형 및 P형 도프트 폴리 실리콘과 게이트 산화막(12)을 차례로 식각하여 N형 도프트 폴리 실리콘막과 P형 도프트 실리콘막의 경계부를 제거한 후 상기 감광막(24)을 제거한다.
그 후에 도 7에 도시된 바와 같이, 상기 결과물 전면에 전도성 확산 방지막(18)과 하드 마스크막(22)을 증착한다.
전도성 확산 방지막(18)은 도포성이 우수한 화학적 기상 증착법을 이용하여 100∼500Å의 두께로 텅스텐 나이트라이드, WNx, TaN 중 어느 하나를 사용하여 증착하며, 하드 마스크막(22)은 질화물이나 산화물을 사용한다.
그리고 도 8에 도시된 바와 같이, 상기 하드 마스크막(22) 상부에감광막(24)을 도포한 다음, 노광 및 현상 공정을 거쳐 이중 게이트가 형성될 부분을 제외한 부분의 감광막(24)을 제거한다.
마지막으로 도 9에 도시된 바와 같이, 상기 감광막(24)을 마스크로 하여 하드 마스크막(22)과 전도성 확산 방지막(18)과 텅스텐 실리사이드막(20)과 N형 및 P형 도프트 폴리 실리콘막과 게이트 산화막(12)을 차례로 식각하여 이중 게이트를 형성한 후 상기 감광막(24)을 제거한다.
본 발명에서 제시하는 이중 게이트 형성 기술은 메모리 소자 뿐 아니라 비메모리, 로직 소자에서도 응용이 가능하다.
상기와 같이 본 발명은 반도체 소자의 이중 게이트 형성시, N형 및 P형 도프트 폴리 실리콘막과 텅스텐 실리사이드막 증착 후, 포토 공정 및 식각 공정을 시행하여 N형 도프트 폴리 실리콘막과 P형 도프트 폴리 실리콘막의 경계 부분을 미리 제거한 후에 결과물 전면에 전도성 확산 방지막을 형성하여 후속 공정 진행 시 N형 및 P형 도프트 폴리 실리콘막과 텅스텐 실리사이드막을 통해 발생하는 N형, P형 도펀트의 상호 확산을 방지함으로서, NMOS와 PMOS의 상호 인접 거리에 대한 제약을 제거할 뿐 아니라 전기적 불량을 개선할 수 있는 이점이 있다.

Claims (3)

  1. 반도체 기판 위에 게이트 산화막을 형성하는 단계와;
    NMOS가 형성될 부분의 상기 게이트 산화막 상부에는 N형 도프트 폴리 실리콘막을 형성하고, PMOS가 형성될 부분의 상기 게이트 산화막 상부에는 P형 도프트 폴리 실리콘막을 형성하는 단계와;
    상기 N형 및 P형 도프트 폴리 실리콘막 상부에 텅스텐 실리사이드막을 증착하는 단계와;
    상기 텅스텐 실리사이드막 상부에 감광막을 도포하고 노광 및 현상 공정을 시행하여 N형 도프트 폴리 실리콘막과 P형 도프트 폴리 실리콘막의 경계부에 있는 감광막을 제거하는 단계와;
    상기 감광막을 마스크로 하여 상기 텅스텐 실리사이드막과 N형 및 P형 도프트 폴리 실리콘막과 게이트 산화막을 차례로 식각하여 상기 N형 및 P형 도프트 폴리 실리콘막의 경계부를 제거하는 단계와;
    상기 감광막을 제거하는 단계와;
    상기 결과물 전면에 전도성 확산 방지막과 하드마스크막을 증착하는 단계와;
    상기 하드 마스크막 상부에 감광막을 도포하고 노광 및 현상 공정을 시행하여 이중 게이트가 형성될 부분을 제외한 부분의 감광막을 제거하는 단계와;
    상기 감광막을 마스크로 하여 하드 마스크막과 전도성 확산 방지막과 텅스텐 실리사이드막과 N형 및 P형 도프트 폴리 실리콘막과 게이트 산화막을 차례로 식각하여 이중 게이트를 형성하는 단계와;
    상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
  2. 제 1항에 있어서, 상기 전도성 확산 방지막은 텅스텐 나이트라이드, WNx, TaN 중 어느 하나를 화학적 기상 증착법을 사용하여 100∼500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
  3. 제 1항에 있어서, 상기 하드 마스크막은 질화물 혹은 산화물임을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
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