KR100260393B1 - 모스형 전계효과 트랜지스터 및 그 형성방법 - Google Patents
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Abstract
본 발명은 모스형 트랜지스터에서 스페이서를 형성하는 방법에 관한 것으로서, 특히, 게이트산화막. 폴리실리콘층, 텅스텐실리사이드층 및 반사방지막으로 적층된 게이트를 형성하는 단계와; 상기 게이트 의 양측 반도체기판 상에 N-LDD영역 이온 주입 및 P+LDD영역 이온 주입을 수행하여 NMOS영역과 PMOS영역을 형성하는 단계와; 상기 반도체기판의 상부면에 실리콘질화막, 패드폴리실리콘막 및 스페이서산화막을 순차적으로 적층하는 단계와; 상기 단계 후에 N모스영역에 있는 스페이서산화막을 일정 두께로 식각하는 단계와; 상기 단계 후에 N모스영역 및 P모스영역에 있는 스페이서산화막을 동일한 두께로 식각하여 N모스 스페이서를 P모스 스페이서보다 길이를 짧게 형성시키는 단계와; 상기 단계 후에 패드폴리실리콘막과 실리콘질화막을 식각하여 제거하는 단계로 이루어진 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법인 바, 핫 캐리어특성 및 P모스영역의 펀치스루 특성을 개선시키고, 텅스텐실리사이드층의 블로우 업 현상 및 반도체기판의 손상을 방지하여 소자의 수율을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.
Description
본 발명은 모스형 전계효과 트랜지스터의 스페이서 형성방법에 관한 것으로, 특히, N모스영역의 스페이서의 길이와 P모스영역의 스페이서의 길이를 서로 다르게 형성하므로 핫 캐리어특성 및 P모스 영역의 펀치스루 특성을 향상시키고, 텅스텐실리사이드층의 블로우업 현상 및 반도체기판이 손상을 방지하여 부품의 수율을 향상시키도록 하는 모스형 전계효과 트랜지스터의 스페이서 형성방법에 관한 것이다.
일반적으로, 반도체장치의 종류에는 여러 가지가 있고, 이 반도체장치 내에 형성되는 트랜지스터 및 커패시터등을 구성시키는 방법에는 다양한 제조기술이 사용되고 있으며, 최근에는 반도체기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계효과 트랜지스터(MOS FET; metal oxide semiconductor field effect transistor)를 점차적으로 많이 사용하고 있는 실정에 있다.
상기한 모스형 전계효과 트랜지스터는 반도체 기판상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로서 접합형 트랜지스터와 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
이와 같이, 모스형 반도체장치가 서브 미크론(Sub Micron)급으로 소형화 및 고집적화 되는 추세에 있으므로 게이트전극의 길이가 작아지게 되어 소스를 통하여 게이트전극을 거쳐 드레인으로 이동하는 캐리어 전자의 이동량이 증가되는 것과 같은 간접적인 효과로 인하여 종래의 큰 반도체 소자의 경우에 비하여 이동하는 캐리어 전자의 이동이 드레인 영역으로 진입하는 부분에서 열을 발생시키는 과열현상인 핫 캐리어 효과(Hot Carrier Effect)가 발생되어 반도체소자를 파괴하거나 전자의 흐름이 원활하지 않는 경우가 발생되었다.
이러한 핫 캐리어 효과는 소자 열화발생과 트랜지스터의 누설전류 특성에 중요한 요소가 되는 것으로서, 이 핫 캐리어 효과에 영향을 미치는 변수에 여러 가지가 있으며, LDD영역에 이온을 주입하는 조건과 스페이서의 길이가 중요한 변수로 작용하는 데, 이 스페이서의 길이는 트레인 구조에 따라 너무 길지도 짧지도 않는 적당한 길이로 정하는 것이 중요하며, 스페이서의 밑에 있는 LDD영역의 농도가 낮은 때에는 스페이서의 길이가 어느 정도까지는 짧아야 핫 캐리어 효과가 좋아진다고 알려져 있기도 하다.
특히, P모스영역의 게이트 경우에는 스페이서의 길이가 길수록 펀치쓰루(Punch Through)특성이 좋아지게 되어서 적절한 트랜지스터의 조건을 잡기가 좋으며, 텅스텐실리사이드층을 게이트에 적용하는 경우에는 N모스영역과 P모스영역의 스페이서의 길이를 다르게 형성하는 공정을 진행하는 경우에 식각으로 인하여 텅스텐실리사이드층이 비정상적으로 불어오르는 블루우 업(Blow-Up)현상이 발생되는 등의 문제점들을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 게이트에 실리콘질화막과 패드폴리실콘막 및 스페이서산화막을 차례로 증착하여 N모스영역과 P모스영역의 식각되는 정도를 다르게 하여서 N모스영역의 스페이서의 길이와 P모스영역의 스페이서의 길이를 서로 다르게 형성하여 P모스 영역의 펀치쓰루 특성 및 핫 캐리어 효과를 향상시키고, 텅스텐실리사이드층의 블로우 업 현상 및 반도체기판이 손상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 것이 목적이다.
도 1 내지 도 6은 본 발명에 따른 N모스영역과 P모스영역에 있는 게이트의 스페이서의 길이를 각각 다르게 형성하는 제조공정을 순차적으로 보인 도면이다.
-도면의 주요부분에 대한 부호의 설명-
1 : 반도체기판 3 : 필드산화막
4 : 게이트산화막 5 : 폴리실리콘층
6 : 텅스텐실리사이드층 7 : 반사방지막
8 : 소스 9 : 드레인
11 : 실리콘질화막 12 : 패드폴리실리콘막
13 : 스페이서산화막 13a : N모스 스페이서
13b : P모스 스페이서
이러한 목적은 게이트산화막. 폴리실리콘층, 텅스텐실리사이드층 및 반사방지막으로 적층된 게이트를 형성하는 단계와; 상기 게이트 의 양측 반도체기판 상에 N-LDD영역 이온 주입 및 P+LDD영역 이온 주입을 수행하여 NMOS영역과 PMOS영역을 형성하는 단계와; 상기 반도체기판의 상부면에 실리콘질화막, 패드폴리실리콘막 및 스페이서산화막을 순차적으로 적층하는 단계와; 상기 단계 후에 N모스영역에 있는 스페이서산화막을 일정 두께로 식각하는 단계와; 상기 단계 후에 N모스영역 및 P모스영역에 있는 스페이서산화막을 동일한 두께로 식각하여 N모스 스페이서를 P모스 스페이서보다 길이를 짧게 형성시키는 단계와; 상기 단계 후에 패드폴리실리콘막과 실리콘질화막을 식각하여 제거하는 단계로 이루어진 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법을 제공함으로써 달성된다.
그리고, 상기 실리콘질화막, 패드폴리실리콘막 및 스페이서산화막은 화확기상증착법으로 도포하여 형성하도록 하고, 상기 실리콘질화막의 두께는 100 ∼ 200Å이고, 상기 패드폴리실리콘막의 두께는 200Å이며, 상기 스페이서산화막의 두께는 1500 ∼ 3000Å으로 형성하는 것이 바람직하다.
또한, 상기 스페이서산화막의 N모스영역만을 일정두께로 식각하는 것은 습식식각을 이용하도록 하고, 이 스페이서산화막의 N모스영역을 일정 두께로 식각한 후에 스페이서산화막 전체를 식각하는 것은 P모스 영역의 산화막 두께 만큼 건식식각하여 이루어지는 것이 바람직하며, 상기 실리콘질화막은 건식식각으로 제거하도록 한다.
그리고, 게이트산화막. 폴리실리콘층, 텅스텐실리사이드층 및 반사방지막을 적층하여형성된 게이트와; 상기 게이트의 양측 반도체기판 상에 N-LDD영역 이온 주입 및 P+LDD영역 이온 주입을 수행하여 형성된 NMOS영역과 PMOS영역과; 상기 반도체기판의 상부면에 실리콘질화막, 패드폴리실리콘막 및 스페이서산화막을 순차적으로 적층하여 N모스영역의 스페이서 산화막을 일정 두께로 식각하여 형성된 단차부와; 상기 단차부를 형성하고 N모스영역 및 P모스영역에 있는 스페이서산화막을 동일한 두께로 식각하고, 게이트 상부면에 있는 실리콘질화막과 패드실리콘막을 식각하여 형성된 N모스 스페이서 및 P모스 스페이서로 이루어진 모스형 전계효과 트랜지스터를 제공함으로써 달성된다.
이하, 첨부한 도면에 의거하여 본 발명에 따른 모스형 전계효과 트랜지스터 형성방법에 대하여 상세히 설명하도록 한다.
우선, 도 1에 도시된 바와 같이, 반도체기판(1) 상에 소자간에 분리막의 역할을 하는 필드산화막(3)을 형성하도록 하고, 이 필드산화막(3)의 사이에 게이트산화막(4), 폴리실리콘층(5), 텅스텐실리사이드층(6) 및 반사방지막(7)을 적층하여 게이트를 형성하도록 한다.
그리고, 도 2는 상기 단계 후에 게이트산화막(4), 폴리실리콘층(5), 텅스텐실리사이드층(6) 및 반사방지막(7)으로 적층된 게이트와 반도체기판(1)의 상부면에 실리콘질화막(11), 패드폴리실리콘막(12) 및 스페이서산화막(13)을 순차적으로 화확기상증착법(CVD)으로 도포하여 적층하도록 하고, 이 실리콘질화막(11)의 두께는 100 ∼ 200Å이고, 상기 패드폴리실리콘막(12)의 두께는 200Å이며, 상기 스페이서산화막(13)의 두께는 1500 ∼ 3000Å으로 형성되는 것이 바람직하다.
이때, 상기 실리콘질화막(11)을 반도체기판(1) 상에 증착하게 되면, 반도체기판(1)과 접착되는 계면상태가 좋게 되어서 전류가 흐를 때 반도체소자의 핫 캐리어 특성을 개선시키는 효과를 지니고 있다.
그리고, 도 3은 상기 단계 후에 N모스영역에 있는 스페이서산화막(13)을 일정 두께로 습식식각하여 단차부(a)를 형성하는 상태를 보인 도면으로서, 이때 N모스영역의 스페이서산화막(13)을 먼저 식각하는 이유는 N모스영역의 스페이서의 두께를 P모스영역의 스페이서 두께 보다 얇게 형성하기 위함이다.
그리고, 도 4는 상기 단계 후에 N모스영역 및 P모스영역에 있는 스페이서산화막(13)을 동일한 두께로 P모스부분의 스페이서산화막(13)의 두께 만큼 블랭킷 상태(마스킹하지 않은 상태)로 식각하여 N모스 스페이서(13a)를 P모스 스페이서(13b)보다 얇게 형성되어지는 상태를 보이고 있다.
이때, 상기 스페이서산화막(13)을 식각할 때 패드폴리실리콘막(12)은 식각 선택비가 있어서, N모스영역의 게이트의 텅스텐실리사이드층(6)이 식각에 의하여 손상되는 것을 방지하게 되며, 또한, 텅스텐실리사이드층(6)이 식각물질에 의하여 블로루업현상(불어오르는 현상)을 방지하도록 하게 되며, 반도체기판(1)이 식각으로 인해 손상되는 것을 방지하게 된다.
또한, 도 5는 상기 단계 후에 외부로 노출되어 있는 패드폴리실리콘막(12)과 실리콘질화막(11)을 식각하여 제거하는 상태를 보이고 있는 도면으로서, 패드폴리실리콘막(12)을 건식 혹은 습식식각으로 제거하고, 실리콘질화막(11)을 건식식각하여 제거하게 되면, N모스영역의 N모스 스페이서(13a)의 상부면을 상부로 돌출되어 지지 않으나 P모스영역에 있는 P모스 스페이서(13b)는 상측으로 약간 돌출되어진 상태로 있으나 이러한 상태가 소자의 사용에 영향을 미치지는 않는다.
그리고 도 6은 상기 단계 후에 소스(8) 및 드레인(9)에 소오스 N+및 드레인 P+이온을 주입하고 열처리하여 최종적인 소스 및 드레인을 형성하도록 한다.
따라서, 상기한 바와 같이 본 발명에 따른 스페이서 형성방법을 사용하게 되면, 게이트에 실리콘질화막과 패드폴리실콘막 및 스페이서산화막을 차례로 증착하여 N모스영역과 P모스영역의 식각되는 정도를 다르게 하여서 N모스영역의 N모스 스페이서의 길이와 P모스영역의 P모스 스페이서의 길이를 서로 다르게 형성하여 N모스영역의 스페이서 산화막의 길이를 적절하게 형성하여 최적의 핫 캐리어 특성을 유지하고, P모스영역에서는 스페이서산화막의 길이를 길게 가져가서 펀치 스루우 특성(Punch Through Effect; 게이트에 전압이 인가되는 것 없이 소스와 드레인사이에 캐리어가 이동되는 현상)을 없애도록 할 뿐만아니라 텅스텐실리사이드층의 블로우 업 현상 및 반도체기판이 식각어택에 의하여 손상되는 것을 방지하여 소자의 수율을 높이고, 소자의 신뢰성을 향상시키도록 하는 매우 유용하고 효과적인 발명인 것이다.
Claims (10)
- 게이트산화막. 폴리실리콘층, 텅스텐실리사이드층 및 반사방지막으로 적층된 게이트를 형성하는 단계와;상기 게이트 의 양측 반도체기판 상에 N-LDD영역 이온 주입 및 P+LDD영역 이온 주입을 수행하여 NMOS영역과 PMOS영역을 형성하는 단계와;상기 반도체기판의 상부면에 실리콘질화막, 패드폴리실리콘막 및 스페이서산화막을 순차적으로 적층하는 단계와;상기 단계 후에 N모스영역에 있는 스페이서산화막을 일정 두께로 식각하는 단계와;상기 단계 후에 N모스영역 및 P모스영역에 있는 스페이서산화막을 동일한 두께로 식각하여 N모스 스페이서를 P모스 스페이서보다 길이를 짧게 형성시키는 단계와;상기 단계 후에 패드폴리실리콘막과 실리콘질화막을 식각하여 제거하는 단계로 이루어진 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 스페이서산화막의 N모스영역만을 일정두께로 식각하는 것은 습식식각을 이용하는 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 스페이서산화막의 N모스영역을 일정 두께로 식각한 후에 스페이서산화막 전체를 식각하는 것은 블랭킷 건식식각하여 이루어지는 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 실리콘질화막, 패드폴리실리콘막 및 스페이서산화막은 화학기상증착법으로 도포하는 것을 특징으로 하는 모스형 전계효과 트랜지스터형성방법.
- 제 1 항에 있어서, 상기 스페이서산화막의 N모스영역만을 일정두께로 식각하는 것은 습식식각을 이용하는 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 패드폴리실리콘막의 두께는 200Å인 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 실리콘질화막의 두께는 100 ∼ 200Å인 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 실리콘질화막은 건식식각으로 제거하는 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 제 1 항에 있어서, 상기 반사방지막은 실리콘질화막 또는 실리콘산화질화막인 것을 특징으로 하는 모스형 전계효과 트랜지스터 형성방법.
- 게이트산화막. 폴리실리콘층, 텅스텐실리사이드층 및 반사방지막을 적층하여형성된 게이트와;상기 게이트의 양측 반도체기판 상에 N-LDD영역 이온 주입 및 P+LDD영역 이온 주입을 수행하여 형성된 NMOS영역과 PMOS영역과;상기 반도체기판의 상부면에 실리콘질화막, 패드폴리실리콘막 및 스페이서산화막을 순차적으로 적층하여 N모스영역의 스페이서 산화막을 일정 두께로 식각하여 형성된 단차부와;상기 단차부를 형성하고 N모스영역 및 P모스영역에 있는 스페이서산화막을 동일한 두께로 블랭킷 식각하고, 게이트 상부면에 있는 실리콘질화막과 패드실리콘막을 식각하여 형성된 N모스 스페이서 및 P모스 스페이서로 이루어진 것을 특징으로 하는 모스형 전계효과 트랜지스터.
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| KR1019970077306A KR100260393B1 (ko) | 1997-12-29 | 1997-12-29 | 모스형 전계효과 트랜지스터 및 그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100260393B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764412B1 (ko) * | 2005-12-30 | 2007-10-05 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
-
1997
- 1997-12-29 KR KR1019970077306A patent/KR100260393B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR19990057257A (ko) | 1999-07-15 |
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