JP2006165068A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備え、トランジスタ特性や信頼性を向上させた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板1上に、ゲート絶縁膜3および金属層4を形成する。nMOS領域あるいはpMOS領域のいずれか、例えばpMOS領域にバリアメタル層5を形成した後に、全面に導電層6として例えばポリシリコンを成膜する。nMOS領域およびpMOS領域において、ゲート電極形状に加工した後に、熱処理を行う。これにより、nMOS領域では、金属層4と導電層6の合金層7からなる第2ゲート電極G2が形成される。pMOS領域では、バリアメタル層5により金属層4と導電層6との反応が抑制され、積層膜からなる第1ゲート電極G1となる。
【選択図】図4
【解決手段】半導体基板1上に、ゲート絶縁膜3および金属層4を形成する。nMOS領域あるいはpMOS領域のいずれか、例えばpMOS領域にバリアメタル層5を形成した後に、全面に導電層6として例えばポリシリコンを成膜する。nMOS領域およびpMOS領域において、ゲート電極形状に加工した後に、熱処理を行う。これにより、nMOS領域では、金属層4と導電層6の合金層7からなる第2ゲート電極G2が形成される。pMOS領域では、バリアメタル層5により金属層4と導電層6との反応が抑制され、積層膜からなる第1ゲート電極G1となる。
【選択図】図4
Description
本発明は、半導体装置およびその製造方法に関し、特に、nチャネルMOSトランジスタ(以下、nMOSという)とpチャネルMOSトランジスタ(以下、pMOSという)とで異なるゲート電極材料を用いた半導体装置およびその製造方法に関する。
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が0.1μm以下のトランジスタにおいては、ゲート絶縁膜は2nm以下に薄膜する必要がある。通常ゲート電極材料としては、多結晶Si(ポリシリコン)が用いられている。
この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点が挙げられる。また、ポリシリコン内部へイオン注入あるいは拡散等の技術を用いて不純物を導入することが容易なので、不純物の元素や濃度を選択して、nMOS及びpMOS各々に、最適な仕事関数を持つゲート電極を形成して、最適な閾値を得ることが可能である点が挙げられる。
しかしながら、トランジスタの微細化が進むに従って、ゲート電極の空乏化の問題が顕著になっている。このゲート電極の空乏化はポリシリコンが半導体であるがゆえに抑制困難な現象である。
そこで、ポリシリコンに代わって金属膜をゲート絶縁膜の上に直接成膜することによって、ゲート電極の空乏化を抑制できることが広く報告され、メタルゲートの開発が注目されている。
しかし、メタルゲートを1種類の金属で形成した場合は、ゲート電極の仕事関数はnMOS、pMOSともに同じ値となるので、従来のポリシリコンゲートのように、nMOS、pMOSのゲート電極の仕事関数を調整することが困難になり、適正な閾値を得ることが出来ない。
これを克服するためには、デュアルメタルゲート、即ち、nMOSにはn型ポリシリコンと同様の仕事関数を有するメタル材料を採用し、pMOSにはp型ポリシリコンと同様の仕事関数を有するメタル材料を採用するといったように、nMOS、pMOS各々のメタル材料を選択することが提案されている。
このデュアルメタルゲートをデバイス構造に実現する手法として、例えば、第1層目のメタルを成膜した後に、通常のフォトリソグラフィ技術を用いて、pMOS領域のみレジストで覆い、nMOS領域の第1層目のメタル膜を、薬液等を用いて除去する。その後、第2層目のメタルを成膜することによって、nMOS、pMOS各々に適した仕事関数を得ることが可能になるプロセスが提案されている(非特許文献1参照)。
特開2003−258121号公報
S.B.Samavedam et al.,"Dual-Metal Gate CMOS with HfO2 Gate Dielectric" IEDM Tech.Dig.pp433-436,2002
Kouji Matsuo et al.,"New Dual Metal Gate by Using WSix for nMOS and Pt-alloyed WSix for pMOS" SSDM pp732-733, 2003
C.cabral et al., "Dual Workfunction Fully Silicided Metal Gates" Symp. VLSI Tech. Dig. pp184-185, 2004
しかしながら、このようなプロセスを用いた場合、第1層目のメタル膜を除去する時や、レジストを除去する際に、下層のゲート絶縁膜にダメージを与えて特性を劣化させる懸念がある。一方で、ダマシンゲート技術を用いて、ゲート絶縁膜へダメージを与えずにデュアルメタルゲートを形成する技術が開示されている(特許文献1参照)。
本発明では、当該特許文献1に記載のプロセスとは異なるプロセスを用いて、異なる構造のデュアルメタルゲートを有し、半導体特性等に優れ、製造効率の良い半導体装置およびその製造方法を提供する。
本発明の目的は、ゲート絶縁膜の信頼性を低下させることなく、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを効率良く形成することができる半導体装置の製造方法を提供することにある。
本発明の他の目的は、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備え、トランジスタ特性や信頼性を向上させた半導体装置を提供することにある。
上記の目的を達成するため、本発明の半導体装置の製造方法は、第1トランジスタが形成される第1領域および第2トランジスタが形成される第2領域を有する半導体基板に、ゲート絶縁膜を形成する工程と、前記第1領域および前記第2領域のゲート絶縁膜上に金属層を形成する工程と、前記第1領域の前記金属層上にバリアメタル層を形成する工程と、前記第1領域の前記バリアメタル層上および前記第2領域の金属層上に、導電層を形成する工程と、前記第1領域の前記金属層、前記バリアメタル層および前記導電層を加工して第1ゲート電極を形成し、並びに前記第2領域の前記金属層および前記導電層をゲート電極形状に加工する工程と、前記第2領域の前記金属層および前記導電層を反応させて、前記金属層と前記導電層の合金からなる第2ゲート電極を形成する工程とを有する。
上記の本発明の半導体装置の製造方法では、第1領域および第2領域のゲート絶縁膜上に金属層を形成した後に、第1領域のみバリアメタル層を形成している。その後、導電層を形成した後に、第1領域の金属層、バリアメタル層および導電層、並びに第2領域の金属層および導電層をゲート電極形状に加工する。
ゲート電極形状に加工した後に、熱処理を施すことにより、バリアメタル層のない第2領域では、金属層と導電層が反応して、これらの合金からなる第2ゲート電極となる。第1領域では、バリアメタル層が存在するため、金属層と導電層の反応は抑制される。したがって、第1領域ではゲート絶縁膜上に金属層を有する第1ゲート電極が形成される。
以上のように、第1領域のトランジスタでは金属層の仕事関数によりしきい値が調節され、第2領域のトランジスタでは合金層の仕事関数によりしきい値が調節される。
ゲート電極形状に加工した後に、熱処理を施すことにより、バリアメタル層のない第2領域では、金属層と導電層が反応して、これらの合金からなる第2ゲート電極となる。第1領域では、バリアメタル層が存在するため、金属層と導電層の反応は抑制される。したがって、第1領域ではゲート絶縁膜上に金属層を有する第1ゲート電極が形成される。
以上のように、第1領域のトランジスタでは金属層の仕事関数によりしきい値が調節され、第2領域のトランジスタでは合金層の仕事関数によりしきい値が調節される。
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属層、前記金属層上に形成されたバリアメタル層、および前記バリアメタル層上に形成された導電層を含む第1ゲート電極と、を備えた第1トランジスタと、前記第1トランジスタとは異なる領域において、前記半導体基板に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記金属層を構成する材料と、前記導電層を構成する材料との合金を含む第2ゲート電極と、を備えた第2トランジスタとを有する。
上記の本発明の半導体装置では、第1トランジスタの第1ゲート電極は、ゲート絶縁膜上に形成された金属層、バリアメタル層、導電層を含む。第1トランジスタのしきい値は、ゲート絶縁膜の直上の金属層の仕事関数により調節される。
第2トランジスタの第2ゲート電極は、上記の第1ゲート電極の材料と、導電層の材料を利用して形成されており、当該両材料の合金により形成されている。第2領域のトランジスタのしきい値は、合金層の仕事関数により調節される。
第2トランジスタの第2ゲート電極は、上記の第1ゲート電極の材料と、導電層の材料を利用して形成されており、当該両材料の合金により形成されている。第2領域のトランジスタのしきい値は、合金層の仕事関数により調節される。
本発明の半導体装置の製造方法によれば、ゲート絶縁膜の信頼性を低下させることなく、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを効率良く形成することができる。
本発明の半導体装置によれば、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備えることから、トランジスタ特性や信頼性を向上させることができる。
本発明の半導体装置によれば、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備えることから、トランジスタ特性や信頼性を向上させることができる。
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
(第1実施形態)
図1〜図6は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。以下では、nチャネルMOSトランジスタが形成される領域をnMOS領域と称し、pチャネルMOSトランジスタが形成される領域をpMOS領域と称する。
図1〜図6は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。以下では、nチャネルMOSトランジスタが形成される領域をnMOS領域と称し、pチャネルMOSトランジスタが形成される領域をpMOS領域と称する。
まず、図1(a)に示すように、例えばシリコンからなる半導体基板1に、STI(Shallow Trench Isolation)技術等を用いて、素子分離絶縁膜2を形成する。続いて、nMOS領域およびpMOS領域の半導体基板1上に、ゲート絶縁膜3を形成する。ゲート絶縁膜3として、例えば熱酸化により酸化シリコンを形成する。なお、酸化シリコン以外にもいわゆる高誘電体膜(high-k膜)をゲート絶縁膜3として形成してもよい。高誘電体膜としては、例えば酸化ハフニウム膜が挙げられる。酸化ハフニウム膜は、例えばCVD法あるいはスパッタリング法により窒化ハフニウム膜を形成した後に、当該窒化ハフニウム膜を酸化することにより形成できる。
次に、図1(b)に示すように、pMOS領域およびnMOS領域のゲート絶縁膜3上に、金属層4を形成する。金属層4として、例えばpMOSに適した仕事関数をもつタングステン(W)膜をCVD(Chemical Vapor Deposition)法、ALD(Atomic Layer Deposition)法、スパッタリング法などを用いて成膜する。なお、後述するように、合金化(例えばシリサイド化)した層と、純粋な金属材料とで仕事関数差があれば構わないため、例えば、Ni,Co,Hf,Zr,Ti,Cr,V,Ta,Ru等などを用いてもよい。
次に、図2(a)に示すように、フォトリソグラフィ技術を用いて、pMOS領域(第1領域)を露出し、nMOS領域(第2領域)を覆うレジストマスク(マスク層)11を形成する。
次に、図2(b)に示すように、pMOS領域に例えば窒素をイオン注入して、pMOS領域の金属層4の表面を窒化する(図中、窒化領域5aとして示す)。続いて、図3(a)に示すように、レジストマスク11を除去した後に、熱処理を施すことにより、例えば、窒化領域5aが窒化タングステン(WN)からなるバリアメタル層5となる。ここでは、pMOS領域の金属層4の表面を窒化する方法として、イオン注入の例を挙げたが、プラズマ処理を用いて窒化してもよい。このバリアメタル層5は、金属層4と後に成膜する導電層(例えばポリシリコン)との反応を抑制するためのものである。したがって、バリアメタル層5としての機能を有していれば、WNに限定されない。
次に、図3(b)に示すように、pMOS領域のバリアメタル層5上およびnMOS領域の金属層4上に、導電層6を成膜する。導電層6として、例えばポリシリコンを成膜する。なお、アモルファスシリコンであってもよい。また、後述するように金属層4と合金化して仕事関数を制御できる導電材料であればよく、例えば、タンタル(Ta)、ハフニウム(Hf)、ジルコニウム(Zr)、アルミニウム(Al),モリブデン(Mo)、チタン(Ti)などの他の材料を用いてもよい。
次に、図4(a)に示すように、フォトリソグラフィ技術、およびエッチング技術を用いて、pMOS領域の金属層4、バリアメタル層5および導電層6、並びにnMOS領域の金属層4および導電層6をゲート電極形状に加工する。
次に、RTA(Rapid Thermal Annealing)等を用いて熱処理を行う。これにより、図4(b)に示すように、金属層4と導電層6とが接触しているnMOS領域では、金属層4と導電層6とが反応して、合金層7が形成される。金属層4としてタングステンを用い、導電層6としてポリシリコンを用いた場合には、金属層4はシリサイド化されて、タングステンシリサイド(WSi)からなる合金層7が形成される。一方で、pMOS領域では、金属層4と導電層6との間に、バリアメタル層5が介在しているため、金属層4と導電層6との間の反応は抑制される。これにより、pMOS領域には、金属層4と、バリアメタル層5と、導電層6の積層膜からなる第1ゲート電極G1が形成される。また、nMOS領域には、合金層7からなる第2ゲート電極G2が形成される。
ゲート電極形成後には、半導体基板1のpMOS領域およびnMOS領域のそれぞれにソース・ドレイン領域を形成するが、ソース・ドレイン領域の構造に特に限定はない。例えば、図5(a)に示すように、リソグラフィ技術およびイオン注入技術を用いて、pMOS領域にp型エクステンション領域8pを形成し、nMOS領域にn型エクステンション領域8nを形成する。p型エクステンション領域8pの形成では、p型不純物として例えばボロンをイオン注入し、n型エクステンション領域8nの形成では、n型不純物として例えば砒素あるいはリンをイオン注入する。
次に、図5(b)に示すように、例えば半導体基板1の全面に、窒化シリコン膜と酸化シリコン膜を堆積した後、エッチバックを施すことにより、第1ゲート電極G1および第2ゲート電極G2の側壁に、サイドウォール絶縁膜9を形成する。
次に、図6に示すように、リソグラフィ技術およびイオン注入技術を用いて、pMOS領域にp型ソース・ドレイン領域10pを形成し、nMOS領域にn型ソース・ドレイン領域10nを形成する。p型ソース・ドレイン領域10pの形成では、p型不純物として例えばボロンをイオン注入し、n型ソース・ドレイン領域10nの形成では、n型不純物として例えば砒素あるいはリンをイオン注入する。
以上により、pMOS領域では金属層4、バリアメタル層5、導電層6の積層膜からなる第1ゲート電極G1を備えたpMOSトランジスタが形成され、nMOS領域では合金層7からなる第2ゲート電極G2を備えたnMOSトランジスタが製造される。
例えば、n型MOSトランジスタの第2ゲート電極G2には、仕事関数が4.6eV以下、望ましくは4.3eV以下の材料が必要となる。また、pMOSトランジスタの第1ゲート電極G1には、仕事関数が4.6eV以上、望ましくは4.9eV以上の材料が必要となる。しきい値の制御に必要な上記の仕事関数は、ゲート絶縁膜に直接接する金属材料に要求される。
第1層目の金属層4は限定されないが、例えばタングステン(W)を用いた場合、タングステン(110)の仕事関数は5.25eVであり、pMOSに適する。一方タングステンシリサイド(WSi)の場合は、nMOSに適する(非特許文献2参照)。
また、別例でコバルト(Co)を用いた場合、コバルト(Co)の仕事関数は5.0eVであり、pMOSに適する。一方コバルトシリサイド(CoSi)の場合は、リン(P)をドープしたポリシリコンとシリサイド化させた場合は、4.26eVとnMOSに適した仕事関数が得られる(非特許文献3参照)。
このように、pMOSもしくはnMOSどちらか一方において、第1層目の金属層4を上層の導電層6と反応させ、他方を上層の導電層6と反応させないメタルゲートを形成することによって、nMOS、pMOSともに適正な閾値を得ることが可能になる。
上記の半導体装置の製造方法では、ゲート絶縁膜3上に成膜された金属層4を利用して、一方のトランジスタ(本例ではpMOS)には当該金属層4の仕事関数をそのまま利用し、他方のトランジスタ(本例ではnMOS)には金属層4上に堆積した導電層6との合金層7を形成して仕事関数を当該トランジスタに合わせてシフトさせている。
したがって、下層のゲート絶縁膜にダメージや汚染等を与えることなしに、nMOSトランジスタ、pMOSトランジスタのそれぞれに適応した仕事関数をもつメタルゲートを形成することが出来る。また、nMOS、pMOSのゲート電極を同時に形成するプロセスなので、効率の良いプロセスである。
(第2実施形態)
図7〜図10は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。
図7〜図10は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。
まず、第1実施形態と同様にして、半導体基板1に素子分離絶縁膜2を形成し、ゲート絶縁膜3および金属層4を堆積させる。本実施形態では、金属層4を堆積した後に、図7(a)に示すように、バリアメタル層5を成膜する。バリアメタル層5として、例えば、スパッタリング法あるいはCVD法により窒化タングステン膜を成膜する。このバリアメタル層5は、金属層4と後に成膜する導電層(例えばポリシリコン)との反応を抑制するためのものである。したがって、バリアメタル層5としての機能を有していれば、WNに限定されない。例えば、バリアメタル層5として、窒化タングステン以外にも、窒化チタン(TiN)や、窒化タンタル(TaN)、窒化ジルコニウム(ZrN)等の窒化メタルや、シリコンが含まれる、タングステンシリコンナイトライド(WSiN)、チタンシリコンナイトライド(TiSiN)、タンタルシリコンナイトライド(TaSiN)等を成膜してもよい。
次に、図7(b)に示すように、フォトリソグラフィ技術を用いて、nMOS領域を露出し、pMOS領域を覆うレジストマスク(マスク層)12を形成する。
次に、図8(a)に示すように、例えばウェット洗浄を行うことにより、nMOS領域におけるバリアメタル層5を除去する。その後、レジストマスク12を除去する。
次に、図8(b)に示すように、pMOS領域のバリアメタル層5上およびnMOS領域の金属層4上に、導電層6を成膜する。導電層6として、例えばポリシリコンを成膜する。なお、導電層6として、第1実施形態で示した他の材料を用いてもよい。
次に、図9(a)に示すように、フォトリソグラフィ技術、およびエッチング技術を用いて、pMOS領域の金属層4、バリアメタル層5および導電層6、並びにnMOS領域の金属層4および導電層6をゲート電極形状に加工する。
次に、RTA(Rapid Thermal Annealing)等を用いて熱処理を行う。これにより、図9(b)に示すように、金属層4と導電層6とが接触しているnMOS領域では、金属層4と導電層6とが反応して、合金層7が形成される。金属層4としてタングステンを用い、導電層6としてポリシリコンを用いた場合には、金属層4はシリサイド化されて、タングステンシリサイド(WSi)からなる合金層7が形成される。一方で、pMOS領域では、金属層4と導電層6との間に、バリアメタル層5が介在しているため、金属層4と導電層6との間の反応は抑制される。これにより、pMOS領域には、金属層4と、バリアメタル層5と、導電層6の積層膜からなる第1ゲート電極G1が形成される。また、nMOS領域には、合金層7からなる第2ゲート電極G2が形成される。
ゲート電極形成後には、半導体基板1のpMOS領域およびnMOS領域のそれぞれにソース・ドレイン領域を形成するが、ソース・ドレイン領域の構造に特に限定はない。例えば、第1実施形態と同様にして、図10(a)に示すように、pMOS領域にp型エクステンション領域8pを形成し、nMOS領域にn型エクステンション領域8nを形成した後、第1ゲート電極G1および第2ゲート電極G2の側壁に、サイドウォール絶縁膜9を形成する。さらに、pMOS領域にp型ソース・ドレイン領域10pを形成し、nMOS領域にn型ソース・ドレイン領域10nを形成する。
以上により、pMOS領域では金属層4、バリアメタル層5、導電層6の積層膜からなる第1ゲート電極G1を備えたpMOSトランジスタが形成され、nMOS領域では合金層7からなる第2ゲート電極G2を備えたCMOSトランジスタが製造される。
本実施形態に係る半導体装置によっても、第1実施形態と同様の理由で、nMOS、pMOSともに適正な閾値を得ることができる。
上記の半導体装置の製造方法によっても、下層のゲート絶縁膜にダメージや汚染等を与えることなしに、nMOSトランジスタ、pMOSトランジスタのそれぞれに適応した仕事関数をもつメタルゲートを形成することが出来る。また、nMOS、pMOSのゲート電極を同時に形成するプロセスなので、効率の良いプロセスである。
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、planer型構造のゲート電極を示したが、ダマシンゲート構造等でも構わない。また、nMOS側のゲート電極を合金化したが、pMOS側のゲート電極を合金化してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本実施形態では、planer型構造のゲート電極を示したが、ダマシンゲート構造等でも構わない。また、nMOS側のゲート電極を合金化したが、pMOS側のゲート電極を合金化してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1…半導体基板、2…素子分離絶縁膜、3…ゲート絶縁膜、4…金属層、5…バリアメタル層、6…導電層、7…合金層、8p…p型エクステンション領域、8n…n型エクステンション領域、9…サイドウォール絶縁膜、10p…p型ソース・ドレイン領域、10n…n型ソース・ドレイン領域、11…レジストマスク、12…レジストマスク、G1…第1ゲート電極、G2…第2ゲート電極
Claims (5)
- 第1トランジスタが形成される第1領域および第2トランジスタが形成される第2領域を有する半導体基板に、ゲート絶縁膜を形成する工程と、
前記第1領域および前記第2領域のゲート絶縁膜上に金属層を形成する工程と、
前記第1領域の前記金属層上にバリアメタル層を形成する工程と、
前記第1領域の前記バリアメタル層上および前記第2領域の金属層上に、導電層を形成する工程と、
前記第1領域の前記金属層、前記バリアメタル層および前記導電層を加工して第1ゲート電極を形成し、並びに前記第2領域の前記金属層および前記導電層をゲート電極形状に加工する工程と、
前記第2領域の前記金属層および前記導電層を反応させて、前記金属層と前記導電層の合金からなる第2ゲート電極を形成する工程と
を有する半導体装置の製造方法。 - 前記第1領域の前記金属層上にバリアメタル層を形成する工程は、
前記第2領域の前記金属層を覆い、前記第1領域の前記金属層を露出させるマスク層を形成する工程と、
前記マスク層から露出した前記第1領域の前記金属層の表面を改質させて、前記バリアメタル層を形成する工程と、
前記マスク層を除去する工程と
を有する請求項1記載の半導体装置の製造方法。 - 前記第1領域の前記金属層上にバリアメタル層を形成する工程は、
前記第1領域および前記第2領域の前記金属層上に前記バリアメタル層を形成する工程と、
前記第1領域の前記バリアメタル層を覆い、前記第2領域の前記バリアメタル層を露出するマスク層を形成する工程と、
前記バリアメタル層のエッチングを行い、前記第2領域の前記バリアメタル層を除去する工程と、
前記マスク層を除去する工程と
を有する請求項1記載の半導体装置の製造方法。 - 前記導電層は、シリコンを含む
請求項1記載の半導体装置の製造方法。 - 半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層、前記金属層上に形成されたバリアメタル層、および前記バリアメタル層上に形成された導電層を含む第1ゲート電極と、
を備えた第1トランジスタと、
前記第1トランジスタとは異なる領域において、前記半導体基板に形成された前記ゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記金属層を構成する材料と、前記導電層を構成する材料との合金を含む第2ゲート電極と、
を備えた第2トランジスタと
を有する半導体装置。
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2004
- 2004-12-02 JP JP2004350379A patent/JP2006165068A/ja active Pending
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