JP5020598B2 - 半導体装置のデュアルゲート構造物及びその形成方法 - Google Patents
半導体装置のデュアルゲート構造物及びその形成方法 Download PDFInfo
- Publication number
- JP5020598B2 JP5020598B2 JP2006296403A JP2006296403A JP5020598B2 JP 5020598 B2 JP5020598 B2 JP 5020598B2 JP 2006296403 A JP2006296403 A JP 2006296403A JP 2006296403 A JP2006296403 A JP 2006296403A JP 5020598 B2 JP5020598 B2 JP 5020598B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- oxide film
- silicon
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 52
- 230000009977 dual effect Effects 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 title description 12
- 229910052751 metal Inorganic materials 0.000 claims description 107
- 239000002184 metal Substances 0.000 claims description 107
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 86
- 229910052710 silicon Inorganic materials 0.000 claims description 86
- 239000010703 silicon Substances 0.000 claims description 86
- 229910044991 metal oxide Inorganic materials 0.000 claims description 43
- 150000004706 metal oxides Chemical class 0.000 claims description 43
- 238000009792 diffusion process Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- 239000007769 metal material Substances 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 18
- 229910052735 hafnium Inorganic materials 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 15
- -1 hafnium aluminate Chemical class 0.000 claims description 15
- 230000002265 prevention Effects 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 6
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 6
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 5
- ZVWKZXLXHLZXLS-UHFFFAOYSA-N zirconium nitride Chemical compound [Zr]#N ZVWKZXLXHLZXLS-UHFFFAOYSA-N 0.000 claims description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 3
- SLODBEHWNYQCRC-UHFFFAOYSA-N [La+3].[O-2].[Zr+4] Chemical compound [La+3].[O-2].[Zr+4] SLODBEHWNYQCRC-UHFFFAOYSA-N 0.000 claims description 3
- MYHVOZRQLIUCAH-UHFFFAOYSA-N [Ru]=O.[Ca] Chemical compound [Ru]=O.[Ca] MYHVOZRQLIUCAH-UHFFFAOYSA-N 0.000 claims description 3
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 claims description 3
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 claims description 3
- KOPBYBDAPCDYFK-UHFFFAOYSA-N caesium oxide Chemical compound [O-2].[Cs+].[Cs+] KOPBYBDAPCDYFK-UHFFFAOYSA-N 0.000 claims description 3
- 229910001942 caesium oxide Inorganic materials 0.000 claims description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 3
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 claims description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 3
- 229910003437 indium oxide Inorganic materials 0.000 claims description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 3
- LSYIMYXKHWXNBV-UHFFFAOYSA-N lanthanum(3+) oxygen(2-) titanium(4+) Chemical compound [O-2].[La+3].[Ti+4] LSYIMYXKHWXNBV-UHFFFAOYSA-N 0.000 claims description 3
- QNZFKUWECYSYPS-UHFFFAOYSA-N lead zirconium Chemical compound [Zr].[Pb] QNZFKUWECYSYPS-UHFFFAOYSA-N 0.000 claims description 3
- GALOTNBSUVEISR-UHFFFAOYSA-N molybdenum;silicon Chemical compound [Mo]#[Si] GALOTNBSUVEISR-UHFFFAOYSA-N 0.000 claims description 3
- 229910000484 niobium oxide Inorganic materials 0.000 claims description 3
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 3
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 3
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 claims description 3
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 3
- JFWLFXVBLPDVDZ-UHFFFAOYSA-N [Ru]=O.[Sr] Chemical compound [Ru]=O.[Sr] JFWLFXVBLPDVDZ-UHFFFAOYSA-N 0.000 claims description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 30
- 229920005591 polysilicon Polymers 0.000 description 30
- 238000005530 etching Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 3
- 229910021334 nickel silicide Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- QAKZFDCCFWBSGH-UHFFFAOYSA-N [Ru].[Sr] Chemical compound [Ru].[Sr] QAKZFDCCFWBSGH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000005300 metallic glass Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は半導体装置のデュアルゲート構造物及びその形成方法に関する。より詳細には、高誘電膜を含むＣＭＯＳトランジスタの形成に適合した構造を有するデュアルゲート構造物及びその形成方法に関する。
半導体装置で非常に重要とされる単位素子の一つとしてＭＯＳトランジスタがある。前記ＭＯＳトランジスタはゲート酸化膜、ゲート電極及び前記ゲート電極両側の基板に形成されたソース/ドレイン領域で構成される。通常、前記半導体装置内にはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが共に具備されるＣＭＯＳトランジスタが含まれる。
前記ＣＭＯＳトランジスタにおいて、ゲート酸化膜として熱酸化工程によって形成されたシリコン酸化膜が幅広く使用されている。また、ゲート電極は不純物がドーピングされたポリシリコンを主に使用している。
しかし、前記シリコン酸化膜及びポリシリコン膜が積層された形態のゲートを使用する場合、高性能を有しながら高集積化された最近の半導体装置を具現するに限界がある。
具体的には、半導体装置が高集積化されるにつれ前記ゲート酸化膜の厚さを従来に比べてさらに減少しなければならない。ところが、前記シリコン酸化膜を過度に薄く蒸着する場合には漏洩電流の増加のような問題が発生する。従って、ゲート酸化膜として前記シリコン酸化膜よりさらに高い誘電率を有しながら安定された動作特性を有する新規な物質にてゲート酸化膜を形成しなければならない。前記物質としては主に高誘電率を有する金属酸化膜を使用している。
一方、ゲート酸化膜として金属酸化膜を使用する場合にはＰＭＯＳトランジスタのゲート電極にポリシリコンを使用することは望ましくない。それは前記金属酸化膜上にポリシリコンを蒸着する場合前記金属酸化膜とポリシリコンとが容易に反応し、この場合、前記ポリシリコンのフェルミレベルが一定の値で固定され不純物のドーピングなどによっても前記フェルミレベルが変化しない、いわゆるフェルミレベルピニング現象が発生するからである。そのため、前記ＰＭＯＳトランジスタで要求されるしきい電圧を収得することが非常に難しい。
従って、前記ゲート酸化膜として金属酸化膜を使用しながらも前記のような問題が発生しない工程方法が開発されつつある。
例えば、特許文献１によると、Ｐ型不純物がドーピングされた基板上にＮ−ウェルを形成する。以後、ゲート酸化膜を形成しタンタルシリコン窒化膜を前記Ｎ−ウェル上のみに選択的に形成した後、基板全面にポリシリコンを形成する。その後、パターニング工程を実施することでポリシリコンパターンからなるＮ型ゲート電極とタンタルシリコン窒化膜パターン及びポリシリコンパターンからなるＰ型ゲート電極を完成させる。
前記工程によると、Ｎ型及びＰ型トランジスタに採用されるゲート電極が互いに異なる物質から形成される。従って、前記Ｎ型及びＰ型トランジスタそれぞれに適合した仕事関数を有するゲート電極を形成することができる。
しかし、前記工程を通じてＮ型及びＰ型トランジスタを形成する場合、Ｐ型トランジスタが形成される領域に選択的にタンタルシリコン窒化膜パターンを形成するための乾式エッチング工程を実施する時に前記Ｎ−ウェルが形成されていない部位のゲートの酸化膜の表面にはエッチングダメージが発生する。それにより、前記ゲート酸化膜の特性が劣化しＭＯＳトランジスタの動作性能が低下する。また、前記Ｎ型及びＰ型トランジスタに適合したゲート電極を形成するための工程が複雑となり半導体装置の製造費用が上昇し不良発生率が増加する。
韓国特許第２００４−４６５７号公報
従って、本発明の第１目的は簡単な工程によって形成することができるデュアルゲート構造物を提供することにある。
本発明の第２目的は、前記したデュアルゲート構造物の形成方法を提供することにある。
前記第１目的を達成するために本発明の一実施例によるデュアルゲート構造物には、第１及び第２領域が区分される基板が具備される。前記第１領域の基板上に形成され、金属酸化膜、第１仕事関数を有する金属物質からなる第１金属パターン、シリコン拡散防止膜パターン及びシリコンを含む導電膜パターンが積層された第１ゲート構造物が具備される。前記第２領域の基板上に形成され、金属酸化膜、前記金属物質及びシリコン元素を含み前記第１仕事関数より低い第２仕事関数を有する第２金属パターン及び前記シリコンを含む導電膜パターンが積層された第２ゲート構造物を含む。
前記第１仕事関数は４．７〜５．２ｅＶであることが望ましい。前記第１仕事関数を有する金属物質の例としては、チタン、タンタル、モリブデン、タングステン、ハフニウム、ジルコニウム、チタン窒化物、タンタル窒化物、モリブデン窒化物、タングステン窒化物、ハフニウム窒化物、ジルコニウム窒化物などを挙げることができる。これらは単独または互いに混合して使用することができる。
前記シリコンを含む導電膜パターンは、不純物がドーピングされたポリシリコンからなることができる。また、前記シリコンを含む導電膜パターンは金属シリサイドからなることができる。前記金属シリサイドはニッケルシリサイドまたはコバルトシリサイドであることができる。
前記シリコンを含む導電膜パターンは不純物がドーピングされたポリシリコンからなることができる。または、前記シリコンを含む導電膜パターンは金属シリサイドからなることができる。前記金属シリサイドはニッケルシリサイドまたはコバルトシリサイドであることができる。
前記第２目的を達成するために、本発明の一実施例によるデュアルゲート構造物の形成方法では、まず、第１及び第２領域が区分される基板を備える。前記第１及び第２領域の基板上に金属酸化膜及び第１仕事関数を有する金属物質からなる第１金属膜を形成する。前記第１領域の第１金属膜上に予備シリコン拡散防止膜パターンを形成する。前記予備シリコン拡散防止膜パターン及び前記第１金属膜上にシリコンを含む導電膜を形成する。前記導電膜に含まれたシリコンを前記第２領域の第１金属膜に拡散させ、前記第２領域の第１金属膜をシリコン元素が含まれ前記第１仕事関数より低い第２仕事関数を有する第２金属膜に転換する。前記シリコンを含む導電膜、予備シリコン拡散防止膜パターン、第１金属膜、第２金属膜をパターニングし、前記第１領域に金属酸化膜、第１金属パターン、シリコン拡散防止膜パターン、及びシリコンを含む導電膜パターンが積層された第１ゲート構造物と、前記第２領域に金属酸化膜、第２金属パターン、及び前記シリコンを含む導電膜パターンが積層された第２ゲート構造物を形成する。
本発明によると、Ｎ型及びＰ型トランジスタそれぞれのゲート電極として同一の金属物質を使用するので、ゲートパターニングを実施する前に、前記ゲート電極で使用するための金属物質の一部分をエッチングする工程を実施しなくてもよい。従って、前記ゲート電極の下に位置する金属酸化物がエッチングによるアタックを受けなくなり高性能及び高信頼性を有する半導体装置を形成することができる。
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図１は本発明の一実施例によるデュアルゲート構造物を示す断面図である。
図１に示すように、第１及び第２領域が区分される基板１００が具備される。前記第１領域はＰＭＯＳトランジスタを形成するための領域であり、前記第２領域はＮＭＯＳトランジスタを形成するための領域である。前記基板１００にはトレンチ素子分離工程によって形成された素子分離膜１０２が具備されることでアクティブ領域と素子分離領域が具備される。
具体的には、前記基板１００はＰ型不純物でドーピングされている。そして、前記第１領域の基板１００表面の下にはＮ型不純物でドーピングされたＮ−ウェルが形成されている。
前記第１領域の基板１００上には金属酸化膜パターン１０６ａ、金属物質からなる第１金属パターン１０８ａ、シリコン拡散防止膜パターン１１０ａ、及びシリコンを含む導電膜パターン１１２ａが積層された第１ゲート構造物１２０が具備される。前記第１ゲート構造物１２０はＰＭＯＳトランジスタに適合した構造を有する。以下、前記第１ゲート構造物に対してより具体的に説明する。
前記第１ゲート構造物に含まれる金属酸化膜パターン１０６ａはシリコン酸化物に比べて高誘電率を有する物質からなる。使用可能な金属酸化膜パターン１０６ａの例としてはタンタル酸化膜パターン、チタン酸化膜パターン、ハフニウム酸化膜パターン、ジルコニウム酸化膜パターン、ハフニウムシリケートパターン、ジルコニウムシリケートパターン、窒化ハフニウムシリケートパターン、窒化ジルコニウムシリケートパターン、アルミニウム酸化膜パターン、窒化アルミニウム酸化膜パターン、ハフニウムアルミン酸塩パターン、イットリウム酸化膜パターン、ニオブ酸化膜パターン、セシウム酸化膜パターン、インジウム酸化膜パターン、イリジウム酸化膜パターン、ランタン酸化膜パターン、ＢＳＴ膜パターン、ＰＺＴ膜パターン、ストロンチウムチタン酸化膜パターン、鉛チタン酸化膜パターン、ストロンチウムルテニウム酸化膜パターン、カルシウムルテニウム酸化膜パターン、鉛ジルコニウム酸化膜パターン、ランタンジルコニウム酸化膜パターン及びランタンチタン酸化膜パターンなどを挙げることができる。これらは単独または互いに混合して使用することができる。本実施例においては、前記金属酸化膜パターン１０６ａは高誘電率を有しながら半導体工程に適合したハフニウム酸化膜パターンからなる。
前記第１金属パターン１０８ａに提供される金属物質はＰＭＯＳトランジスタのしきい電圧を確保することができるように固有の仕事関数が４．７〜５．２ｅＶであることが望ましい。前記第１金属パターン１０８ａとして使用することができる金属物質の例としてチタン、タンタル、モリブデン、タングステン、ハフニウム、ジルコニウム、チタン窒化物、タンタル窒化物、モリブデン窒化物、タングステン窒化物、ハフニウム窒化物、ジルコニウム窒化物などを挙げることができる。これらは単独または互いに混合して使用することができる。本実施例においては、前記第１金属パターン１０８ａは固有の仕事関数が約４．９ｅＶ程度であるチタンからなる。
前記シリコン拡散防止膜パターン１１０ａはシリコン元素が第１金属パターン１０８ａに拡散されることを防止するために提供される。前記シリコン拡散防止膜パターン１１０ａは非晶質性を有する金属物質からなる。前記シリコン拡散防止膜パターン１１０ａとして使用可能な物質の例としては、チタンシリコン窒化物、タンタルシリコン窒化物、タングステンシリコン窒化物、モリブデンシリコン窒化物、ハフニウムシリコン窒化物、ジルコニウムシリコン窒化物などを挙げることができる。これらは単独または互いに混合して使用することができる。
前記シリコンを含む導電膜パターン１１２ａはポリシリコンからなる。または、前記シリコンを含む導電膜パターン１１２ａはコバルトシリサイド、ニッケルシリサイドなどのような金属シリサイドからなることができる。
前記のように、金属酸化膜パターン１０６ａ上にＰＭＯＳトランジスタに使用されるのに適合した固有の仕事関数を有する第１金属パターン１０８ａが積層されることで半導体装置が要求するしきい電圧を確保することができる。また、従来のように金属酸化膜パターン１０６ａ上に直接的にシリコンを含む導電膜パターンが接触しないのでポリシリコンと金属酸化膜との反応によって前記金属酸化膜パターン１０６ａが厚くなるなどの問題が発生しなくなる。
一方、前記第２領域の基板１００上には金属酸化膜パターン１０６ａ、第１金属物質及びシリコン元素を含む第２金属パターン１０９ａ、及びシリコンを含む導電膜パターン１１２ａが積層された第２ゲート構造物１２２が具備される。前記第２ゲート構造物はＮＭＯＳトランジスタに適合した構造を有する。以下、前記第２ゲート構造物に対してより具体的に説明する。
前記第２ゲート構造物１２２に含まれる金属酸化膜パターン１０６ａは前記第１ゲート構造物に含まれた金属酸化膜パターン１０６ａと同一の工程によって同一の物質から形成される。
前記第２金属パターン１０９ａは前記第１金属パターン１０８ａを成す金属物質とシリコン元素を含む。具体的には、前記第２金属パターン１０９ａは前記第１金属パターン１０８ａが積層されている状態で上部に形成されたシリコンを含む導電膜パターンからシリコンが拡散され前記シリコンと前記第１金属パターン１０８ａとの一部分が反応することで生成されるのである。前記第２金属パターン１０９ａはシリコン元素が含まれることにより前記第１金属パターン１０８ａの仕事関数に比べて多少低い仕事関数を有する。従って、前記第２金属パターン１０９ａはＮＭＯＳトランジスタのゲート電極として使用するのに適合している。
前記シリコンを含む導電膜パターン１１２ａは前記第１ゲート構造物１２０で使用されたシリコンを含む導電膜パターン１１２ａと同一の工程によって同一の物質から形成される。
図２乃至図６は図１に示されたデュアルゲート構造物の形成方法を示すための断面図である。以下、説明するデュアルゲート構造物の最上部にはシリコンを含む導電膜としてポリシリコン膜が形成される。
図２に示すように、第１及び第２領域が区分される基板１００を備える。前記第１領域はＰＭＯＳトランジスタを形成するための領域であり、前記第２領域はＮＭＯＳトランジスタを形成するための領域である。前記基板１００の全領域にはＰ型不純物がドーピングされている。
前記基板１００にアクティブ領域を画定するための素子分離膜１０２を形成する。前記素子分離膜１０２はシャロートレンチ素子分離工程を使用して形成することが望ましい。
以後、前記第１領域の基板１００表面の下にＮ型不純物をドーピングすることでＰＭＯＳトランジスタのチャンネル領域に提供するＮ−ウェル１０４を形成する。
前記第１及び第２領域の基板１００上に金属酸化膜１０６を形成する。前記金属酸化膜１０６はシリコン酸化物に比べて高い誘電定数を有する高誘電物質を蒸着させ形成する。使用することができる金属酸化膜１０６の例としては、タンタル酸化膜、チタン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ハフニウムシリケート、ジルコニウムシリケート、窒化ハフニウムシリケート、窒化ジルコニウムシリケート、アルミニウム酸化膜、窒化アルミニウム酸化膜、ハフニウムアルミン酸塩、イットリウム酸化膜、ニオブ酸化膜、セシウム酸化膜、インジウム酸化膜、イリジウム酸化膜、ランタン酸化膜、ＢＳＴ膜、ＰＺＴ膜、ストロンチウムチタン酸化膜、鉛チタン酸化膜、ストロンチウムルテニウム酸化膜、カルシウムルテニウム酸化膜 、鉛ジルコニウム酸化膜、ランタンジルコニウム酸化膜、及びランタンチタン酸化膜などを挙げることができる。これらは単独または互いに混合して使用することができる。本実施例においては、前記金属酸化膜１０６は、高誘電率を有しながらも半導体工程に適合したハフニウム酸化膜に形成される。
図３に示すように、前記金属酸化膜１０６上にＰＭＯＳトランジスタのゲート電極として使用されるのに適合した固有の仕事関数を有する金属物質を蒸着させ第１金属膜１０８を形成する。具体的には、前記金属物質の固有の仕事関数は、４．７〜５．２ｅＶであることが望ましい。前記第１金属膜１０８として使用可能な物質の例としては、チタン、タンタル、モリブデン、タングステン、ハフニウム、ジルコニウム、チタン窒化物、タンタル窒化物、モリブデン窒化物、タングステン窒化物、ハフニウム窒化物、ジルコニウム窒化物などを挙げることができる。これらは単独または互いに混合して使用することができる。本実施例においては前記第１金属膜１０８として固有の仕事関数が約４．９ｅＶ程度に高いチタンを使用する。前記第１金属膜１０８は化学気相蒸着工程、物理気相蒸着工程または原子層積層工程によって形成することができる。
一般的に、前記第１金属膜１０８として使用される金属物質は異方性エッチング工程によって容易にエッチングされなく、配線として主に使用されるアルミニウムや銅に比べて比抵抗も相対的に高い。そのため、前記第１金属膜１０８はゲート電極で機能できるほどの薄い厚さに形成することが望ましい。具体的には、前記第１金属膜は３０〜１０００Åの厚さに形成する。望ましくは、３０〜１００Åの厚さに形成する。
図４に示すように、前記第１金属膜１０８上にシリコン拡散防止膜（図示せず）を形成する。前記シリコン拡散防止膜は以後に形成されるシリコンを含む導電膜からシリコン元素が拡散されることを防止するために提供される。また、前記シリコン拡散防止膜は導電性を有する物質に形成されなければならない。従って、前記シリコン拡散防止膜は非晶質性を有する金属物質から形成することが望ましい。
前記シリコン拡散防止膜として使用することができる金属物質の具体的な例としてはチタンシリコン窒化物、タンタルシリコン窒化物、タングステンシリコン窒化物、モリブデンシリコン窒化物、ハフニウムシリコン窒化物、ジルコニウムシリコン窒化物などを挙げることができる。これらは単独または互いに混合して使用することができる。前記シリコン拡散防止膜は化学気相蒸着工程、物理気相蒸着工程または原子層積層工程によって形成される。
前記シリコン拡散防止膜上にスピンコーティングを通じてフォトレジスト膜（図示せず）を形成する。前記フォトレジスト膜を選択的に露光し現像することで前記第２領域に位置するシリコン拡散防止膜を選択的に露出するフォトレジストパターンを形成する。
前記フォトレジストパターンをエッチングマスクとして使用して前記シリコン拡散防止膜をエッチングする。前記工程によって、前記第１領域の第１金属膜１０８上には予備シリコン拡散防止膜１１０が形成され、前記第２領域の第１金属膜１０８はその表面が外部に露出される。
前記エッチング工程を実施するとき、前記第１金属膜１０８はエッチングされないので、前記第１金属膜１０８の下に位置する金属酸化膜１０６はエッチングダメージを殆ど受けなくなる。従って、従来、ゲート電極に提供されるための金属膜を部分的にエッチングする工程の際頻繁に発生していたゲート酸化膜の損傷問題が発生しない。さらに、前記予備シリコン拡散防止膜１１０をエッチングする条件下では前記第１金属膜１０８が殆どエッチングされないので前記第１金属膜１０８が消耗されることを最小化することができる。
図５に示すように、前記予備シリコン拡散防止膜１１０及び前記第１金属膜１０８上にシリコンを含む導電膜を形成する。以下では、前記シリコンを含む導電膜としてポリシリコン膜１１３を使用することとして限定して説明する。前記ポリシリコン膜１１３は化学気相蒸着工程を通じて形成することができる。
前記ポリシリコン膜１１３は前記第２領域に位置する第１金属膜１０８にシリコンを拡散させるために形成される。
また、前記ポリシリコン膜１１３は前記第１金属膜１０８のパターニング及びコンタクト形成などを容易にする。即ち、前記第１金属膜１０８が３０〜１０００Åの厚さに薄く形成されるので、前記第１金属膜１０８をパターニングすることが難しく、前記第１金属膜１０８と直接接続するコンタクトを形成することが容易ではない。従って、前記第１金属膜１０８上に前記シリコンを含む導電膜を形成することでより安定して後続のパターニング及びコンタクト形成工程を実施することができる。
前記ポリシリコン膜１１３を形成すると、前記ポリシリコン膜１１３のシリコン元素が第２領域に位置する第１金属膜１０８に拡散され前記第１金属膜１０８と反応する。前記のように、第２領域の第１金属膜１０８にシリコン元素が拡散されることによって、前記第２領域の第１金属膜１０８はシリコン元素を含む第２金属膜１０９に転換される。そのとき、前記第１予備領域には予備シリコン拡散防止膜パターン１１０が形成されているので前記シリコン元素が第１金属膜１０８に拡散されない。前記第２金属膜１０９はシリコン元素を含むことにより前記第１金属膜１０８とは異なる仕事関数を有する。具体的には、前記第２金属膜１０９は前記第１金属膜１０８より低い仕事関数を有する。
前記のように、第２金属膜１０９が前記第１金属膜１０８より低い仕事関数を有することで、ＮＭＯＳトランジスタのゲート電極に使用することができる。前記第２金属膜１０９の仕事関数が前記第１金属膜１０８と異なる理由から前記シリコン元素の拡散によって高誘電率を有する誘電膜でフェルミレベル現象が起こるためであると思われる。
図６に示すように、前記ポリシリコン膜１１３上にゲート電極が形成される部位をマスキングするエッチングマスクパターン（図示せず）を形成する。前記エッチングマスクパターンはシリコン窒化物からなるハードマスクであることが望ましい。前記エッチングマスクパターンは前記第１領域及び第２領域それぞれに少なくとも一つ以上が形成されている。
前記エッチングマスクパターンをエッチングマスクとして使用して前記ポリシリコン膜１１３、予備シリコン拡散防止膜１１０、第１金属膜１０８、第２金属膜１０９及び金属酸化膜１０６を順次にパターニングすることで前記第１領域には金属酸化膜パターン１０６ａ、第１金属パターン１０８ａ、シリコン拡散防止膜パターン１１０ａ及びポリシリコン膜パターン１１３ａが積層された第１ゲート構造物１２０を形成し、前記第２領域には金属酸化膜パターン１０６ａ、シリコン元素が含まれた第２金属パターン１０９ａ及び前記ポリシリコン膜パターン１１３ａが積層された第２ゲート構造物１２２を形成する。前記工程によって、第１領域にはＰ型トランジスタ用第１ゲート構造物１２０が完成され、前記第２領域にはＮ型トランジスタ用第２ゲート構造物１２２が完成される。
本発明によると、Ｎ型及びＰ型トランジスタに採用されるそれぞれのゲート電極を同一の金属物質を使用して形成する。また、前記Ｎ型トランジスタ用ゲート電極を形成する際前記Ｐ型トランジスタ用ゲート電極として使用される金属膜をエッチングする工程を実施しなくてもよい。従って、前記金属膜をエッチングする中に下部に形成された金属酸化膜にアタックが加えられることを防止することができる。
図７及び図８は図１に示されたデュアルゲート構造物を形成するための他の方法を説明するための断面図である。以下、説明するゲート構造物は最上部には金属シリサイド膜が形成される。従って、金属シリサイド膜を形成することを除いては前記第２乃至図６を参照して説明したデュアルゲート構造物形成方法と同一である。
図２乃至図４を参照して説明したのと同一の工程を実施することで、図４に示されたように、金属酸化膜１０６、第１金属膜１０８及び予備シリコン拡散防止膜パターン１１０が形成された構造を形成する。
図７に示すように、前記予備シリコン拡散防止膜パターン１１０及び第１金属膜１０８上にポリシリコン膜１１４を形成する。前記ポリシリコン膜１１４は化学気相蒸着工程を通じて形成することができる。
次に、前記ポリシリコン膜１１４上にシリサイド化反応をするための第３金属膜１１６を形成する。使用可能な第３金属膜１１６の例としては、ニッケル、銅などを挙げることができる。
図８に示すように、前記ポリシリコン膜１１４と前記第３金属膜１１６とが反応するように熱処理工程を実施することで、前記予備シリコン拡散防止膜パターン１１０及び第１金属膜１０８上に金属シリサイド膜１１８を形成する。
前記工程を実施することで、シリコンを含む導電膜として金属シリサイド膜１１８を形成することができる。
以後、前記金属シリサイド膜１１８、予備シリコン拡散防止膜パターン１１０、第１金属膜１０８、第２金属膜１０９及び金属酸化膜１０６を順次にパターニングすることで前記第１領域には金属酸化膜パターン１０６ａ、第１金属パターン１０８ａ、シリコン拡散防止膜パターン１１０ａ及び金属シリサイドパターン１１８ａが積層された第１ゲート構造物１２０を形成し、前記第２領域には金属酸化膜パターン１０６ａ、シリコン元素が含まれた第２金属パターン１０９ａ及び金属シリサイドパターンが積層された第２ゲート構造物１２２を形成する。前記のように最上部に金属シリサイドパターンが具備されることでより低い抵抗を有するゲート構造物を形成することができる。
〈ゲート電極上に形成される導電性物質によるフラットバンド電圧評価〉
〈ゲート電極上に形成される導電性物質によるフラットバンド電圧評価〉
チタン窒化物からなるゲート電極上に形成される導電性物質別にフラットバンド電圧を測定した。
具体的には、第１サンプルはＰ型にドーピングされた基板上に２５Åのハフニウム酸化膜、１００Åのチタン窒化膜、１２５０Åのポリシリコン膜及びキャッピング膜として１００Åのチタン窒化膜が積層されたゲート構造物を形成した。
前記第１サンプルと比較するための第２サンプルはＰ型にドーピングされた基板上に２５Åのハフニウム酸化膜、１００Åのチタン窒化膜、１０００Åのタングステン膜及びキャッピング膜として１００Åのチタン窒化膜が積層されたゲート構造物を形成した。
図９は図１及び図２サンプルからＭＯＳキャパシタのＣ−Ｖ特性及びフラットバンド電圧を測定したグラフである。
図９に示すように、前記チタン窒化膜上にタングステンが積層された第２サンプル２０２の場合にはチタン窒化膜の固有の仕事関数に該当するフラットバンド電圧である−０．２２Ｖを示している。
一方、チタン窒化膜上にポリシリコン膜が積層された第１サンプル２００の場合には前記チタン窒化膜にシリコン元素が拡散されることによりＮ型トランジスタに適合した仕事関数に該当するフラットバンド電圧である−０．５７Ｖを示している。
前記実験を通じて、同一のチタン窒化膜をゲート電極として使用しても前記チタン窒化膜上に形成される導電膜を異なるようにすることで、互いに異なる仕事関数を有するそれぞれのゲート電極を形成することができることがわかる。従って、本発明の方法によって同一の金属物質からなりＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれに適合したデュアルゲート構造物を形成することがわかる。
前述したように、本発明によると、Ｎ型及びＰ型トランジスタのそれぞれに形成されるためのデュアルゲート構造物でゲート電極として同一の金属物質を使用する。従って、前記デュアルゲート構造物を形成すること際に、ゲート電極として使用するための金属物質の一部分をエッチングする工程が実施されない。それにより、前記ゲート電極の下に位置する金属酸化物がエッチングによるアタックを受けなくなり高性能及び信頼性を有する半導体装置を形成することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
１００ 基板
１０２ 素子分離膜
１０６ａ 金属酸化膜パターン
１０８ａ 第１金属パターン
１０９ａ 第２金属パターン
１１０ａ シリコン拡散防止膜パターン
１１２ａ シリコンを含む導電膜パターン
１０２ 素子分離膜
１０６ａ 金属酸化膜パターン
１０８ａ 第１金属パターン
１０９ａ 第２金属パターン
１１０ａ シリコン拡散防止膜パターン
１１２ａ シリコンを含む導電膜パターン
Claims (6)
- Ｐ型ゲート構造物を形成するための第１領域及びＮ型ゲート構造物を形成するための第２領域が区分される基板を備える段階と、
前記第１領域及び第２領域の基板上に金属酸化膜及び第１仕事関数を有する金属物質からなる第１金属膜を形成する段階と、
前記第１領域の第１金属膜上に予備シリコン拡散防止膜パターンを形成する段階と、
前記予備シリコン拡散防止膜パターン及び前記第１金属膜上にシリコンを含む導電膜を金属シリサイドから形成する段階と、
前記導電膜に含まれたシリコンを前記第２領域の第１金属膜に拡散させ、前記第２領域の第１金属膜をシリコン元素が含まれ前記第１仕事関数より低い第２仕事関数を有する第２金属膜に転換する段階と、
前記シリコンを含む導電膜、予備シリコン拡散防止膜パターン、第１金属膜、第２金属膜をパターニングし、前記第１領域に金属酸化膜、第１金属パターン、シリコン拡散防止膜パターン及びシリコンを含む導電膜パターンが積層された第１ゲート構造物と、前記第２領域に金属酸化膜、第２金属パターン及び前記シリコンを含む導電膜パターンが積層された第２ゲート構造物とを形成する段階と、
を含むことを特徴とするデュアルゲート構造物形成方法。 - 前記金属酸化膜は、タンタル酸化膜、チタン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ハフニウムシリケート、ジルコニウムシリケート、窒化ハフニウムシリケート、窒化ジルコニウムシリケート、アルミニウム酸化膜、窒化アルミニウム酸化膜、ハフニウムアルミン酸塩、イットリウム酸化膜、ニオブ酸化膜、セシウム酸化膜、インジウム酸化膜、イリジウム酸化膜、ランタン酸化膜、ＢＳＴ膜、ＰＺＴ膜、ストロンチウムチタン酸化膜、鉛チタン酸化膜、ストロンチウムルテニウム酸化膜、カルシウムルテニウム酸化膜、鉛ジルコニウム酸化膜、ランタンジルコニウム酸化膜、及びランタンチタン酸化膜からなる群のうちから選択された少なくとも一つであることを特徴とする請求項１記載のデュアルゲート構造物形成方法。
- 前記第１仕事関数は、４．７〜５．２ｅＶであることを特徴とする請求項１記載のデュアルゲート構造物形成方法。
- 前記第１金属膜は、チタン、タンタル、モリブデン、タングステン、ハフニウム、ジルコニウム、チタン窒化物、タンタル窒化物、モリブデン窒化物、タングステン窒化物、ハフニウム窒化物、ジルコニウム窒化物からなる群れのうちから選択された少なくとも一つの物質を蒸着させ形成することを特徴とする請求項３記載のデュアルゲート構造物形成方法。
- 前記シリコン拡散防止膜パターンは、非結晶性を有する金属物質を使用して形成することを特徴とする請求項１記載のデュアルゲート構造物形成方法。
- 前記シリコン拡散防止膜パターンは、チタンシリコン窒化物、タンタルシリコン窒化物、タングステンシリコン窒化物、モリブデンシリコン窒化物、ハフニウムシリコン窒化物、ジルコニウムシリコン窒化物からなる群のうちから選択された少なくとも一つの物質を蒸着させ形成することを特徴とする請求項５記載のデュアルゲート構造物形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2005-0112306 | 2005-11-23 | ||
| KR1020050112306A KR100647472B1 (ko) | 2005-11-23 | 2005-11-23 | 반도체 장치의 듀얼 게이트 구조물 및 그 형성 방법. |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2007150285A JP2007150285A (ja) | 2007-06-14 |
| JP2007150285A5 JP2007150285A5 (ja) | 2009-12-17 |
| JP5020598B2 true JP5020598B2 (ja) | 2012-09-05 |
Family
ID=37712874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006296403A Active JP5020598B2 (ja) | 2005-11-23 | 2006-10-31 | 半導体装置のデュアルゲート構造物及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5020598B2 (ja) |
| KR (1) | KR100647472B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5139023B2 (ja) * | 2007-10-16 | 2013-02-06 | 株式会社東芝 | 半導体装置の製造方法 |
| KR101122756B1 (ko) * | 2008-06-30 | 2012-03-23 | 주식회사 하이닉스반도체 | 단층 확산방지막을 구비하는 반도체 장치 및 그 제조 방법 |
| JP5147588B2 (ja) | 2008-08-04 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
| US20100052072A1 (en) * | 2008-08-28 | 2010-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual gate structure on a same chip for high-k metal gate technology |
| KR101556641B1 (ko) * | 2008-12-31 | 2015-10-02 | 삼성전자주식회사 | 듀얼 게이트 반도체 장치의 제조방법 |
| JP2012231123A (ja) * | 2011-04-15 | 2012-11-22 | Hitachi Kokusai Electric Inc | 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831949A (ja) * | 1994-07-08 | 1996-02-02 | Ricoh Co Ltd | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 |
| KR20020002175A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체소자의 이중게이트 형성방법 |
| JP2002217313A (ja) * | 2000-11-30 | 2002-08-02 | Texas Instruments Inc | 金属及び対応する金属珪化物から形成した各ゲートを有する相補形トランジスタ |
| KR100379548B1 (ko) | 2000-12-21 | 2003-04-10 | 주식회사 하이닉스반도체 | Ｌｄｄ 구조를 갖는 반도체 장치의 제조방법 |
| US6518106B2 (en) * | 2001-05-26 | 2003-02-11 | Motorola, Inc. | Semiconductor device and a method therefor |
| JP3974507B2 (ja) * | 2001-12-27 | 2007-09-12 | 株式会社東芝 | 半導体装置の製造方法 |
| KR20040108488A (ko) * | 2003-06-17 | 2004-12-24 | 삼성전자주식회사 | 디램 소자의 듀얼 게이트 형성방법 |
| JP2006156807A (ja) * | 2004-11-30 | 2006-06-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006165068A (ja) * | 2004-12-02 | 2006-06-22 | Sony Corp | 半導体装置およびその製造方法 |
-
2005
- 2005-11-23 KR KR1020050112306A patent/KR100647472B1/ko active IP Right Grant
-
2006
- 2006-10-31 JP JP2006296403A patent/JP5020598B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR100647472B1 (ko) | 2006-11-23 |
| JP2007150285A (ja) | 2007-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6897095B1 (en) | Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode | |
| US20050156208A1 (en) | Device having multiple silicide types and a method for its fabrication | |
| US7323381B2 (en) | Semiconductor device and manufacturing method thereof | |
| US8120118B2 (en) | Semiconductor device and manufacturing method of the same | |
| US20070178634A1 (en) | Cmos semiconductor devices having dual work function metal gate stacks | |
| US20060071282A1 (en) | Semiconductor device and manufacturing method thereof | |
| US20060011949A1 (en) | Metal-gate cmos device and fabrication method of making same | |
| US9142670B2 (en) | Methods of forming dual gate structures | |
| JP4220509B2 (ja) | 半導体装置の製造方法 | |
| US7598589B2 (en) | Semiconductor device | |
| JP5020598B2 (ja) | 半導体装置のデュアルゲート構造物及びその形成方法 | |
| US20060091474A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2008518487A (ja) | 高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスの製造方法 | |
| US7763944B2 (en) | Semiconductor device and method of manufacturing such a semiconductor device | |
| US20060094180A1 (en) | Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode | |
| US7518214B2 (en) | Semiconductor device and method of fabricating the same | |
| US7538029B2 (en) | Method of room temperature growth of SiOx on silicide as an etch stop layer for metal contact open of semiconductor devices | |
| US7829403B2 (en) | Method for fabricating semiconductor device | |
| JP2000077618A (ja) | 半導体装置およびその製造方法 | |
| JP2004241733A (ja) | 半導体装置及びその製造方法 | |
| JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
| US20070281429A1 (en) | Method for fabricating semiconductor device | |
| JP2008131023A (ja) | 半導体装置およびその製造方法 | |
| US20070026596A1 (en) | Gate electrode structure and method of forming the same, and semiconductor transistor having the gate electrode structure and method of manufacturing the same | |
| JP2003318176A (ja) | シリコン酸化窒化膜の形成方法ならびに半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091030 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091030 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101008 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120326 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120613 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5020598 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |