JPH0831949A - デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 - Google Patents
デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法Info
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- JPH0831949A JPH0831949A JP6180601A JP18060194A JPH0831949A JP H0831949 A JPH0831949 A JP H0831949A JP 6180601 A JP6180601 A JP 6180601A JP 18060194 A JP18060194 A JP 18060194A JP H0831949 A JPH0831949 A JP H0831949A
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- conductivity type
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- polysilicon
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Abstract
(57)【要約】
【目的】 ポリサイドゲート電極でシリサイド層を通っ
て不純物が相互に拡散するのを防止する。 【構成】 ポリシリコン膜５のＰ型領域にボロンを注入
してＰ型ポリシリコン膜７とする。そのポリシリコン膜
上に不純物拡散防止膜としてシリコン酸化膜８を形成す
る。そのシリコン酸化膜８上にＮ型領域に開口を有する
レジスト６Ｐを形成し、それをマスクとしてシリコン酸
化膜８を等方的にエッチングしてレジスト６Ｐの下のシ
リコン酸化膜８をサイドエッチする。次に、そのレジス
ト６Ｐをマスクとして開口部のポリシリコン膜に砒素を
イオン注入してＮ型ポリシリコン膜９とする。レジスト
６Ｐを除去した後、タングステン膜１０を堆積し、熱処
理を施してシリサイド層１１を形成する。
て不純物が相互に拡散するのを防止する。 【構成】 ポリシリコン膜５のＰ型領域にボロンを注入
してＰ型ポリシリコン膜７とする。そのポリシリコン膜
上に不純物拡散防止膜としてシリコン酸化膜８を形成す
る。そのシリコン酸化膜８上にＮ型領域に開口を有する
レジスト６Ｐを形成し、それをマスクとしてシリコン酸
化膜８を等方的にエッチングしてレジスト６Ｐの下のシ
リコン酸化膜８をサイドエッチする。次に、そのレジス
ト６Ｐをマスクとして開口部のポリシリコン膜に砒素を
イオン注入してＮ型ポリシリコン膜９とする。レジスト
６Ｐを除去した後、タングステン膜１０を堆積し、熱処
理を施してシリサイド層１１を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ半導体装置とそ
の製造方法に関し、特にＰチャネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタという）のゲート電極
としてＰ型ポリシリコンゲート電極を有し、Ｎチャネル
型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
いう）のゲート電極としてＮ型ポリシリコンゲート電極
を有するいわゆるデュアルゲート構造のＣＭＯＳ半導体
装置とその製造方法に関するものである。
の製造方法に関し、特にＰチャネル型ＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタという）のゲート電極
としてＰ型ポリシリコンゲート電極を有し、Ｎチャネル
型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
いう）のゲート電極としてＮ型ポリシリコンゲート電極
を有するいわゆるデュアルゲート構造のＣＭＯＳ半導体
装置とその製造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ半導体装置ではＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタのゲート電極としてとも
にＮ型ポリシリコンゲート電極が使用されることが多
い。その場合、ＮＭＯＳトランジスタは表面チャネル
型、ＰＭＯＳトランジスタは埋込みチャネル型として使
用される。しかし、素子が微細化されるにともなって、
埋込みチャネル型では短チャネル効果を抑えることが難
しくなるため、ＰＭＯＳトランジスタも表面チャネル型
とするために、ＮＭＯＳトランジスタではＮ型ポリシリ
コンゲート電極、ＰＭＯＳトランジスタではＰ型ポリシ
リコンゲート電極とするいわゆるデュアルゲート構造が
使用されている。その際、ゲート電極にはＰ型とＮ型と
の接合が存在し高抵抗となるため、ゲート電極の低抵抗
化を実現するために、ポリシリコンゲート電極上に高融
点金属シリサイド膜を積層してポリサイドゲート電極構
造としている。
ジスタとＮＭＯＳトランジスタのゲート電極としてとも
にＮ型ポリシリコンゲート電極が使用されることが多
い。その場合、ＮＭＯＳトランジスタは表面チャネル
型、ＰＭＯＳトランジスタは埋込みチャネル型として使
用される。しかし、素子が微細化されるにともなって、
埋込みチャネル型では短チャネル効果を抑えることが難
しくなるため、ＰＭＯＳトランジスタも表面チャネル型
とするために、ＮＭＯＳトランジスタではＮ型ポリシリ
コンゲート電極、ＰＭＯＳトランジスタではＰ型ポリシ
リコンゲート電極とするいわゆるデュアルゲート構造が
使用されている。その際、ゲート電極にはＰ型とＮ型と
の接合が存在し高抵抗となるため、ゲート電極の低抵抗
化を実現するために、ポリシリコンゲート電極上に高融
点金属シリサイド膜を積層してポリサイドゲート電極構
造としている。
【０００３】ゲート電極をポリサイドゲート電極とした
場合、シリサイド中での不純物の拡散係数が大きいた
め、ＮＭＯＳトランジスタのゲート電極に含まれるＮ型
不純物の砒素と、ＰＭＯＳトランジスタのゲート電極に
含まれるＰ型不純物のボロンがシリサイド層中を伝わっ
て相互に拡散し、ＮＭＯＳトランジスタのゲート電極に
ボロンが入ったり、また逆にＰＭＯＳトランジスタのゲ
ート電極に砒素が入るという問題が生じる。特に、シリ
サイド中でのボロンの拡散係数が大きいため、ＰＭＯＳ
トランジスタの特性が劣化し、結果としてＣＭＯＳ半導
体装置としての特性が劣化する問題が生じている。
場合、シリサイド中での不純物の拡散係数が大きいた
め、ＮＭＯＳトランジスタのゲート電極に含まれるＮ型
不純物の砒素と、ＰＭＯＳトランジスタのゲート電極に
含まれるＰ型不純物のボロンがシリサイド層中を伝わっ
て相互に拡散し、ＮＭＯＳトランジスタのゲート電極に
ボロンが入ったり、また逆にＰＭＯＳトランジスタのゲ
ート電極に砒素が入るという問題が生じる。特に、シリ
サイド中でのボロンの拡散係数が大きいため、ＰＭＯＳ
トランジスタの特性が劣化し、結果としてＣＭＯＳ半導
体装置としての特性が劣化する問題が生じている。
【０００４】そこで、ポリサイドゲート電極を備えたＣ
ＭＯＳトランジスタで、シリサイド層を通って不純物が
相互に拡散するのを防止する手段がいくつか提案されて
いる。その１つに、ポリシリコンゲート電極と高融点金
属シリサイド層との間に窒化チタンなどの低抵抗拡散防
止膜を介在させることが提案されている（特開平２−１
９２１６１号公報参照）。
ＭＯＳトランジスタで、シリサイド層を通って不純物が
相互に拡散するのを防止する手段がいくつか提案されて
いる。その１つに、ポリシリコンゲート電極と高融点金
属シリサイド層との間に窒化チタンなどの低抵抗拡散防
止膜を介在させることが提案されている（特開平２−１
９２１６１号公報参照）。
【０００５】
【発明が解決しようとする課題】本発明は上記の引用例
とは別の手段によって、シリサイド層を通って不純物が
相互に拡散するのを防止することを目的とするものであ
る。
とは別の手段によって、シリサイド層を通って不純物が
相互に拡散するのを防止することを目的とするものであ
る。
【０００６】
【課題を解決するための手段】本発明はポリシリコンゲ
ート電極上の高融点金属シリサイドとポリシリコン層と
の接触面積を縮小することによって不純物の拡散を抑制
するものである。そのため、本発明のＣＭＯＳ半導体装
置では、Ｐ型ポリシリコンゲート電極とＮ型ポリシリコ
ンゲート電極が連続した同一層のポリシリコン層からな
り、そのポリシリコン層上には一方の導電型領域を被
い、接合部をまたいで他方の導電型領域の一部分上のみ
まで被う高融点金属シリサイド層が形成され、そのポリ
シリコン層上で高誘電金属シリサイド層で被われていな
い領域には不純物拡散防止層が形成されている。
ート電極上の高融点金属シリサイドとポリシリコン層と
の接触面積を縮小することによって不純物の拡散を抑制
するものである。そのため、本発明のＣＭＯＳ半導体装
置では、Ｐ型ポリシリコンゲート電極とＮ型ポリシリコ
ンゲート電極が連続した同一層のポリシリコン層からな
り、そのポリシリコン層上には一方の導電型領域を被
い、接合部をまたいで他方の導電型領域の一部分上のみ
まで被う高融点金属シリサイド層が形成され、そのポリ
シリコン層上で高誘電金属シリサイド層で被われていな
い領域には不純物拡散防止層が形成されている。
【０００７】不純物のうち拡散しやすい不純物はＰ型不
純物のボロンであるので、ボロンが導入されたＰ型ポリ
シリコン電極上での高融点金属シリサイド層との接触面
積を縮小するのが好ましい。不純物拡散防止層としては
シリコン酸化膜又はシリコン窒化膜が好ましい。高融点
金属シリサイド層は、タングステンシリサイド層、モリ
ブデンシリサイド層、チタンシリサイド層又はタンタル
シリサイド層である。
純物のボロンであるので、ボロンが導入されたＰ型ポリ
シリコン電極上での高融点金属シリサイド層との接触面
積を縮小するのが好ましい。不純物拡散防止層としては
シリコン酸化膜又はシリコン窒化膜が好ましい。高融点
金属シリサイド層は、タングステンシリサイド層、モリ
ブデンシリサイド層、チタンシリサイド層又はタンタル
シリサイド層である。
【０００８】本発明の製造方法は上記のデュアルゲート
構造のゲート電極を製造するための方法であり、半導体
基板に素子分離領域を形成し、素子領域にゲート絶縁膜
を形成した後、以下の工程（Ａ）から（Ｆ）を含んでゲ
ート電極用の導電層を形成する。（Ａ）素子分離領域及
びゲート絶縁膜を有する半導体基板上にポリシリコン層
を堆積する工程、（Ｂ）前記ポリシリコン層上に、その
ポリシリコン層を第２導電型にしようとする領域を含
み、第１導電型にしようとする領域を含まない開口を有
するレジストパターンを形成し、そのレジストパターン
をマスクとしてそのポリシリコン層に第２導電型不純物
をイオン注入する工程、（Ｃ）前記レジストを除去した
後、前記ポリシリコン層上に不純物拡散防止膜を形成す
る工程、（Ｄ）前記不純物拡散防止膜上に、前記ポリシ
リコン層を第１導電型にしようとする領域を含み、第２
導電型にしようとする領域を含まない開口を有するレジ
ストパターンを形成し、そのレジストパターンをマスク
として前記不純物拡散防止膜を等方的にエッチングして
そのレジスト下の不純物拡散防止膜をサイドエッチする
工程、（Ｅ）前記レジストパターンをマスクとして前記
ポリシリコン層に第１導電型不純物をイオン注入する工
程、（Ｆ）前記レジストを除去した後、少なくとも前記
不純物拡散防止膜から露出しているポリシリコン上を被
う高融点金属シリサイド層を形成する工程。
構造のゲート電極を製造するための方法であり、半導体
基板に素子分離領域を形成し、素子領域にゲート絶縁膜
を形成した後、以下の工程（Ａ）から（Ｆ）を含んでゲ
ート電極用の導電層を形成する。（Ａ）素子分離領域及
びゲート絶縁膜を有する半導体基板上にポリシリコン層
を堆積する工程、（Ｂ）前記ポリシリコン層上に、その
ポリシリコン層を第２導電型にしようとする領域を含
み、第１導電型にしようとする領域を含まない開口を有
するレジストパターンを形成し、そのレジストパターン
をマスクとしてそのポリシリコン層に第２導電型不純物
をイオン注入する工程、（Ｃ）前記レジストを除去した
後、前記ポリシリコン層上に不純物拡散防止膜を形成す
る工程、（Ｄ）前記不純物拡散防止膜上に、前記ポリシ
リコン層を第１導電型にしようとする領域を含み、第２
導電型にしようとする領域を含まない開口を有するレジ
ストパターンを形成し、そのレジストパターンをマスク
として前記不純物拡散防止膜を等方的にエッチングして
そのレジスト下の不純物拡散防止膜をサイドエッチする
工程、（Ｅ）前記レジストパターンをマスクとして前記
ポリシリコン層に第１導電型不純物をイオン注入する工
程、（Ｆ）前記レジストを除去した後、少なくとも前記
不純物拡散防止膜から露出しているポリシリコン上を被
う高融点金属シリサイド層を形成する工程。
【０００９】工程（Ｆ）の一例は、ポリシリコン層上及
び不純物拡散防止膜上に高融点金属膜を堆積した後、熱
処理を施してポリシリコン層と高融点金属膜との界面に
シリサイド層を形成するものである。その場合、その
後、未反応の高融点金属膜にエッチングを施して高融点
金属膜の膜厚を薄くするとともに、表面の段差を低減す
るエッチバック工程をさらに備えていることが好まし
い。工程（Ｆ）の他の例は、ポリシリコン層上及び不純
物拡散防止膜上に高融点金属シリサイド膜を堆積するも
のである。
び不純物拡散防止膜上に高融点金属膜を堆積した後、熱
処理を施してポリシリコン層と高融点金属膜との界面に
シリサイド層を形成するものである。その場合、その
後、未反応の高融点金属膜にエッチングを施して高融点
金属膜の膜厚を薄くするとともに、表面の段差を低減す
るエッチバック工程をさらに備えていることが好まし
い。工程（Ｆ）の他の例は、ポリシリコン層上及び不純
物拡散防止膜上に高融点金属シリサイド膜を堆積するも
のである。
【００１０】
【作用】ポリシリコンゲート電極上では一方の導電型の
ポリシリコンゲート電極の全領域上には高融点金属シリ
サイド層が形成されているが、他方の導電型のポリシリ
コンゲート電極上にはその一部分のみにしか高融点金属
シリサイド層が形成されていないので、その他方のポリ
シリコン層の不純物は一方の導電型のポリシリコン層と
の接合に近い領域のもののみしかシリサイド層に拡散し
ていかず、また一方の導電型のポリシリコン層からの不
純物でシリサイド層を拡散してきたものもその他方の導
電型のポリシリコン層の接合に近い領域にしか拡散して
いくことができない。したがって、相互に拡散する不純
物の量そのものが少なくなり、ポリシリコンゲート電極
での不純物濃度の変化が抑えられる。
ポリシリコンゲート電極の全領域上には高融点金属シリ
サイド層が形成されているが、他方の導電型のポリシリ
コンゲート電極上にはその一部分のみにしか高融点金属
シリサイド層が形成されていないので、その他方のポリ
シリコン層の不純物は一方の導電型のポリシリコン層と
の接合に近い領域のもののみしかシリサイド層に拡散し
ていかず、また一方の導電型のポリシリコン層からの不
純物でシリサイド層を拡散してきたものもその他方の導
電型のポリシリコン層の接合に近い領域にしか拡散して
いくことができない。したがって、相互に拡散する不純
物の量そのものが少なくなり、ポリシリコンゲート電極
での不純物濃度の変化が抑えられる。
【００１１】
【実施例】図１と図２は一実施例を製造方法とともに示
す工程断面図である。 （Ａ）シリコン基板１にＰウエル２とＮウエル３を形成
した後、素子分離領域として例えば選択酸化法によるフ
ィールド酸化膜４を形成する。素子領域にはゲート酸化
膜２０を形成する。次に、シリコン基板全面にポリシリ
コン層５を約２０００Åの厚さに堆積させる。
す工程断面図である。 （Ａ）シリコン基板１にＰウエル２とＮウエル３を形成
した後、素子分離領域として例えば選択酸化法によるフ
ィールド酸化膜４を形成する。素子領域にはゲート酸化
膜２０を形成する。次に、シリコン基板全面にポリシリ
コン層５を約２０００Åの厚さに堆積させる。
【００１２】（Ｂ）次に、リソグラフィーによりＮＭＯ
Ｓトランジスタ形成領域をレジスト６Ｎで被い、そのレ
ジスト６ＮをマスクとしてＰＭＯＳトランジスタ形成領
域のポリシリコン膜にボロンを注入する。このイオン注
入における加速電圧は１０ＫｅＶ、注入量は１×１０15
〜１×１０16／ｃｍ2である。これにより、ＰＭＯＳト
ランジスタ形成領域のポリシリコン膜がＰ型ポリシリコ
ン膜７となる。
Ｓトランジスタ形成領域をレジスト６Ｎで被い、そのレ
ジスト６ＮをマスクとしてＰＭＯＳトランジスタ形成領
域のポリシリコン膜にボロンを注入する。このイオン注
入における加速電圧は１０ＫｅＶ、注入量は１×１０15
〜１×１０16／ｃｍ2である。これにより、ＰＭＯＳト
ランジスタ形成領域のポリシリコン膜がＰ型ポリシリコ
ン膜７となる。
【００１３】（Ｃ）レジスト６Ｎを除去した後、不純物
拡散防止膜としてシリコン酸化膜８をポリシリコン膜上
に３００〜１５００Åの厚さにＣＶＤ法などにより堆積
させる。不純物拡散防止膜８としてはシリコン酸化膜の
他、シリコン窒化膜でもよい。
拡散防止膜としてシリコン酸化膜８をポリシリコン膜上
に３００〜１５００Åの厚さにＣＶＤ法などにより堆積
させる。不純物拡散防止膜８としてはシリコン酸化膜の
他、シリコン窒化膜でもよい。
【００１４】（Ｄ）次に、リソグラフィーにより、
（Ｂ）でレジスト６Ｎにより形成された開口よりも広い
領域を被うレジスト６Ｐを形成する。このレジスト６Ｐ
はＰＭＯＳトランジスタ形成領域を被い、さらにＮＭＯ
Ｓトランジスタ形成領域の一部まで被うパターンであ
る。そのレジストパターンをマスクとしてシリコン酸化
膜８を等方的ドライエッチング又はウエットエッチング
により等方的にエッチングしてレジスト６Ｐの下のシリ
コン酸化膜８をサイドエッチする。次に、そのレジスト
６Ｐをマスクとして開口部のポリシリコン膜に砒素をイ
オン注入する。このイオン注入における加速電圧は３０
ＫｅＶ、注入量は１×１０15〜１×１０16／ｃｍ2であ
る。これにより、開口部のポリシリコン膜がＮ型ポリシ
リコン膜９となる。
（Ｂ）でレジスト６Ｎにより形成された開口よりも広い
領域を被うレジスト６Ｐを形成する。このレジスト６Ｐ
はＰＭＯＳトランジスタ形成領域を被い、さらにＮＭＯ
Ｓトランジスタ形成領域の一部まで被うパターンであ
る。そのレジストパターンをマスクとしてシリコン酸化
膜８を等方的ドライエッチング又はウエットエッチング
により等方的にエッチングしてレジスト６Ｐの下のシリ
コン酸化膜８をサイドエッチする。次に、そのレジスト
６Ｐをマスクとして開口部のポリシリコン膜に砒素をイ
オン注入する。このイオン注入における加速電圧は３０
ＫｅＶ、注入量は１×１０15〜１×１０16／ｃｍ2であ
る。これにより、開口部のポリシリコン膜がＮ型ポリシ
リコン膜９となる。
【００１５】（Ｅ）レジスト６Ｐを除去した後、高融点
金属としてタングステン膜１０をＣＶＤ法又はスパッタ
リング法により２０００〜３０００Åの厚さに堆積す
る。その後、タングステン膜１０とポリシリコン膜との
界面でシリサイド化反応をさせるために、約８００℃の
窒素雰囲気中で２０分間の炉中熱処理を施す。この熱処
理によりタングステン膜１０とポリシリコン膜との界面
でタングステンがシリサイド化されてシリサイド層１１
が形成される。また、（Ｄ）ではポリシリコン膜に不純
物が注入されていない領域５が存在するが、この熱処理
によりボロンが拡散して、領域５もＰ型ポリシリコン膜
７となり、Ｐ型ポリシリコン膜７もＮ型ポリシリコン膜
９とともにシリサイド層１１と導通することになる。な
お、この熱処理はＲＴＡ（Rapid Thermal Annealing；
高速熱処理）により行なってもよい。
金属としてタングステン膜１０をＣＶＤ法又はスパッタ
リング法により２０００〜３０００Åの厚さに堆積す
る。その後、タングステン膜１０とポリシリコン膜との
界面でシリサイド化反応をさせるために、約８００℃の
窒素雰囲気中で２０分間の炉中熱処理を施す。この熱処
理によりタングステン膜１０とポリシリコン膜との界面
でタングステンがシリサイド化されてシリサイド層１１
が形成される。また、（Ｄ）ではポリシリコン膜に不純
物が注入されていない領域５が存在するが、この熱処理
によりボロンが拡散して、領域５もＰ型ポリシリコン膜
７となり、Ｐ型ポリシリコン膜７もＮ型ポリシリコン膜
９とともにシリサイド層１１と導通することになる。な
お、この熱処理はＲＴＡ（Rapid Thermal Annealing；
高速熱処理）により行なってもよい。
【００１６】ここではＰ型ポリシリコン膜７とシリサイ
ド層１１とが接する部分の面積が小さく、またこの面積
は（Ｄ）の工程におけるシリコン酸化膜８のサイドエッ
チ量で制御できるので、Ｐ型ポリシリコン膜７中にある
ボロンがシリサイド層１１を経て拡散する量を抑えるこ
とができる。次に、リソグラフィーと反応性エッチング
法によりタングステン膜１０、シリサイド層１１、及び
ポリシリコン膜７，９をパターン化してゲート電極を形
成する。
ド層１１とが接する部分の面積が小さく、またこの面積
は（Ｄ）の工程におけるシリコン酸化膜８のサイドエッ
チ量で制御できるので、Ｐ型ポリシリコン膜７中にある
ボロンがシリサイド層１１を経て拡散する量を抑えるこ
とができる。次に、リソグラフィーと反応性エッチング
法によりタングステン膜１０、シリサイド層１１、及び
ポリシリコン膜７，９をパターン化してゲート電極を形
成する。
【００１７】タングステン膜１０が厚く堆積している場
合には、表面の段差が大きくなっているため、ゲート電
極の絶対的な段差を低減するために、（Ｅ）の工程の後
にエッチバック工程（Ｆ）を設けて、タングステン膜１
０の膜厚の一部をエッチングして膜厚を薄くしてもよ
い。
合には、表面の段差が大きくなっているため、ゲート電
極の絶対的な段差を低減するために、（Ｅ）の工程の後
にエッチバック工程（Ｆ）を設けて、タングステン膜１
０の膜厚の一部をエッチングして膜厚を薄くしてもよ
い。
【００１８】高融点金属シリサイド層１１を形成するに
は、実施例の図のように高融点金属膜を堆積して熱処理
によりシリサイド化する方法の他に、高融点金属膜の堆
積に代えて高融点金属シリサイド膜をＣＶＤ法やスパッ
タリング法で堆積させてもよい。高融点金属膜としては
タングステンの他、モリブデン、チタン又はタンタルを
用いることができる。
は、実施例の図のように高融点金属膜を堆積して熱処理
によりシリサイド化する方法の他に、高融点金属膜の堆
積に代えて高融点金属シリサイド膜をＣＶＤ法やスパッ
タリング法で堆積させてもよい。高融点金属膜としては
タングステンの他、モリブデン、チタン又はタンタルを
用いることができる。
【００１９】
【発明の効果】本発明により製造されるＣＭＯＳ半導体
装置では一方の導電型のポリシリコンゲート電極上はシ
リサイド層で被われているが、他方の導電型のポリシリ
コンゲートはその一部のみがシリサイド層で被われるこ
とになるので、その他方のポリシリコンゲート電極中の
不純物がシリサイド層を経て拡散するのが抑えられる。
そのため、ＣＭＯＳ半導体装置の特性の劣化を抑えるこ
とができる。特に、ポリシリコンゲート電極の一部のみ
がシリサイド層と接する方の導電型がＰ型であるように
すれば、拡散しやすい不純物であるボロンの拡散を抑え
ることができ、より有効にトランジスタ特性の劣化を抑
えることができる。
装置では一方の導電型のポリシリコンゲート電極上はシ
リサイド層で被われているが、他方の導電型のポリシリ
コンゲートはその一部のみがシリサイド層で被われるこ
とになるので、その他方のポリシリコンゲート電極中の
不純物がシリサイド層を経て拡散するのが抑えられる。
そのため、ＣＭＯＳ半導体装置の特性の劣化を抑えるこ
とができる。特に、ポリシリコンゲート電極の一部のみ
がシリサイド層と接する方の導電型がＰ型であるように
すれば、拡散しやすい不純物であるボロンの拡散を抑え
ることができ、より有効にトランジスタ特性の劣化を抑
えることができる。
【図１】一実施例の製造方法の前半部を示す工程断面図
である。
である。
【図２】同実施例の製造方法の後半部を示す工程断面図
である。
である。
１ シリコン基板 ２ ゲート酸化膜 ５ ポリシリコン膜 ６Ｎ，６Ｐ レジスト ７ Ｐ型ポリシリコン膜 ８ 不純物拡散防止膜のシリコン酸化膜 ９ Ｎ型ポリシリコン膜 １０ タングステン膜 １１ シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78
Claims (8)
- 【請求項１】 第１導電型ポリシリコンゲート電極を有
する第１導電型ＭＯＳトランジスタと第２導電型ポリシ
リコンゲート電極を有する第２導電型ＭＯＳトランジス
タとを備え、両ポリシリコンゲート電極が連続した同一
層のポリシリコン層からなり、そのポリシリコン層上に
は第１導電型領域を被い、第１導電型と第２導電型の接
合部をまたいで第２導電型領域の一部分上のみまで被う
高融点金属シリサイド層が形成され、そのポリシリコン
層上で高誘電金属シリサイド層で被われていない領域に
は不純物拡散防止層が形成されているデュアルゲート構
造ＣＭＯＳ半導体装置。 - 【請求項２】 第１導電型がＮ型、第２導電型がＰ型で
ある請求項１に記載のデュアルゲート構造ＣＭＯＳ半導
体装置。 - 【請求項３】 前記不純物拡散防止層がシリコン酸化膜
又はシリコン窒化膜である請求項１に記載のデュアルゲ
ート構造ＣＭＯＳ半導体装置。 - 【請求項４】 高融点金属シリサイド層がタングステン
シリサイド層、モリブデンシリサイド層、チタンシリサ
イド層又はタンタルシリサイド層である請求項１に記載
のデュアルゲート構造ＣＭＯＳ半導体装置。 - 【請求項５】 半導体基板に素子分離領域を形成し、素
子領域にゲート絶縁膜を形成した後、以下の工程（Ａ）
から（Ｆ）を含んでゲート電極用の導電層を形成するこ
とを特徴とするデュアルゲート構造ＣＭＯＳ半導体装置
の製造方法。 （Ａ）素子分離領域及びゲート絶縁膜を有する半導体基
板上にポリシリコン層を堆積する工程、（Ｂ）前記ポリ
シリコン層上に、そのポリシリコン層を第２導電型にし
ようとする領域を含み、第１導電型にしようとする領域
を含まない開口を有するレジストパターンを形成し、そ
のレジストパターンをマスクとしてそのポリシリコン層
に第２導電型不純物をイオン注入する工程、（Ｃ）前記
レジストを除去した後、前記ポリシリコン層上に不純物
拡散防止膜を形成する工程、（Ｄ）前記不純物拡散防止
膜上に、前記ポリシリコン層を第１導電型にしようとす
る領域を含み、第２導電型にしようとする領域を含まな
い開口を有するレジストパターンを形成し、そのレジス
トパターンをマスクとして前記不純物拡散防止膜を等方
的にエッチングしてそのレジスト下の不純物拡散防止膜
をサイドエッチする工程、（Ｅ）前記レジストパターン
をマスクとして前記ポリシリコン層に第１導電型不純物
をイオン注入する工程、（Ｆ）前記レジストを除去した
後、少なくとも前記不純物拡散防止膜から露出している
ポリシリコン上を被う高融点金属シリサイド層を形成す
る工程。 - 【請求項６】 前記工程（Ｆ）は前記ポリシリコン層上
及び前記不純物拡散防止膜上に高融点金属膜を堆積した
後、熱処理を施して前記ポリシリコン層と前記高融点金
属膜との界面にシリサイド層を形成するものである請求
項５に記載の製造方法。 - 【請求項７】 その後、未反応の高融点金属膜にエッチ
ングを施して高融点金属膜の膜厚を薄くするとともに、
表面の段差を低減するエッチバック工程をさらに備えて
いる請求項６に記載の製造方法。 - 【請求項８】 前記工程（Ｆ）は前記ポリシリコン層上
及び前記不純物拡散防止膜上に高融点金属シリサイド膜
を堆積するものである請求項５に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180601A JPH0831949A (ja) | 1994-07-08 | 1994-07-08 | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180601A JPH0831949A (ja) | 1994-07-08 | 1994-07-08 | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831949A true JPH0831949A (ja) | 1996-02-02 |
Family
ID=16086113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6180601A Pending JPH0831949A (ja) | 1994-07-08 | 1994-07-08 | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831949A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US6342441B1 (en) * | 1999-04-02 | 2002-01-29 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device |
| WO2002023612A3 (en) * | 2000-09-13 | 2003-07-24 | Advanced Micro Devices Inc | Process for removing an oxide during the fabrication of a resistor |
| JP2007150285A (ja) * | 2005-11-23 | 2007-06-14 | Samsung Electronics Co Ltd | 半導体装置のデュアルゲート構造物及びその形成方法 |
-
1994
- 1994-07-08 JP JP6180601A patent/JPH0831949A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| US6342441B1 (en) * | 1999-04-02 | 2002-01-29 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device |
| WO2002023612A3 (en) * | 2000-09-13 | 2003-07-24 | Advanced Micro Devices Inc | Process for removing an oxide during the fabrication of a resistor |
| JP2007150285A (ja) * | 2005-11-23 | 2007-06-14 | Samsung Electronics Co Ltd | 半導体装置のデュアルゲート構造物及びその形成方法 |
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