JP3161413B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3161413B2 JP3161413B2 JP14817298A JP14817298A JP3161413B2 JP 3161413 B2 JP3161413 B2 JP 3161413B2 JP 14817298 A JP14817298 A JP 14817298A JP 14817298 A JP14817298 A JP 14817298A JP 3161413 B2 JP3161413 B2 JP 3161413B2
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- diffusion layer
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Description
【０００１】
【発明の属する技術分野】本発明は拡散層がシリサイド
化された半導体装置の製造方法に関し、特に、小さな占
有面積で高抵抗の抵抗素子を有する半導体装置の製造方
法に関する。
化された半導体装置の製造方法に関し、特に、小さな占
有面積で高抵抗の抵抗素子を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体装置において、高性能化及び高密
度化するためには、拡散層をシリサイド化することが重
要な要素の一つとなっている。図１３乃至図１８は従来
の拡散層をシリサイド化した半導体装置の製造方法を工
程順に示す断面図である。先ず、図１３に示すように、
半導体基板４４にＮＭＯＳトランジスタ形成領域４１、
ＰＭＯＳトランジスタ形成領域４２及び拡散層抵抗形成
領域４３を分離する素子分離膜４５を形成する。
度化するためには、拡散層をシリサイド化することが重
要な要素の一つとなっている。図１３乃至図１８は従来
の拡散層をシリサイド化した半導体装置の製造方法を工
程順に示す断面図である。先ず、図１３に示すように、
半導体基板４４にＮＭＯＳトランジスタ形成領域４１、
ＰＭＯＳトランジスタ形成領域４２及び拡散層抵抗形成
領域４３を分離する素子分離膜４５を形成する。
【０００３】次いで、ＰＭＯＳトランジスタ形成領域４
２にＮウェル４６を形成する。ＮＭＯＳトランジスタ形
成領域４１及び拡散層抵抗形成領域４３には、Ｐウェル
４７を形成する。次に、ＮＭＯＳトランジスタ形成領域
４１及びＰＭＯＳトランジスタ形成領域４２にゲート絶
縁膜４８及びゲート電極４９を形成する。その後、ＮＭ
ＯＳトランジスタ形成領域４１及び拡散層抵抗形成領域
４３にＮ-低濃度拡散層４１０を形成する。ＰＭＯＳト
ランジスタ形成領域４２には、Ｐ-低濃度拡散層４１１
を形成する。その後、成膜した膜をエッチバックするこ
とによりゲート電極４９の側面にサイドウォール４１２
を形成する。
２にＮウェル４６を形成する。ＮＭＯＳトランジスタ形
成領域４１及び拡散層抵抗形成領域４３には、Ｐウェル
４７を形成する。次に、ＮＭＯＳトランジスタ形成領域
４１及びＰＭＯＳトランジスタ形成領域４２にゲート絶
縁膜４８及びゲート電極４９を形成する。その後、ＮＭ
ＯＳトランジスタ形成領域４１及び拡散層抵抗形成領域
４３にＮ-低濃度拡散層４１０を形成する。ＰＭＯＳト
ランジスタ形成領域４２には、Ｐ-低濃度拡散層４１１
を形成する。その後、成膜した膜をエッチバックするこ
とによりゲート電極４９の側面にサイドウォール４１２
を形成する。
【０００４】その後、図１４に示すように、絶縁膜４１
３を形成する。
３を形成する。
【０００５】その後、図１５に示すように、リソグラフ
ィ技術により、Ｎ+高濃度拡散層（ソース・ドレイン領
域）４１５を形成するためのイオン注入用レジストマス
ク４１４を形成する。このイオン注入用レジストマスク
４１４をマスクとしてイオン注入を行い、Ｎ+高濃度拡
散層４１５を形成する。イオン注入用レジストマスク４
１４は、アッシング及びウェット処理によって除去され
る。
ィ技術により、Ｎ+高濃度拡散層（ソース・ドレイン領
域）４１５を形成するためのイオン注入用レジストマス
ク４１４を形成する。このイオン注入用レジストマスク
４１４をマスクとしてイオン注入を行い、Ｎ+高濃度拡
散層４１５を形成する。イオン注入用レジストマスク４
１４は、アッシング及びウェット処理によって除去され
る。
【０００６】その後、図１６に示すように、リソグラフ
ィ技術によりＰ+高濃度拡散層４１７を形成するための
イオン注入用レジストマスク４１６を形成する。このイ
オン注入用レジストマスク４１６をマスクとしてイオン
注入を行い、Ｐ+高濃度拡散層（ソース・ドレイン領
域）４１７を形成する。イオン注入用レジストマスク４
１６は、アッシング及びウェット処理によって除去され
る。
ィ技術によりＰ+高濃度拡散層４１７を形成するための
イオン注入用レジストマスク４１６を形成する。このイ
オン注入用レジストマスク４１６をマスクとしてイオン
注入を行い、Ｐ+高濃度拡散層（ソース・ドレイン領
域）４１７を形成する。イオン注入用レジストマスク４
１６は、アッシング及びウェット処理によって除去され
る。
【０００７】その後、図１７に示すように、絶縁膜４１
３が半導体基板４４表面を覆っている状態において、注
入した不純物を活性化するための熱処理を行う。
３が半導体基板４４表面を覆っている状態において、注
入した不純物を活性化するための熱処理を行う。
【０００８】その後、図１８に示すように、絶縁膜４１
３をエッチングした後、高融点金属をスパッタリング等
の成膜技術により形成し、その高融点金属をシリサイド
化するための熱処理を行い、続いて未反応の高融点金属
を除去することにより、ゲート電極４９、Ｎ+高濃度拡
散層４１５、Ｐ+高濃度拡散層４１７及びシリサイド４
１８、４１９、４２０を形成する。
３をエッチングした後、高融点金属をスパッタリング等
の成膜技術により形成し、その高融点金属をシリサイド
化するための熱処理を行い、続いて未反応の高融点金属
を除去することにより、ゲート電極４９、Ｎ+高濃度拡
散層４１５、Ｐ+高濃度拡散層４１７及びシリサイド４
１８、４１９、４２０を形成する。
【０００９】以上の方法により半導体装置を製造した場
合、Ｎ+高濃度拡散層上及びＰ+高濃度拡散層上には、シ
リサイド層が形成されているため、例えば層抵抗値が数
Ω／□の低抵抗の拡散層抵抗となり、高抵抗の拡散層抵
抗素子を形成するためには、大面積の拡散層抵抗形成領
域が必要となり、半導体素子の高集積化が困難となる。
合、Ｎ+高濃度拡散層上及びＰ+高濃度拡散層上には、シ
リサイド層が形成されているため、例えば層抵抗値が数
Ω／□の低抵抗の拡散層抵抗となり、高抵抗の拡散層抵
抗素子を形成するためには、大面積の拡散層抵抗形成領
域が必要となり、半導体素子の高集積化が困難となる。
【００１０】小さな占有面積で、高抵抗の拡散層抵抗素
子を形成する半導体装置の製造方法としては、例えば、
イオン注入用マスクをマスクとしてエッチングを行った
後、シリサイド化用マスクを形成し、選択的に高濃度拡
散層にシリサイド膜を形成する半導体装置の製造方法が
開示されている（特開平８−９７３７０号公報）。この
方法は、リソグラフィ工程を追加することなく、小さい
占有面積で高抵抗の拡散層抵抗を形成している。
子を形成する半導体装置の製造方法としては、例えば、
イオン注入用マスクをマスクとしてエッチングを行った
後、シリサイド化用マスクを形成し、選択的に高濃度拡
散層にシリサイド膜を形成する半導体装置の製造方法が
開示されている（特開平８−９７３７０号公報）。この
方法は、リソグラフィ工程を追加することなく、小さい
占有面積で高抵抗の拡散層抵抗を形成している。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
方法により半導体装置を製造する場合には、シリサイド
形成前に拡散層に注入した不純物を活性化するための熱
処理を高温で長時間行う場合、注入した不純物が外方拡
散してしまうという問題及び熱処理炉内の汚染物質が半
導体基板に混入してしまうという問題がある。また、シ
リサイド形成後に不純物を活性化するための熱処理を行
う場合では、シリサイドの耐熱性が低く、シリサイドの
凝集が起こり拡散層抵抗が上昇するという問題が生じる
ため、高温で長時間の熱処理をすることが不可能であ
る。
方法により半導体装置を製造する場合には、シリサイド
形成前に拡散層に注入した不純物を活性化するための熱
処理を高温で長時間行う場合、注入した不純物が外方拡
散してしまうという問題及び熱処理炉内の汚染物質が半
導体基板に混入してしまうという問題がある。また、シ
リサイド形成後に不純物を活性化するための熱処理を行
う場合では、シリサイドの耐熱性が低く、シリサイドの
凝集が起こり拡散層抵抗が上昇するという問題が生じる
ため、高温で長時間の熱処理をすることが不可能であ
る。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、リソグラフィ工程を追加することなく、高
温で長時間の熱処理が可能であると共に、小さい占有面
積で高抵抗の抵抗素子を有する半導体装置の製造方法を
提供することを目的とする。
のであって、リソグラフィ工程を追加することなく、高
温で長時間の熱処理が可能であると共に、小さい占有面
積で高抵抗の抵抗素子を有する半導体装置の製造方法を
提供することを目的とする。
【００１３】
【課題を解決するための手段】本願第１発明に係る半導
体装置の製造方法は、半導体基板上に素子分離絶縁膜を
形成してＮＭＯＳトランジスタ形成予定領域、ＰＭＯＳ
トランジスタ形成予定領域及び拡散層抵抗形成予定領域
を区画する工程と、前記ＮＭＯＳトランジスタ形成予定
領域及びＰＭＯＳトランジスタ形成予定領域にゲート絶
縁膜及びゲート電極を形成する工程と、ＮＭＯＳトラン
ジスタのソース・ドレイン領域及び抵抗部となる部分に
Ｎ型イオンを選択的に注入する工程と、ＰＭＯＳトラン
ジスタのソース・ドレイン領域となる部分にＰ型イオン
を選択的に注入する工程と、前記ゲート電極の側面に側
壁絶縁膜を形成する工程と、全面に下層絶縁膜及び上層
絶縁膜を形成する工程と、前記上層絶縁膜を選択的に除
去し前記下層絶縁膜を介して前記ＮＭＯＳトランジスタ
の高濃度ソース・ドレイン領域及び抵抗の電極部となる
部分にＮ型イオンを選択的に注入する工程と、前記上層
絶縁膜を選択的に除去し前記下層絶縁膜を介して前記Ｐ
ＭＯＳトランジスタの高濃度ソース・ドレイン領域とな
る部分にＰ型イオンを選択的に注入する工程と、前記上
層絶縁膜をマスクとして前記下層絶縁膜を選択的に除去
した後高融点金属膜を被着する工程と、熱処理して前記
高融点金属膜をシリサイド化する工程と、を有すること
を特徴とする。
体装置の製造方法は、半導体基板上に素子分離絶縁膜を
形成してＮＭＯＳトランジスタ形成予定領域、ＰＭＯＳ
トランジスタ形成予定領域及び拡散層抵抗形成予定領域
を区画する工程と、前記ＮＭＯＳトランジスタ形成予定
領域及びＰＭＯＳトランジスタ形成予定領域にゲート絶
縁膜及びゲート電極を形成する工程と、ＮＭＯＳトラン
ジスタのソース・ドレイン領域及び抵抗部となる部分に
Ｎ型イオンを選択的に注入する工程と、ＰＭＯＳトラン
ジスタのソース・ドレイン領域となる部分にＰ型イオン
を選択的に注入する工程と、前記ゲート電極の側面に側
壁絶縁膜を形成する工程と、全面に下層絶縁膜及び上層
絶縁膜を形成する工程と、前記上層絶縁膜を選択的に除
去し前記下層絶縁膜を介して前記ＮＭＯＳトランジスタ
の高濃度ソース・ドレイン領域及び抵抗の電極部となる
部分にＮ型イオンを選択的に注入する工程と、前記上層
絶縁膜を選択的に除去し前記下層絶縁膜を介して前記Ｐ
ＭＯＳトランジスタの高濃度ソース・ドレイン領域とな
る部分にＰ型イオンを選択的に注入する工程と、前記上
層絶縁膜をマスクとして前記下層絶縁膜を選択的に除去
した後高融点金属膜を被着する工程と、熱処理して前記
高融点金属膜をシリサイド化する工程と、を有すること
を特徴とする。
【００１４】本願第２発明に係る半導体装置の製造方法
は、半導体基板上に素子分離絶縁膜を形成してＮＭＯＳ
トランジスタ形成予定領域、ＰＭＯＳトランジスタ形成
予定領域及び拡散層抵抗形成予定領域を区画する工程
と、前記ＮＭＯＳトランジスタ形成予定領域及びＰＭＯ
Ｓトランジスタ形成予定領域にゲート絶縁膜及びゲート
電極を形成する工程と、ＮＭＯＳトランジスタのソース
・ドレイン領域となる部分にＮ型イオンを選択的に注入
する工程と、ＰＭＯＳトランジスタのソース・ドレイン
領域及び抵抗部となる部分にＰ型イオンを選択的に注入
する工程と、前記ゲート電極の側面に側壁絶縁膜を形成
する工程と、全面に下層絶縁膜及び上層絶縁膜を形成す
る工程と、前記上層絶縁膜を選択的に除去し前記下層絶
縁膜を介して前記ＮＭＯＳトランジスタの高濃度ソース
・ドレイン領域となる部分にＮ型イオンを選択的に注入
する工程と、前記上層絶縁膜を選択的に除去し前記下層
絶縁膜を介して前記ＰＭＯＳトランジスタの高濃度ソー
ス・ドレイン領域及び抵抗の電極部となる部分にＰ型イ
オンを選択的に注入する工程と、前記上層絶縁膜をマス
クとして前記下層絶縁膜を選択的に除去した後高融点金
属膜を被着する工程と、熱処理して前記高融点金属膜を
シリサイド化する工程と、を有することを特徴とする。
は、半導体基板上に素子分離絶縁膜を形成してＮＭＯＳ
トランジスタ形成予定領域、ＰＭＯＳトランジスタ形成
予定領域及び拡散層抵抗形成予定領域を区画する工程
と、前記ＮＭＯＳトランジスタ形成予定領域及びＰＭＯ
Ｓトランジスタ形成予定領域にゲート絶縁膜及びゲート
電極を形成する工程と、ＮＭＯＳトランジスタのソース
・ドレイン領域となる部分にＮ型イオンを選択的に注入
する工程と、ＰＭＯＳトランジスタのソース・ドレイン
領域及び抵抗部となる部分にＰ型イオンを選択的に注入
する工程と、前記ゲート電極の側面に側壁絶縁膜を形成
する工程と、全面に下層絶縁膜及び上層絶縁膜を形成す
る工程と、前記上層絶縁膜を選択的に除去し前記下層絶
縁膜を介して前記ＮＭＯＳトランジスタの高濃度ソース
・ドレイン領域となる部分にＮ型イオンを選択的に注入
する工程と、前記上層絶縁膜を選択的に除去し前記下層
絶縁膜を介して前記ＰＭＯＳトランジスタの高濃度ソー
ス・ドレイン領域及び抵抗の電極部となる部分にＰ型イ
オンを選択的に注入する工程と、前記上層絶縁膜をマス
クとして前記下層絶縁膜を選択的に除去した後高融点金
属膜を被着する工程と、熱処理して前記高融点金属膜を
シリサイド化する工程と、を有することを特徴とする。
【００１５】本願第３発明に係る半導体装置の製造方法
は、半導体基板上に素子分離絶縁膜を形成してＮＭＯＳ
トランジスタ形成予定領域、ＰＭＯＳトランジスタ形成
予定領域及び拡散層抵抗形成予定領域を区画する工程
と、前記ＮＭＯＳトランジスタ形成予定領域及びＰＭＯ
Ｓトランジスタ形成予定領域にゲート絶縁膜及びゲート
電極を形成する工程と、ＮＭＯＳトランジスタのソース
・ドレイン領域となる部分にＮ型イオンを選択的に注入
する工程と、ＰＭＯＳトランジスタのソース・ドレイン
領域となる部分にＰ型イオンを選択的に注入する工程
と、前記ゲート電極の側面に側壁絶縁膜を形成する工程
と、全面に下層絶縁膜及び上層絶縁膜を形成する工程
と、前記上層絶縁膜を選択的に除去し前記下層絶縁膜を
介して前記ＮＭＯＳトランジスタの高濃度ソース・ドレ
イン領域となる部分にＮ型イオンを選択的に注入する工
程と、前記上層絶縁膜を選択的に除去し前記下層絶縁膜
を介して前記ＰＭＯＳトランジスタの高濃度ソース・ド
レイン領域となる部分にＰ型イオンを選択的に注入する
工程と、前記下層絶縁膜を介して前記拡散層抵抗形成予
定領域の半導体基板に不純物を導入する工程と、前記上
層絶縁膜をマスクとして前記下層絶縁膜を選択的に除去
した後高融点金属膜を被着する工程と、熱処理して前記
高融点金属膜をシリサイド化する工程と、を有する。
は、半導体基板上に素子分離絶縁膜を形成してＮＭＯＳ
トランジスタ形成予定領域、ＰＭＯＳトランジスタ形成
予定領域及び拡散層抵抗形成予定領域を区画する工程
と、前記ＮＭＯＳトランジスタ形成予定領域及びＰＭＯ
Ｓトランジスタ形成予定領域にゲート絶縁膜及びゲート
電極を形成する工程と、ＮＭＯＳトランジスタのソース
・ドレイン領域となる部分にＮ型イオンを選択的に注入
する工程と、ＰＭＯＳトランジスタのソース・ドレイン
領域となる部分にＰ型イオンを選択的に注入する工程
と、前記ゲート電極の側面に側壁絶縁膜を形成する工程
と、全面に下層絶縁膜及び上層絶縁膜を形成する工程
と、前記上層絶縁膜を選択的に除去し前記下層絶縁膜を
介して前記ＮＭＯＳトランジスタの高濃度ソース・ドレ
イン領域となる部分にＮ型イオンを選択的に注入する工
程と、前記上層絶縁膜を選択的に除去し前記下層絶縁膜
を介して前記ＰＭＯＳトランジスタの高濃度ソース・ド
レイン領域となる部分にＰ型イオンを選択的に注入する
工程と、前記下層絶縁膜を介して前記拡散層抵抗形成予
定領域の半導体基板に不純物を導入する工程と、前記上
層絶縁膜をマスクとして前記下層絶縁膜を選択的に除去
した後高融点金属膜を被着する工程と、熱処理して前記
高融点金属膜をシリサイド化する工程と、を有する。
【００１６】なお、上記各発明において、前記下層絶縁
膜は酸化膜、前記上層絶縁膜は窒化膜により形成するこ
とができる。
膜は酸化膜、前記上層絶縁膜は窒化膜により形成するこ
とができる。
【００１７】本願第４発明に係る半導体装置の製造方法
は、半導体基板表面に拡散層抵抗部となる低濃度拡散層
を形成する工程と、下層絶縁膜及び上層絶縁膜を形成す
る工程と、前記上層絶縁膜を選択的に除去した後前記下
層絶縁膜を介してＮ型イオンを選択的に注入し更に前記
上層絶縁膜を選択的に除去した後前記下層絶縁膜を介し
てＰ型イオンを選択的に注入することにより夫々ＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタの高濃度ソー
ス・ドレイン拡散層を形成する工程と、前記上層絶縁膜
をマスクとして前記下層絶縁膜を選択的に除去した後高
融点金属膜を形成する工程と、熱処理して前記高融点金
属膜をシリサイド化する工程と、を有することを特徴と
する。
は、半導体基板表面に拡散層抵抗部となる低濃度拡散層
を形成する工程と、下層絶縁膜及び上層絶縁膜を形成す
る工程と、前記上層絶縁膜を選択的に除去した後前記下
層絶縁膜を介してＮ型イオンを選択的に注入し更に前記
上層絶縁膜を選択的に除去した後前記下層絶縁膜を介し
てＰ型イオンを選択的に注入することにより夫々ＮＭＯ
Ｓトランジスタ及びＰＭＯＳトランジスタの高濃度ソー
ス・ドレイン拡散層を形成する工程と、前記上層絶縁膜
をマスクとして前記下層絶縁膜を選択的に除去した後高
融点金属膜を形成する工程と、熱処理して前記高融点金
属膜をシリサイド化する工程と、を有することを特徴と
する。
【００１８】なお、前記拡散層抵抗部となる低濃度拡散
層を形成する工程は、前記ＮＭＯＳトランジスタの低濃
度ソース・ドレイン拡散層又はＰＭＯＳトランジスタの
低濃度ソース・ドレイン拡散層の形成と同一の工程とす
ることができる。
層を形成する工程は、前記ＮＭＯＳトランジスタの低濃
度ソース・ドレイン拡散層又はＰＭＯＳトランジスタの
低濃度ソース・ドレイン拡散層の形成と同一の工程とす
ることができる。
【００１９】本願第５発明に係る半導体装置の製造方法
は、下層絶縁膜及び上層絶縁膜を形成する工程と、前記
上層絶縁膜を選択的に除去した後前記下層絶縁膜を介し
てＮ型イオンを選択的に注入し更に前記上層絶縁膜を選
択的に除去した後前記下層絶縁膜を介してＰ型イオンを
選択的に注入することにより夫々ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタの高濃度ソース・ドレイン拡
散層を形成する工程と、前記下層絶縁膜を介して拡散層
抵抗部となる低濃度拡散層を半導体基板表面に形成する
工程と、前記上層絶縁膜をマスクとして前記下層絶縁膜
を選択的に除去した後高融点金属膜を形成する工程と、
熱処理して前記高融点金属膜をシリサイド化する工程
と、を有することを特徴とする。
は、下層絶縁膜及び上層絶縁膜を形成する工程と、前記
上層絶縁膜を選択的に除去した後前記下層絶縁膜を介し
てＮ型イオンを選択的に注入し更に前記上層絶縁膜を選
択的に除去した後前記下層絶縁膜を介してＰ型イオンを
選択的に注入することにより夫々ＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタの高濃度ソース・ドレイン拡
散層を形成する工程と、前記下層絶縁膜を介して拡散層
抵抗部となる低濃度拡散層を半導体基板表面に形成する
工程と、前記上層絶縁膜をマスクとして前記下層絶縁膜
を選択的に除去した後高融点金属膜を形成する工程と、
熱処理して前記高融点金属膜をシリサイド化する工程
と、を有することを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の実施例に係る半導
体について、添付の図面を参照して具体的に説明する。
図１乃至図６は本発明の第１の実施例に係る半導体装置
の製造方法を工程順に示す断面図である。図１に示すよ
うに、半導体基板１４にＮＭＯＳトランジスタ形成領域
１１、ＰＭＯＳトランジスタ形成領域１２及び拡散層抵
抗形成領域１３を分離する素子分離膜１５を、例えば、
ＬＯＣＯＳ酸化法によって４００ｎｍの厚さで形成す
る。この半導体基板１４には、例えば、Ｐ型シリコン基
板を使用する。
体について、添付の図面を参照して具体的に説明する。
図１乃至図６は本発明の第１の実施例に係る半導体装置
の製造方法を工程順に示す断面図である。図１に示すよ
うに、半導体基板１４にＮＭＯＳトランジスタ形成領域
１１、ＰＭＯＳトランジスタ形成領域１２及び拡散層抵
抗形成領域１３を分離する素子分離膜１５を、例えば、
ＬＯＣＯＳ酸化法によって４００ｎｍの厚さで形成す
る。この半導体基板１４には、例えば、Ｐ型シリコン基
板を使用する。
【００２１】次いで、ＰＭＯＳトランジスタ形成領域１
２にＮウェル１６をイオン注入により形成する。このイ
オン注入条件は、例えば、不純物にリンイオン（Ｐ+）
を使用し、エネルギー８００ｋｅＶでドーズ量１×１０
13個／ｃｍ2及びエネルギー３００ｋｅＶでドーズ量５
×１０12個／ｃｍ2である。ＮＭＯＳトランジスタ形成
領域１１及び拡散層抵抗形成領域１３には、Ｐウェル１
７をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にホウ素イオン（Ｂ+）を使用し、
エネルギー３５０ｋｅＶでドーズ量１×１０13個／ｃｍ
2及びエネルギー１００ｋｅＶでドーズ量５×１０12個
／ｃｍ2である。
２にＮウェル１６をイオン注入により形成する。このイ
オン注入条件は、例えば、不純物にリンイオン（Ｐ+）
を使用し、エネルギー８００ｋｅＶでドーズ量１×１０
13個／ｃｍ2及びエネルギー３００ｋｅＶでドーズ量５
×１０12個／ｃｍ2である。ＮＭＯＳトランジスタ形成
領域１１及び拡散層抵抗形成領域１３には、Ｐウェル１
７をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にホウ素イオン（Ｂ+）を使用し、
エネルギー３５０ｋｅＶでドーズ量１×１０13個／ｃｍ
2及びエネルギー１００ｋｅＶでドーズ量５×１０12個
／ｃｍ2である。
【００２２】次に、ＮＭＯＳトランジスタ形成領域１１
及びＰＭＯＳトランジスタ形成領域１２にゲート絶縁膜
１８及びゲート電極１９を形成する。ゲート絶縁膜１８
は、例えば、熱酸化法によって１０ｎｍ程度の厚さで形
成する。ゲート電極１９には、例えば、厚さ２００ｎｍ
のポリシリコンを使用する。
及びＰＭＯＳトランジスタ形成領域１２にゲート絶縁膜
１８及びゲート電極１９を形成する。ゲート絶縁膜１８
は、例えば、熱酸化法によって１０ｎｍ程度の厚さで形
成する。ゲート電極１９には、例えば、厚さ２００ｎｍ
のポリシリコンを使用する。
【００２３】その後、ＮＭＯＳトランジスタ形成領域１
１及び拡散層抵抗形成領域１３にＮ-低濃度拡散層１１
０をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にリンイオン（Ｐ+）を使用し、エ
ネルギー２０ｋｅＶでドーズ量２×１０13個／ｃｍ2で
ある。ＰＭＯＳトランジスタ形成領域１２には、Ｐ-低
濃度拡散層１１１をイオン注入により形成する。このイ
オン注入条件は、例えば、不純物にホウ素イオン
（Ｂ+）を用いたエネルギー３０ｋｅＶでドーズ量３×
１０13個／ｃｍ2である。その後、成膜した膜をエッチ
バックすることによりゲート電極１９側面にサイドウォ
ール１１２を形成する。サイドウォール１１２は、例え
ば、酸化シリコン膜で１０ｎｍ程度の幅を有する。
１及び拡散層抵抗形成領域１３にＮ-低濃度拡散層１１
０をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にリンイオン（Ｐ+）を使用し、エ
ネルギー２０ｋｅＶでドーズ量２×１０13個／ｃｍ2で
ある。ＰＭＯＳトランジスタ形成領域１２には、Ｐ-低
濃度拡散層１１１をイオン注入により形成する。このイ
オン注入条件は、例えば、不純物にホウ素イオン
（Ｂ+）を用いたエネルギー３０ｋｅＶでドーズ量３×
１０13個／ｃｍ2である。その後、成膜した膜をエッチ
バックすることによりゲート電極１９側面にサイドウォ
ール１１２を形成する。サイドウォール１１２は、例え
ば、酸化シリコン膜で１０ｎｍ程度の幅を有する。
【００２４】その後、図２に示すように、下層絶縁膜１
１３及び上層絶縁膜１１４の２層からなる絶縁膜を形成
する。この下層絶縁膜１１３及び上層絶縁膜１１４は、
エッチングに対して互いに選択性が優れた特徴を有し、
例えば、下層絶縁膜１１３は、２０ｎｍ程度の酸化シリ
コン膜、上層絶縁膜１１４は、１０ｎｍ程度の窒化シリ
コン膜により形成する。
１３及び上層絶縁膜１１４の２層からなる絶縁膜を形成
する。この下層絶縁膜１１３及び上層絶縁膜１１４は、
エッチングに対して互いに選択性が優れた特徴を有し、
例えば、下層絶縁膜１１３は、２０ｎｍ程度の酸化シリ
コン膜、上層絶縁膜１１４は、１０ｎｍ程度の窒化シリ
コン膜により形成する。
【００２５】その後、図３に示すように、リソグラフィ
技術により、Ｎ+高濃度拡散層１１６を形成するための
イオン注入用レジストマスク１１５を形成する。このイ
オン注入用レジストマスク１１５をマスクとして上層絶
縁膜１１４をエッチングした後、イオン注入を行い、Ｎ
+高濃度拡散層（ソース・ドレイン領域）１１６を形成
する。このイオン注入条件は、例えば、不純物に砒素イ
オン（Ａｓ+）を使用し、エネルギー７０ｋｅＶでドー
ズ量２×１０15個／ｃｍ2である。イオン注入用レジス
トマスク１１５は、アッシング及びウェット処理によっ
て除去される。
技術により、Ｎ+高濃度拡散層１１６を形成するための
イオン注入用レジストマスク１１５を形成する。このイ
オン注入用レジストマスク１１５をマスクとして上層絶
縁膜１１４をエッチングした後、イオン注入を行い、Ｎ
+高濃度拡散層（ソース・ドレイン領域）１１６を形成
する。このイオン注入条件は、例えば、不純物に砒素イ
オン（Ａｓ+）を使用し、エネルギー７０ｋｅＶでドー
ズ量２×１０15個／ｃｍ2である。イオン注入用レジス
トマスク１１５は、アッシング及びウェット処理によっ
て除去される。
【００２６】その後、図４に示すように、リソグラフィ
技術によりＰ+高濃度拡散層１１８を形成するためのイ
オン注入用レジストマスク１１７を形成する。このイオ
ン注入用レジストマスク１１７をマスクとして上層絶縁
膜１１４をエッチングした後、イオン注入を行い、Ｐ+
高濃度拡散層（ソース・ドレイン領域）１１８を形成す
る。このイオン注入条件は、例えば、不純物に２フッ化
ホウ素イオン（ＢＦ2+）を使用し、エネルギー５０ｋｅ
Ｖでドーズ量５×１０15個／ｃｍ2である。イオン注入
用レジストマスク１１７は、アッシング及びウェット処
理によって除去される。
技術によりＰ+高濃度拡散層１１８を形成するためのイ
オン注入用レジストマスク１１７を形成する。このイオ
ン注入用レジストマスク１１７をマスクとして上層絶縁
膜１１４をエッチングした後、イオン注入を行い、Ｐ+
高濃度拡散層（ソース・ドレイン領域）１１８を形成す
る。このイオン注入条件は、例えば、不純物に２フッ化
ホウ素イオン（ＢＦ2+）を使用し、エネルギー５０ｋｅ
Ｖでドーズ量５×１０15個／ｃｍ2である。イオン注入
用レジストマスク１１７は、アッシング及びウェット処
理によって除去される。
【００２７】その後、図５に示すように、下層絶縁膜１
１３が半導体基板１４表面を覆っている状態において、
注入した不純物を活性化するための熱処理を行う。この
熱処理は、例えば、窒素雰囲気中にて８５０℃で３０分
行うことができる。下層絶縁膜１１３が半導体基板１４
表面を覆っていることにより、注入した不純物の外方拡
散及び熱処理炉から汚染物質が半導体基板１４に混入す
ることを防止し、高温で長時間の熱処理が可能になる。
１３が半導体基板１４表面を覆っている状態において、
注入した不純物を活性化するための熱処理を行う。この
熱処理は、例えば、窒素雰囲気中にて８５０℃で３０分
行うことができる。下層絶縁膜１１３が半導体基板１４
表面を覆っていることにより、注入した不純物の外方拡
散及び熱処理炉から汚染物質が半導体基板１４に混入す
ることを防止し、高温で長時間の熱処理が可能になる。
【００２８】その後、図６に示すように、上層絶縁膜１
１４をマスクとして下層絶縁膜１１３をエッチングした
後、高融点金属をスパッタリング等の成膜技術により形
成し、その高融点金属をシリサイド化するための熱処理
を行い、続いて未反応の高融点金属を除去することによ
り、Ｎ+高濃度拡散層１１６、Ｐ+高濃度拡散層１１８及
びゲート電極１９の上部にシリサイド１１９、１２０、
１２１を形成する。このシリサイド化工程は、例えば、
高融点金属にチタンを使用し、６５０℃で３０秒のアニ
ールの後、未反応の高融点金属をウェット処理により除
去し、８００℃で１０秒のアニールを行うことができ
る。
１４をマスクとして下層絶縁膜１１３をエッチングした
後、高融点金属をスパッタリング等の成膜技術により形
成し、その高融点金属をシリサイド化するための熱処理
を行い、続いて未反応の高融点金属を除去することによ
り、Ｎ+高濃度拡散層１１６、Ｐ+高濃度拡散層１１８及
びゲート電極１９の上部にシリサイド１１９、１２０、
１２１を形成する。このシリサイド化工程は、例えば、
高融点金属にチタンを使用し、６５０℃で３０秒のアニ
ールの後、未反応の高融点金属をウェット処理により除
去し、８００℃で１０秒のアニールを行うことができ
る。
【００２９】このような方法により拡散層がシリサイド
化された半導体装置を製造すると、Ｎ-低濃度拡散層１
１０上にはシリサイド層が形成されないので、極めて小
さな占有面積で高抵抗の抵抗素子を得ることができる。
また、ゲート電極１９上、Ｎ+高濃度拡散層１１６上及
びＰ+高濃度拡散層１１８上には低抵抗のシリサイド層
１２１、１１９、１２０が形成されているため、例えば
層抵抗値が数Ω／□の低抵抗の拡散層抵抗を形成するこ
ともできる。
化された半導体装置を製造すると、Ｎ-低濃度拡散層１
１０上にはシリサイド層が形成されないので、極めて小
さな占有面積で高抵抗の抵抗素子を得ることができる。
また、ゲート電極１９上、Ｎ+高濃度拡散層１１６上及
びＰ+高濃度拡散層１１８上には低抵抗のシリサイド層
１２１、１１９、１２０が形成されているため、例えば
層抵抗値が数Ω／□の低抵抗の拡散層抵抗を形成するこ
ともできる。
【００３０】図７乃至図１２は本発明の第２の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。図７に示すように、半導体基板３４にＮＭＯＳトラ
ンジスタ形成領域３１、ＰＭＯＳトランジスタ形成領域
３２及び拡散層抵抗形成領域３３を分離する素子分離膜
３５を、例えば、ＬＯＣＯＳ酸化法によって４００ｎｍ
の厚さで形成する。上記半導体基板３４には、例えば、
Ｐ型シリコン基板を使用する。
係る半導体装置の製造方法を工程順に示す断面図であ
る。図７に示すように、半導体基板３４にＮＭＯＳトラ
ンジスタ形成領域３１、ＰＭＯＳトランジスタ形成領域
３２及び拡散層抵抗形成領域３３を分離する素子分離膜
３５を、例えば、ＬＯＣＯＳ酸化法によって４００ｎｍ
の厚さで形成する。上記半導体基板３４には、例えば、
Ｐ型シリコン基板を使用する。
【００３１】次いで、ＰＭＯＳトランジスタ形成領域３
２にＮウェル３６をイオン注入により形成する。このイ
オン注入条件は、例えば、不純物にリンイオン（Ｐ+）
を使用し、エネルギー８００ｋｅＶでドーズ量１×１０
13個／ｃｍ2及びエネルギー３００ｋｅＶでドーズ量５
×１０12個／ｃｍ2である。ＮＭＯＳトランジスタ形成
領域３１及び拡散層抵抗形成領域３３には、Ｐウェル３
７をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にホウ素イオン（Ｂ+）を使用し、
エネルギー３５０ｋｅＶでドーズ量１×１０13個／ｃｍ
2及びエネルギー１００ｋｅＶでドーズ量５×１０12個
／ｃｍ2である。
２にＮウェル３６をイオン注入により形成する。このイ
オン注入条件は、例えば、不純物にリンイオン（Ｐ+）
を使用し、エネルギー８００ｋｅＶでドーズ量１×１０
13個／ｃｍ2及びエネルギー３００ｋｅＶでドーズ量５
×１０12個／ｃｍ2である。ＮＭＯＳトランジスタ形成
領域３１及び拡散層抵抗形成領域３３には、Ｐウェル３
７をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にホウ素イオン（Ｂ+）を使用し、
エネルギー３５０ｋｅＶでドーズ量１×１０13個／ｃｍ
2及びエネルギー１００ｋｅＶでドーズ量５×１０12個
／ｃｍ2である。
【００３２】次に、ＮＭＯＳトランジスタ形成領域３１
及びＰＭＯＳトランジスタ形成領域３２にゲート絶縁膜
３８及びゲート電極３９を形成する。ゲート絶縁膜３８
は、例えば、熱酸化法によって１０ｎｍ程度の厚さで形
成する。ゲート電極３９には、例えば、厚さ２００ｎｍ
のポリシリコンを使用する。その後、ＮＭＯＳトランジ
スタ形成領域３１にＮ-低濃度拡散層３１０をイオン注
入により形成する。このイオン注入条件は、例えば、不
純物にリンイオン（Ｐ+）を使用し、エネルギー２０ｋ
ｅＶでドーズ量２×１０13個／ｃｍ2である。ＰＭＯＳ
トランジスタ形成領域３２には、Ｐ-低濃度拡散層３１
１をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にホウ素イオン（Ｂ+）を用いたエ
ネルギー３０ｋｅＶでドーズ量３×１０13個／ｃｍ2で
ある。その後、成膜した膜をエッチバックすることによ
りゲート電極３９側面にサイドウォール３１２を形成す
る。サイドウォール３１２は、例えば、酸化シリコン膜
で１０ｎｍ程度の幅を有する。
及びＰＭＯＳトランジスタ形成領域３２にゲート絶縁膜
３８及びゲート電極３９を形成する。ゲート絶縁膜３８
は、例えば、熱酸化法によって１０ｎｍ程度の厚さで形
成する。ゲート電極３９には、例えば、厚さ２００ｎｍ
のポリシリコンを使用する。その後、ＮＭＯＳトランジ
スタ形成領域３１にＮ-低濃度拡散層３１０をイオン注
入により形成する。このイオン注入条件は、例えば、不
純物にリンイオン（Ｐ+）を使用し、エネルギー２０ｋ
ｅＶでドーズ量２×１０13個／ｃｍ2である。ＰＭＯＳ
トランジスタ形成領域３２には、Ｐ-低濃度拡散層３１
１をイオン注入により形成する。このイオン注入条件
は、例えば、不純物にホウ素イオン（Ｂ+）を用いたエ
ネルギー３０ｋｅＶでドーズ量３×１０13個／ｃｍ2で
ある。その後、成膜した膜をエッチバックすることによ
りゲート電極３９側面にサイドウォール３１２を形成す
る。サイドウォール３１２は、例えば、酸化シリコン膜
で１０ｎｍ程度の幅を有する。
【００３３】その後、図８に示すように、下層絶縁膜３
１３及び上層絶縁膜３１４の２層からなる絶縁膜を形成
する。この下層絶縁膜３１３及び上層絶縁膜３１４は、
エッチングに対して互いに選択性が優れた特徴を有し、
例えば、下層絶縁膜３１３は、２０ｎｍ程度の酸化シリ
コン膜、上層絶縁膜３１４は、１０ｎｍ程度の窒化シリ
コン膜で形成する。
１３及び上層絶縁膜３１４の２層からなる絶縁膜を形成
する。この下層絶縁膜３１３及び上層絶縁膜３１４は、
エッチングに対して互いに選択性が優れた特徴を有し、
例えば、下層絶縁膜３１３は、２０ｎｍ程度の酸化シリ
コン膜、上層絶縁膜３１４は、１０ｎｍ程度の窒化シリ
コン膜で形成する。
【００３４】その後、図９に示すように、リソグラフィ
技術により、Ｎ+高濃度拡散層３１６を形成するための
イオン注入用レジストマスク３１５を形成する。このイ
オン注入用レジストマスク３１５をマスクとして上層絶
縁膜３１４をエッチングした後、イオン注入を行い、Ｎ
+高濃度拡散層３１６を形成する。このイオン注入条件
は、例えば、不純物に砒素イオン（Ａｓ+）を使用し、
エネルギー７０ｋｅＶでドーズ量２×１０15個／ｃｍ2
である。イオン注入用レジストマスク１１５は、アッシ
ング及びウェット処理によって除去される。
技術により、Ｎ+高濃度拡散層３１６を形成するための
イオン注入用レジストマスク３１５を形成する。このイ
オン注入用レジストマスク３１５をマスクとして上層絶
縁膜３１４をエッチングした後、イオン注入を行い、Ｎ
+高濃度拡散層３１６を形成する。このイオン注入条件
は、例えば、不純物に砒素イオン（Ａｓ+）を使用し、
エネルギー７０ｋｅＶでドーズ量２×１０15個／ｃｍ2
である。イオン注入用レジストマスク１１５は、アッシ
ング及びウェット処理によって除去される。
【００３５】その後、図１０に示すように、リソグラフ
ィ技術によりＰ+高濃度拡散層３１８を形成するための
イオン注入用レジストマスク３１７を形成する。このイ
オン注入用レジストマスク３１７をマスクとして上層絶
縁膜３１４をエッチングした後、イオン注入を行い、Ｐ
+高濃度拡散層３１８を形成する。このイオン注入条件
は、例えば、不純物に２フッ化ホウ素イオン（ＢＦ2+）
を使用し、エネルギー５０ｋｅＶでドーズ量５×１０15
個／ｃｍ2である。イオン注入用レジストマスク３１７
は、アッシング及びウェット処理によって除去される。
ィ技術によりＰ+高濃度拡散層３１８を形成するための
イオン注入用レジストマスク３１７を形成する。このイ
オン注入用レジストマスク３１７をマスクとして上層絶
縁膜３１４をエッチングした後、イオン注入を行い、Ｐ
+高濃度拡散層３１８を形成する。このイオン注入条件
は、例えば、不純物に２フッ化ホウ素イオン（ＢＦ2+）
を使用し、エネルギー５０ｋｅＶでドーズ量５×１０15
個／ｃｍ2である。イオン注入用レジストマスク３１７
は、アッシング及びウェット処理によって除去される。
【００３６】その後、図１１に示すように、イオン注入
により拡散層抵抗形成領域３３に低濃度拡散層３１９を
形成する。イオン注入には、例えば、不純物にリンイオ
ン（Ｐ+）を使用し、エネルギー４０ｋｅＶでドーズ量
２×１０13個／ｃｍ2である。このイオン注入では、Ｎ+
高濃度拡散層３１６上及びＰ+高濃度拡散層３１８にも
不純物の注入が行われるが、注入ドーズ量が少ないため
に影響を与えない。また、下層絶縁膜３１３が半導体表
面を覆っているため、イオン注入による半導体基板３４
への欠陥を導入することがない。イオン注入条件を変え
ることにより低濃度拡散層３１９の層抵抗を変えること
ができる。
により拡散層抵抗形成領域３３に低濃度拡散層３１９を
形成する。イオン注入には、例えば、不純物にリンイオ
ン（Ｐ+）を使用し、エネルギー４０ｋｅＶでドーズ量
２×１０13個／ｃｍ2である。このイオン注入では、Ｎ+
高濃度拡散層３１６上及びＰ+高濃度拡散層３１８にも
不純物の注入が行われるが、注入ドーズ量が少ないため
に影響を与えない。また、下層絶縁膜３１３が半導体表
面を覆っているため、イオン注入による半導体基板３４
への欠陥を導入することがない。イオン注入条件を変え
ることにより低濃度拡散層３１９の層抵抗を変えること
ができる。
【００３７】その後、下層絶縁膜３１３が半導体基板３
４表面を覆っている状態において、注入した不純物を活
性化するための熱処理を行う。この熱処理は、例えば、
窒素雰囲気中にて８５０℃で３０分行うことができる。
下層絶縁膜３１３が半導体基板３４表面を覆っているこ
とにより、不純物の外方拡散及び熱処理炉からの汚染を
防止し、高温で長時間の熱処理が可能になる。
４表面を覆っている状態において、注入した不純物を活
性化するための熱処理を行う。この熱処理は、例えば、
窒素雰囲気中にて８５０℃で３０分行うことができる。
下層絶縁膜３１３が半導体基板３４表面を覆っているこ
とにより、不純物の外方拡散及び熱処理炉からの汚染を
防止し、高温で長時間の熱処理が可能になる。
【００３８】その後、図１２に示すように、上層絶縁膜
３１４をマスクとして下層絶縁膜３１３をエッチングし
た後、高融点金属をスパッタリング等の成膜技術により
形成し、その高融点金属をシリサイド化するための熱処
理を行い、続いて未反応の高融点金属を除去することに
より、Ｎ+高濃度拡散層３１６、Ｐ+高濃度拡散層３１８
及びゲート電極３９の上部にシリサイド３２０、３２
１、３２２を形成する。このシリサイド化工程は、例え
ば、高融点金属にチタンを使用し、６５０℃で３０秒の
アニールの後、未反応の高融点金属をウェット処理によ
り除去し、８００℃で１０秒のアニールを行うことがで
きる。
３１４をマスクとして下層絶縁膜３１３をエッチングし
た後、高融点金属をスパッタリング等の成膜技術により
形成し、その高融点金属をシリサイド化するための熱処
理を行い、続いて未反応の高融点金属を除去することに
より、Ｎ+高濃度拡散層３１６、Ｐ+高濃度拡散層３１８
及びゲート電極３９の上部にシリサイド３２０、３２
１、３２２を形成する。このシリサイド化工程は、例え
ば、高融点金属にチタンを使用し、６５０℃で３０秒の
アニールの後、未反応の高融点金属をウェット処理によ
り除去し、８００℃で１０秒のアニールを行うことがで
きる。
【００３９】このような方法により拡散層がシリサイド
化された半導体装置を製造すると、第１の実施例の効果
に加えて下層絶縁膜をエッチングする前にイオン注入工
程を追加し、そのイオン注入条件を変化させることによ
り所望の層抵抗の抵抗素子を構成することができる。ま
た、イオン注入時には絶縁膜が半導体基板上を覆ってい
るので半導体基板に欠陥を導入することがない。
化された半導体装置を製造すると、第１の実施例の効果
に加えて下層絶縁膜をエッチングする前にイオン注入工
程を追加し、そのイオン注入条件を変化させることによ
り所望の層抵抗の抵抗素子を構成することができる。ま
た、イオン注入時には絶縁膜が半導体基板上を覆ってい
るので半導体基板に欠陥を導入することがない。
【００４０】
【発明の効果】以上詳述したように、本発明によれば、
抵抗部にはシリサイドが形成されないために、リソグラ
フィ工程を追加することなく、小さな占有面積で高抵抗
の抵抗素子を形成することができる。また、半導体基板
上を絶縁膜が覆っているため、高温で長時間熱処理を行
う場合に、注入した不純物の外方拡散及び熱処理炉内の
汚染物質が半導体基板へ混入することがない。また、抵
抗部に半導体基板と逆の導電型のウェルを使用すること
により、この製造方法を全てのＣＭＯＳ半導体装置に適
用することができるという効果がある。更に、下層絶縁
膜をエッチングする前にイオン注入工程を追加し、その
イオン注入条件を変化させることにより所望の層抵抗の
抵抗素子を構成することができると共に、イオン注入時
には絶縁膜が半導体基板上を覆っているので半導体基板
に欠陥を導入することがない。
抵抗部にはシリサイドが形成されないために、リソグラ
フィ工程を追加することなく、小さな占有面積で高抵抗
の抵抗素子を形成することができる。また、半導体基板
上を絶縁膜が覆っているため、高温で長時間熱処理を行
う場合に、注入した不純物の外方拡散及び熱処理炉内の
汚染物質が半導体基板へ混入することがない。また、抵
抗部に半導体基板と逆の導電型のウェルを使用すること
により、この製造方法を全てのＣＭＯＳ半導体装置に適
用することができるという効果がある。更に、下層絶縁
膜をエッチングする前にイオン注入工程を追加し、その
イオン注入条件を変化させることにより所望の層抵抗の
抵抗素子を構成することができると共に、イオン注入時
には絶縁膜が半導体基板上を覆っているので半導体基板
に欠陥を導入することがない。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２】図１の次工程を示す断面図である。
【図３】図２の次工程を示す断面図である。
【図４】図３の次工程を示す断面図である。
【図５】図４の次工程を示す断面図である。
【図６】図５の次工程を示す断面図である。
【図７】本発明の第２の実施例に係る半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図８】図７の次工程を示す断面図である。
【図９】図８の次工程を示す断面図である。
【図１０】図９の次工程を示す断面図である。
【図１１】図１０の次工程を示す断面図である。
【図１２】図１１の次工程を示す断面図である。
【図１３】従来の実施例に係る半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図１４】図１３の次工程を示す断面図である。
【図１５】図１４の次工程を示す断面図である。
【図１６】図１５の次工程を示す断面図である。
【図１７】図１６の次工程を示す断面図である。
【図１８】図１７の次工程を示す断面図である。
１１，３１，４１：ＮＭＯＳトランジスタ形成領域 １２，３２，４２：ＰＭＯＳトランジスタ形成領域 １３，３３，４３：拡散層抵抗形成領域 １４，３４，４４：半導体基板 １５，３５，４５：素子分離膜 １６，３６，４６：Ｎウェル １７，３７，４７：Ｐウェル １８，３８，４８：ゲート絶縁膜 １９，３９，４９：ゲート電極 １１３，３１３：下層絶縁膜 １１４，３１４：上層絶縁膜 １１５，３１５，４１４：Ｎ+高濃度拡散層注入用レジ
ストマスク １１０，３１０，４１０：Ｎ-低濃度拡散層 １１１，３１１，４１１：Ｐ-低濃度拡散層 １１２，３１２，４１２：サイドウォール １１６，３１６，４１５：Ｎ+高濃度拡散層 １１７，３１７，４１６：Ｐ+高濃度拡散層注入用レジ
ストマスク １１８，３１８，４１７：Ｐ+高濃度拡散層 １１９，１２０，１２１，２１１，３２０，３２１，３
２２，４１８，４１９，４２０：シリサイド ３１９：低濃度拡散層 ４１３：絶縁膜
ストマスク １１０，３１０，４１０：Ｎ-低濃度拡散層 １１１，３１１，４１１：Ｐ-低濃度拡散層 １１２，３１２，４１２：サイドウォール １１６，３１６，４１５：Ｎ+高濃度拡散層 １１７，３１７，４１６：Ｐ+高濃度拡散層注入用レジ
ストマスク １１８，３１８，４１７：Ｐ+高濃度拡散層 １１９，１２０，１２１，２１１，３２０，３２１，３
２２，４１８，４１９，４２０：シリサイド ３１９：低濃度拡散層 ４１３：絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/265 H01L 21/266 H01L 21/822
Claims (7)
- 【請求項１】 半導体基板上に素子分離絶縁膜を形成し
てＮＭＯＳトランジスタ形成予定領域、ＰＭＯＳトラン
ジスタ形成予定領域及び拡散層抵抗形成予定領域を区画
する工程と、前記ＮＭＯＳトランジスタ形成予定領域及
びＰＭＯＳトランジスタ形成予定領域にゲート絶縁膜及
びゲート電極を形成する工程と、ＮＭＯＳトランジスタ
のソース・ドレイン領域及び抵抗部となる部分にＮ型イ
オンを選択的に注入する工程と、ＰＭＯＳトランジスタ
のソース・ドレイン領域となる部分にＰ型イオンを選択
的に注入する工程と、前記ゲート電極の側面に側壁絶縁
膜を形成する工程と、全面に下層絶縁膜及び上層絶縁膜
を形成する工程と、前記上層絶縁膜を選択的に除去し前
記下層絶縁膜を介して前記ＮＭＯＳトランジスタの高濃
度ソース・ドレイン領域及び抵抗の電極部となる部分に
Ｎ型イオンを選択的に注入する工程と、前記上層絶縁膜
を選択的に除去し前記下層絶縁膜を介して前記ＰＭＯＳ
トランジスタの高濃度ソース・ドレイン領域となる部分
にＰ型イオンを選択的に注入する工程と、前記上層絶縁
膜をマスクとして前記下層絶縁膜を選択的に除去した後
高融点金属膜を被着する工程と、熱処理して前記高融点
金属膜をシリサイド化する工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に素子分離絶縁膜を形成し
てＮＭＯＳトランジスタ形成予定領域、ＰＭＯＳトラン
ジスタ形成予定領域及び拡散層抵抗形成予定領域を区画
する工程と、前記ＮＭＯＳトランジスタ形成予定領域及
びＰＭＯＳトランジスタ形成予定領域にゲート絶縁膜及
びゲート電極を形成する工程と、ＮＭＯＳトランジスタ
のソース・ドレイン領域となる部分にＮ型イオンを選択
的に注入する工程と、ＰＭＯＳトランジスタのソース・
ドレイン領域及び抵抗部となる部分にＰ型イオンを選択
的に注入する工程と、前記ゲート電極の側面に側壁絶縁
膜を形成する工程と、全面に下層絶縁膜及び上層絶縁膜
を形成する工程と、前記上層絶縁膜を選択的に除去し前
記下層絶縁膜を介して前記ＮＭＯＳトランジスタの高濃
度ソース・ドレイン領域となる部分にＮ型イオンを選択
的に注入する工程と、前記上層絶縁膜を選択的に除去し
前記下層絶縁膜を介して前記ＰＭＯＳトランジスタの高
濃度ソース・ドレイン領域及び抵抗の電極部となる部分
にＰ型イオンを選択的に注入する工程と、前記上層絶縁
膜をマスクとして前記下層絶縁膜を選択的に除去した後
高融点金属膜を被着する工程と、熱処理して前記高融点
金属膜をシリサイド化する工程と、を有することを特徴
とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に素子分離絶縁膜を形成し
てＮＭＯＳトランジスタ形成予定領域、ＰＭＯＳトラン
ジスタ形成予定領域及び拡散層抵抗形成予定領域を区画
する工程と、前記ＮＭＯＳトランジスタ形成予定領域及
びＰＭＯＳトランジスタ形成予定領域にゲート絶縁膜及
びゲート電極を形成する工程と、ＮＭＯＳトランジスタ
のソース・ドレイン領域となる部分にＮ型イオンを選択
的に注入する工程と、ＰＭＯＳトランジスタのソース・
ドレイン領域となる部分にＰ型イオンを選択的に注入す
る工程と、前記ゲート電極の側面に側壁絶縁膜を形成す
る工程と、全面に下層絶縁膜及び上層絶縁膜を形成する
工程と、前記上層絶縁膜を選択的に除去し前記下層絶縁
膜を介して前記ＮＭＯＳトランジスタの高濃度ソース・
ドレイン領域となる部分にＮ型イオンを選択的に注入す
る工程と、前記上層絶縁膜を選択的に除去し前記下層絶
縁膜を介して前記ＰＭＯＳトランジスタの高濃度ソース
・ドレイン領域となる部分にＰ型イオンを選択的に注入
する工程と、前記下層絶縁膜を介して前記拡散層抵抗形
成予定領域の半導体基板に不純物を導入する工程と、前
記上層絶縁膜をマスクとして前記下層絶縁膜を選択的に
除去した後高融点金属膜を被着する工程と、熱処理して
前記高融点金属膜をシリサイド化する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記下層絶縁膜は酸化膜であり、前記上
層絶縁膜は窒化膜であることを特徴とする請求項１乃至
３のいずれか１項に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板表面に拡散層抵抗部となる低
濃度拡散層を形成する工程と、下層絶縁膜及び上層絶縁
膜を形成する工程と、前記上層絶縁膜を選択的に除去し
た後前記下層絶縁膜を介してＮ型イオンを選択的に注入
し更に前記上層絶縁膜を選択的に除去した後前記下層絶
縁膜を介してＰ型イオンを選択的に注入することにより
夫々ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの
高濃度ソース・ドレイン拡散層を形成する工程と、前記
上層絶縁膜をマスクとして前記下層絶縁膜を選択的に除
去した後高融点金属膜を形成する工程と、熱処理して前
記高融点金属膜をシリサイド化する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 前記拡散層抵抗部となる低濃度拡散層を
形成する工程は、前記ＮＭＯＳトランジスタの低濃度ソ
ース・ドレイン拡散層又はＰＭＯＳトランジスタの低濃
度ソース・ドレイン拡散層の形成と同一の工程であるこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 下層絶縁膜及び上層絶縁膜を形成する工
程と、前記上層絶縁膜を選択的に除去した後前記下層絶
縁膜を介してＮ型イオンを選択的に注入し更に前記上層
絶縁膜を選択的に除去した後前記下層絶縁膜を介してＰ
型イオンを選択的に注入することにより夫々ＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタの高濃度ソース・
ドレイン拡散層を形成する工程と、前記下層絶縁膜を介
して拡散層抵抗部となる低濃度拡散層を半導体基板表面
に形成する工程と、前記上層絶縁膜をマスクとして前記
下層絶縁膜を選択的に除去した後高融点金属膜を形成す
る工程と、熱処理して前記高融点金属膜をシリサイド化
する工程と、を有することを特徴とする半導体装置の製
造方法。
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|---|---|---|---|
| JP14817298A JP3161413B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14817298A JP3161413B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
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|---|---|
| JPH11340424A JPH11340424A (ja) | 1999-12-10 |
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ID=15446866
Family Applications (1)
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| JP14817298A Expired - Fee Related JP3161413B2 (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
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-
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- 1998-05-28 JP JP14817298A patent/JP3161413B2/ja not_active Expired - Fee Related
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