KR100187729B1 - 균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 - Google Patents
균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 Download PDFInfo
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Abstract
반도체 소자 제조 공정에 있어서, N-웰(1), 산화막(3), 게이트 산화막(4) 및 폴리실리콘 게이트 전극(5)이 P-형 실리콘 기판(1) 상에 형성된다. N-형 확산 소스/드레인 영역(8)을 형성하기 위해, 폴리실리콘 게이트 전극(5)을 마스크로서 사용하여 기판속에 비소가 이온-주입된다. P-형 확산 소스/드레인 영역(9)을 형성하기 위해, 폴리실리콘 게이트 전극(5)을 마스크로서 사용하여 N-웰 속에 보론 플루오르화물이 이온-주입된다. 티타늄 막(10)이 전 표면 상에 증착되고, 티타늄 실리사이드를 형성하기 위해 제1온도에서 제1열처리가 수행된다. 폴리실리콘 게이트 전극(5), N-형 확산 소스/드레인 영역(8) 및 P-형 확산 소스/드레인 영역(9) 상에 티타늄 실리사이드를 선택적으로 형성하기 위해, 티타늄 실리사이드 상에 잔류하는 금속 티타늄이 제거된다. 상기 제1온도보다 높은 제2온도에서 고융점 금속 실리사이드 상에서 제2열처리가 수행된다. 상술한 비소의 이온-주입은, 이온-주입된 비소의 범위가 실리사이드 형성 반응에 의해 실리콘 기판이 없어지거나 또는 소비되는 깊이 t보다 깊고, 깊이 t에서 비소 농도가 5×1020cm-3미만으로 수행된다.
Description
제1a도 내지 제1e도는 종래 기술의 실리사이드 형성 기술에 근거하여 고융점 금속 실리사이드의 형성 공정을 도시하기 위한 반도체 소자의 도식적인 부분 단면도.
제2도는 다른 종래 기술의 반도체 소자 제조공정을 도시하기 위한 반도체 소자의 도식적인 부분 단면도.
제3도는 비소(As) 이온-주입 투여를 위해 열처리의 처리 시간 대 열처리로 형성된 티타늄 실리사이드 막(TiSi2)의 막 두께를 도시하는 그래프.
제4a도 내지 제4d도는 고융점 금속 실리사이드를 형성하기 위해 본 발명에 따른 공정의 실시예을 도시하기 위한 반도체 소자의 도식적인 부분 단면도.
제5도는 본 발명의 제1실시예에서 이온이 주입된 비소의 농도 분포를 도시하는 그래프.
제6도는 본 발명의 제2실시예에서 이온이 주입된 비소의 농도 분포를 도시하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : P-형 실리콘 기판 2 : N-웰
3 : 필드 산화막 4 : 게이트 산화막
5 : 폴리실리콘 게이트 전극 8 : N-형 확산 영역
9 : P-형 확산 영역 10 : 고융점 금속 막
11 : 티타늄 실리사이드 막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더 상세하게는 특히 N-형 확산 영역 상에서 실리사이드 형성 반응이 지연되는 것을 방지할 수 있으며 대규모 집적 회로에 고융점 금속 실리사이드(a refractory metal silicide)를 형성하기 위한 금속화 공정에 관한 것이다.
CMOS(complementary MOS (metal oxide semiconductor field effect transistor))형 반도체 소자가 고집적화됨에 따라, 접합 깊이가 얕아져 불순물 확산 층의 저항이 증가한다. 이는 높은 동작 속도를 갖는 반도체 소자를 제조하는데 어려움이 되고 있다. 이와 같은 상황에서, 자기 정렬 방식으로 확산층 또는 폴리실리콘 게이트 전극 상에 고융점 금속 실리사이드를 형성하기 위한 실리사이드 기술이 사용되고 있다.
제1a도 내지 제1e도를 참조하면, 종래 기술의 실리사이드 형성 기술에 근거하여 고융점 금속 실리사이드의 형성 공정을 도시하기 위한 반도체 소자의 도식적인 부분 단면도가 도시되어 있다.
제1a도에 도시된 바와 같이, 내부에 선택적으로 형성된 N-웰(2)과 상기 N-웰상에 소자 형성 영역을 한정하기 위해 그 위에 형성된 필드 산화막(3)을 갖는 P-형 실리콘 기판(1)과, P-형 기판(1)상에, 각각 게이트 산화막(4)과 폴리실리콘 게이트 전극(5)으로 구성된 게이트 전극 구조가 종래의 CMOS 반도체 소자 제조 공정에 따라 형성된다. 다음에, 제1b도에 도시된 바와 같이, 첫 번째 마스크(도시되지 않음)가 증착되어 N-웰(2)을 덮고, 기판(1)에 한 쌍의 N-형 확산(소스-드레인) 영역(8)을 형성하기 위해 폴리실리콘을 마스크로 사용하여, 예를 들어 비소와 같은 N-형 불순물이 기판(1)에 주입된다.
그후, 제1c도에 도시된 바와 같이, 첫 번째 마스크가 제거되고, 두 번째 마스크(도시되지 않음)가 증착되어 N-형 확산 영역(8)을 포함하는 기판(1)을 덮게 된다. N-웰(2)에 한 쌍의 P-형 확산(소스/드레인) 영역(9)을 형성하기 위해 폴리실리콘(5)을 마스크로 사용하여 예를들어, 보론 플루오르화물과 같은 P-형 불순물이 N-웰(5)에 주입된다.
제1d도에 도시된 바와 같이, 티타늄과 같은 고융점 금속 막(10)이 스퍼터링에 의해 기판의 전 표면에 증착되고, N-형 확산 영역(8)과 P-형 확산 영역(9) 상에 실리사이드 형성 반응이 동시에 일어나도록 하기 위해 질소 분위기에서 제1열처리가 수행된다.
따라서, 에칭에 의해 반응되지 않은 금속 티타늄이 제거되고, 제1e도에 도시된 바와 같이, N-형 확산 영역(8), P-형 확산 영역(9) 및 폴리실리콘 상에 티타늄 실리사이드 막(11)을 형성하기 위해 두 번째 열처리가 수행된다.
상술된 공정에서, 확산층에 주입된 불순물에 의해 실리사이드 형성 반응이 영향을 받기 때문에, 첫 번째 열처리에서 실리사이드 형성 반응이 일어나게 될 때, P-형 확산층에 형성된 타타늄 실리사이드의 막 두께는 N-형 확산층에 형성된 티타늄 실리사이드의 막 두께와 다르다. 그래서, N-형 확산층과 P-형 확산층 모두에 공통인 최적의 열처리 조건을 설정하는 것이 힘들다. 다른 말로 표현하면, 실리사이드 형성 반응이 N-형 확산층에서 지연되기 때문에, 얇은 막 두께만을 갖는 실리사이드가 N-형 확산층에 형성되거, N-형 확산층에서 실리사이드 막 판 저항이 반드시 증가하게 된다. 다른 말로 표현하면, P-형 확산층에서는 실리사이드 형성 반응이 거의 지연되지 않기 때문에, 두꺼운 막 두께를 갖는 실리사이드가 P-형 확산층에 형성되어, P-형 확산층에서 온-전류가 강하하고 게이트와 소스/드레인 영역 사이에 누설이 일어난다.
제2도를 참조하면, 참조로서 본 출원에 일체화된 일본국 특허출원 공개 제JP-A-62-013076호와 그 영문 요약서로서 공개되어 있는, 다른 종래 기술의 반도체 소자 제조 공정을 도시하기 위한 반도체 소자의 도식적인 부분 단면도가 도시되어 있다.
제2도에 도시된 바와 같이, 소자 분리를 위한 필드 산화막(3)을 갖는 실리콘 기판 상에 게이트 산화막(4)이 형성되고, 게이트 산화막(4) 상에 폴리실리콘 게이트가 형성된다. 불순물에 의해 실리사이드 형성 반응이 지연되는 것을 방지하기 위해, 폴리 실리콘 게이트는 게이트 산화막(4)에 형성된 불순물 농도가 높은 제1폴리실리콘 층(5A)과 상기 제1폴리실리콘 층(5A) 상에 형성된 불순물 농도가 낮은 제2폴리실리콘 층(5B)으로 구성된 이중층 구조를 갖는다. 이와 같이 형성된 폴리실리콘 게이트 상에 증착된 고융점 금속은 불순물 농도가 낮은 폴리실리콘 층(5B) 상에서만 반응하므로, 고융점 금속 실리사이드 형성 반응이 지연되지 않는다.
그러나, JP-A-62-013076에 의해 제시된 종래 기술의 공정은 폴리실리콘 게이트 전극 상에서만의 실리사이드 형성 반응에만 관한 것이어서, N-형 확산 영역(제1e도에 도시된 8) 상에서 실리사이드 형성 반응의 지연을 피할 수 없다. 또한, JP-A-62-013076은 불순물 농도가 낮은 폴리실리콘 층(5B)에서의 불순물 농도가 불순물 농도가 높은 폴리실리콘 층(5A)에서의 불순물 농도의 절반이라는 것을 서술하고 있다. 그러나, 공개된 반도체 소자 제조 방법에서, 이 농도 분포는 실리사이드 형성 반응 지연을 방지하는 효과를 갖지만, 실리사이드 형성 반응 지연을 효과적으로 방지할 수 없는 것으로 간주되고 있다.
따라서, 본 발명의 목적은 상술한 종래 기술의 단점을 극복하는 반도체 소자제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 모든 N-형 확산 영역, 폴리실리콘 층 및 P-형 확산 영역 상에서 실리사이드 형성 반응 지연을 효과적으로 방지할 수 있는, 대규모 집적회로에 고융점 금속 실리사이드를 형성하기 위한 금속화 공정을 제공하는 것이다.
본 발명의 상기 및 다른 목적은 실리콘 층에 비소를 이온-주입하는 단계, 실리콘 층에 고융점 금속 막을 증착하는 단계, 고융점 금속 실리사이드를 형성하기 위해 제1온도에서 제1열처리를 수행하는 단계, 제1열처리에 의해 형성된 고융점 금속 실리사이드 상에 잔류하는 고융점 금속과 고융점 금속 실리사이드 이외의 고융점 금속의 반응 부산물을 제거하는 단계, 및 제1온도보다 높은 제2온도에서 고융점 금속 실리사이드 상에 제1열처리를 수행하는 단계를 포함하는 반도체 소자 제조 방법에 있어서, 비소의 이온-주입은 이와 같이 형성된 고융점 금속 실리사이드와 실리콘 층 간의 경계에서 비소의 농도가 5×1020cm-3미만으로 수행되는 것을 특징으로 하는 본 발명에 따라 달성된다.
바람직한 실시예에서, 비소의 농도 분포는 고융점 금속 실리사이드와 실리콘층 간의 경계에서 실리콘 층에 있는 비소의 농도가 실리콘 층의 안쪽에 있는 비소의 농도보다 낮고, 5×1020cm-3미만이다. 비소의 이온-주입에서, 주입된 비소 이온의 범위는 실리콘 층의 내부 이내이다.
N-형 확산 영역이 형성될 때, 5×1020cm-3이상의 농도로 N-형 불순물을 도핑하는 것이 종래의 일반적인 관계가 되고 있다. 이와 같은 N-형 불순물의 농도 범위내에서, 상술한 바와 같이 N-형 확산층에 포함된 N-형 불순물에 의해 실리콘 형성 반응이 크게 지연된다. 이와 반대로, 본 발명에 따른 방법에서, 주입된 비소 이온의 범위:는 실리콘 층 내부 이내이고, 고융점 금속 실리사이드와 실리콘 층 간의 경계에서 비소의 농도는 5×1020cm-3미만이다. 이와 같은 특징으로 인해, 비소로 인한 실리사이드 형성 반응의 지연이 최소화되거나 또는 방지된다. 다음은 비소로 인한 실리사이드 형성 반응의 지연이 어떻게 방지되는 가에 대한 근거이다. 제3도와 다음 표 1은 티타늄 실리사이드 형성 반응과 비소의 농도 간의 관계를 도시한다.
다음 표 1은 금속 실리사이드 형성 반응을 위한 열처리 시간(sec) 동안, 기판 표면에서 As 투여량(cm-2)과 As 농도(cm-3)간의 관계를 도시한다.
제3도에서, 가로 좌표축은 {열처리 시간 T} ((sec) ), 및 세로 좌표축은 열처리로 형성된 티타늄 실리사이드 막(TiSi)의 막 두께에 비례하는 형광 X-선 강도(임의 단위)를 가리킨다. 제3도는 650℃의 열처리 온도에서의 열처리 시간 대 70KeV의 가속 에너지 하에 25nm의 두께를 갖는 산화막을 통해 실리콘 기판속으로 비소가 이온-주입될 때 비소 이온-주입 투여량을 위한 티타늄 실리사이드 막(TiSi)의 막 두께를 도시한다.
만약 비소 투여량이 2×10 cm 보다 크지 않다면, 티타늄 실리사이드 막의 막두게는 열처리 시간의 제곱에 비례하여 증가한다. 즉, 실리사이드 형성 반응은 확산을 조절함으로서 진행한다.
다른 한편, 비소 투여량이 3×10 cm 보다 작지 않을 때, 열처리 시간이 짧으면, 즉, 초기의 반응 단계에서, 티타늄 실리사이드가 형성되지 않는다. 다른 말로 표현하면, 실리사이드 형성 반응이 비소에 의해 지연되므로, 반응의 잠복 기간이 존재한다. 표 1은 열처리 시간에 따라 변하는 다양한 샘플에 있는 실리콘 기판의 표면에서 비소의 농도에 대한 측정 결과를 도시한다. TiSi가 형성되지 않은 잠복 기간 동안, 실리콘 기판의 표면에서 비소의 농도는 5×10 cm 이상이다.
열처리 시간이 증가함에 따라, 비소는 티타늄 실리사이드 속으로 확산되고, 티타늄 막과 실리콘 기판 간의 경계에서 비소의 농도가 5×10 cm 미만일 때, 티타늄 실리사이드(TiSi)가 먼저 형성되기 시작한다.
제3도 및 표 1로부터 그리고 농도의 측정 에러에 비추어, 본 발명은 비소의 농도가 5×10 cm 미만일지라도 실리콘 형성 반응의 지연없이 비소가 확산된 N-형 층상에 티타늄 실리사이드가 형성될 수 있다는 것을 알았다.
다른 한편, 전형적으로 보론이 확산된 층인 P-형 확산층 상에는, P-형 확산층을 형성하기 위해 흔히 사용되는 농도 범위에서, P-형 확산층에 포함된 불순물에 의해 실리사이드 형성 반응이 지연되지 않는다.
따라서, 이론적으로 N-형 불순물로 도핑된 영역의 불순물 농도를 5×10 cm 미만으로 조절함으로서 N-형 불순물 영역 상에서 실리사이드 형성 반응의 지연을 방지할 수 있으므로, N-형 확산(소스/드레인) 영역과 불순물로 도핑된 폴리실리콘(게이트) 상에 형성된 실리사이드의 막 두께가 P-형 확산 영역 상에 형성된 실리사이드의 막 두께와 실질적으로 같게 될 수 있다.
이와 같은 맥락에서, P-형 확산 영역의 불순물 농도를 조절함으로써 P-형 확산 영역 상에 형성된 실리사이드의 막 두께를 조절할 수 있는 것으로 생각된다. 그러나, 이는 상술한 바와 같이, P-형 확산층 상에 형성된 실리사이드의 막 두께가 P-형 확산층에 포함된 불순물의 농도에 따라 변하지 않기 때문에 가능하지 않다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부하는 도면을 참조로 본 발명의 바람직한 실시예에 대한 다음 설명으로부터 명확할 것이다.
제4a도 내지 제4d도를 참조하면, 고융점 금속 실리사이드를 형성하기 위해 본 발명에 따른 공정의 실시예를 도시하기 위한 반도체 소자의 도식적인 부분 단면도가 도시되어 있다.
제4a도는 종래의 공정에 따라 실리콘 기판 상에 게이트 전극이 형성된 상태를 도시한다. 즉, N-웰(2)은 P-형 실리콘 기판(1)의 주 표면 영역 상에 선택적으로 형성되고, 소자 분리를 위한 필드 산화막(3)은 다수의 소자 형성 영역을 한정하기 위해 기판(1)의 주 표면 상에 형성된다. 또한, 산화막은 전 표면 상에 형성되고, 폴리실리콘 층이 전체 산화막 상에 형성된 후, 스택된 산화막 및 폴리실리콘 층의 구조가 패턴화되어 N-웰(2)과 기판(1)상에 게이트 산화막(4)과 그 사이에 스택된 폴리실리콘 게이트 전극(5)으로 구성된 스택된 게이트 구조를 형성한다.
제4b도에 도시된 바와 같이, N-채널 MOS 트랜지스터의 LDD(lightly doped drain) 구조를 형성하기 위해, 인과 같은 N-형 불순물이 폴리실리콘 게이트 전극(5)을 마스크로서 사용하여 기판(1)의 주 표면 영역에 이온-주입되어, 불순물 농도가 낮은 한 쌍의 얕게 확산된 영역(6)이 스택된 게이트 구조의 반대측에 형성된다.
그후, 산화막(7)이 스택된 게이트 구조의 반대측 표면에 형성되고, 비소와 같은 N-형 불순물이 폴리실리콘 게이트 전극(5)과 측 산화막(7)을 마스크로서 사용하여 고농도로 기판(1)의 주 표면 영역에 이온-주입되어, N-형 확산 영역(8)(소스/드레인)이 스택된 게이트 구저의 각 측면에 형성된다. 이 공정에서, 비소가 스택된 게이트 구조의 폴리실리콘 게이트 전극(5)에 이온-주입된다. 상술된 N-형 불순물 이온-주입 공정에서, 실리콘 기판의 표면은 극히 얇은 산화막으로 코팅된다.
이와 유사하게, P-채널 MOS 트랜지스터가 N-웰(2)에 형성된다. 즉, 보론 플루오르화물과 같은 P-형 불순물이 고농도로 N-웰(2)의 주 표면 영역에 이온-주입되어, P-형 확산 영역(9)(소스/드레인 영역)이 N-웰(2)의 스택된 게이트 구조의 각 측면에 형성된다. 이와 같은 P-형 불순물 이온-주입 공정에서, N-웰의 표면은 극히 얇은 산화막으로 코팅된다.
그후, N-형 및 P-형 확산 영역 모두에서 불순물을 활성화시키기 위해, 30분 동안 900℃ 온도에서 질소 분위기에서 열처리가 수행된다.
다음에, 제4c도에 도시된 바와 같이, 30nm의 두께를 갖는 티타늄 막(10)(고융점 금속 막)이 스퍼터링에 의해 전 표면 상에 형성된다. 확산 영역(8과 9) 및 폴리실리콘 게이트 전극(5) 상에 티타늄 실리사이드(TiSi)를 형성하기 위해, 램프 소결 방법으로서 30초 동안 6500℃ 온도에서 질소 분위기에서 제1열처리가 수행된다.
여기서, 비소를 이온-주입하여 N-형 확산 영역(8)을 형성할 때, TiSi막과 실리콘 기판 사이의 경계에 있는 비소 농도가 5×10 cm 미만인 작은 결과가 나오도록 다음과 같이 정교화된다.
제5도를 참조하면, 산화막을 통해 비소가 이온-주입될 때 이온-주입됨 비소의 농도 분포를 도시하는 그래프가 도시되어 있다.
제5도에 도시된 바와 같이, 주입된 비소 이온의 범위는 실리콘 기판(1)의 내측에 있고, 범위에서의 비소 농도는 5×10 cm 미만이다. 따라서, 비소 농도가 실리콘 기판(1) 전체에 걸쳐 5×10 cm 미만이기 때문에, 비소로 인한 실리콘 형성반응의 지연을 방지할 수 있다. 결국, 첫 번째 열처리할 때에, P-형 및 N-형 확산 영역 모두에 균일한 두께를 티타늄 실리사이드를 형성할 수 있다.
그후, 종래의 공정에 따르면, 이와 같이 형성된 티타늄 실리사이드과 실리콘 산화막(3 및 7) 상에 잔류하는 반응되지 않은 티타늄 및 티타늄 질화물이 암모니아 과산화수소 용액에 의해 제거된다. 다음에, 제4d도에 도시된 바와 같이, 균일한 두께와 낮은 저항의 C54 구조를 갖는 티타늄 실리사이드 막(11)이 N-형 확산 영역(8), P-형 확산 영역(9) 및 폴리실리콘 게이트 산화막(5) 상에 선택적으로 형성되도록 10초동안 850℃의 온도에서 두 번째 열처리가 수행된다.
이와 같이, N-형 확산 영역 상에서 실리사이드 층의 판 저항의 증가를 방지할 수 있고, 또한 온-전류의 강하 및 P-형 확산 영역을 포함하는 P-채널 MOS 트랜지스터에서 게이트와 소스/드레인 영역 간의 누설의 발생을 피할 수 있다.
그후, 층간 절연막이 형성되고, 필요한 접촉 홀이 형성된다. 또한, 금속 배선 전도체가 형성되고 보호막이 형성된다.
지금부터, 고융점 금속 실리사이드를 형성하기 위해 본 발명에 따른 공정의 제 2실시예가, 본 발명의 제2실시예에서 이온이 주입된 비소의 농도 분포를 도시하는 그래프인 제6도를 참조로 서술될 것이다.
CMOS 반도체 소자의 제조 공정은 제4a도 내지 제4d도를 참조로 서술된 제1실시예의 그것과 동일하다. 또한, 비소가 N-형 확산 영역(8) 속에 이온-주입될 때, 제1실시예와 유사하게 주입된 비소 이온의 범위가 실리콘 기판내에 있도록 조절된다. 그러나, 이때, 이온-주입을 위한 조건은, 티타늄 실리사이드(11)를 형성하기 위해 실리콘 기판(1)이 티타늄 막(10)과 반응할 때 범위의 깊이가 없어지거나 또는 소비될 실리콘 기판(1)의 깊이 t보다 깊도록 설정되고, 또한 실리콘 기판(1)의 깊이 t에서 비소의 농도는 5×10 cm 이다. 이와같이 함으로서, 깊이 t까지 비소로 인한 어떠한 실리사이드 형성 반응 지연도 일어나지 않는다.
다른 한편, 깊이 t보다 깊은 위치에서, 비소 농도는 최대로 된다. 따라서, 실리사이드 형성 반응을 지연시키지 않고 접촉 저항이 최대로 줄어들 수 있다.
예를 들어, 30nm의 두께를 갖는 티타늄 막(10)(고융점 금속 막으로서)이 스퍼터링으로 형성되는 경우, 실리사이드 막(11)을 형성하기 위해 30초 동안 650℃의 온도에서 첫 번째 열처리가 수행되면, 실리콘 기판(1)은 약 36nm 두께만큼 없어지거나 또는 소비된다. 따라서, 5nm의 두께를 갖는 산화막을 통해 70KeV의 가속 에너지와 1×10 cm 의 투여량으로 비소를 이온-주입하는 경우, 이온-주입된 비소의 범위는 실리사이드 형성 반응에 의해 실리콘 기판이 없어지거나 또는 소비되는 깊이 t와 일치하고, 깊이 t에서 비소 농도는 5×10 cm 이다. 이때, 불순물 농도가 낮은 얕은 N-형 확산 영역을 형성하기 위해, 약간의 투여량 ×10 cm 으로 인이 이온-주입되고, P-형 확산 영역(9)을 형성하기 위해, 3×10 cm 으로 보론 플루오르화물이 이온-주입된다. 그래서, 비소에 의한 실리사이드 형성 반응을 지연시키지 않고 접촉 저항이 최대로 줄어들 수 있다. 또한, 이와 같이 형성된 TiSi가 불필요한 비소를 포함하지 않기 때문에, 두 번째 열처리에서 TiSi에서 C54단계로의 단계 이동이 용이해진다.
상기로부터 알수 있는 바와 같이, 본 발명에 따른 공정에 따르면, 티타늄 실리사이드와 같은 고융점 금속 실리사이드를 형성하기 위한 공정에서, 비로소 정형화된 불순물로 인한 실리사이드 형성 반응의 지연을 방지할 수 있다. 결국, 심지어 실리사이드 형성 반응이 동일한 조건하에서 수행될지라도, 모든 N-형 확산 영역과 P-형 확산 영역 상에 균일한 막 두께를 갖는 고융점 금속 실리사이드를 형성할 수 있다. 따라서, 실리사이드 층의 저항의 증가와 N-형 확산 영역에서 접촉 저항의 증가를 방지할 수 있고, 또한 온-전류의 강하와 P-형 확산 영역에서 게이트와 소스/드레인 영역 간의 누설을 방지할 수 있다.
이와 같이 본 발명이 특정할 실시예을 참조로 도시되고 서술되었다. 그러나, 본 발명은 결코 예시된 구조의 세부사항에 국한된 것이 아니고, 첨부된 특허청구의 범위내에서 여러 가지 변형과 변화가 이루어질 수 있다는 것을 알아야 한다.
Claims (10)
- 실리콘 층에 비소(As)를 이온-주입하는 단계, 상기 실리콘 층에 고융점 금속막을 증착하는 단계, 고융점 금속 실리사이드를 형성하기 위해 제1온도에서 제1열처리를 수행하는 단계, 상기 제1열처리에 의해 형성된 고융점 금속 실리사이드 상에 잔류하는 고융점 금속과 상기 고융점 금속 실리사이드 이외의 고융점 금속의 반응 부산물을 제거하는 단계, 및 상기 제1온도보다 높은 제2온도에서 상기 고융점 금속 실리사이드 상에서 제2열처리를 수행하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 상기 비소의 이온-주입은 이와 같이 형성된 상기 고융점 금속 실리사이드와 상기 실리콘 층간의 경계에서 비소의 농도가 5×1020cm-3미만으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 비소의 농도 분포는 상기 고융점 금속 실리사이드와 상기 실리콘 층 사이의 경계에서 상기 실리콘 층에 있는 비소의 농도가 상기 실리콘 층 내부에서 비소의 농도보다 낮고 5×1020cm-3미만인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 비소의 이온-주입에서, 주입된 비소 이온의 범위는 상기 실리콘 층의 안쪽 이내인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 소자의 제조 방법에 있어서, 이온-주입된 비소의 범위는 추후의 실리사이드 형성 반응에 의해 상기 실리콘 층이 없어지거나 또는 소비되는 깊이보다 얕지 않고 상기 실리콘 층의 표면에서 비소 농도가 5×1020cm-3미만인 이온-주입 조건을 실현하기 위해, 실리콘 층 속에 비소를 이온-주입하는 단계, 상기 실리콘 층상에 고융점 금속 막을 증착하는 단계, 고융점 금속 실리사이드를 형성하기 위해 제1온도에서 제1열처리를 수행하는 단계, 고융점 금속 실리사이드 층을 선택적으로 형성하기 위해, 상기 제1열처리에 의해 형성된 고융점 금속 실리사이드 상에 잔류하는 고융점 금속과 잔류하는 고융점 금속의 반응 부산물을 제거하는 단계, 및 상기 고융점 금속 실리사이드 층과 상기 실리콘 층 사이의 경계에서 비소의 농도가 5×1020cm-3미만이고 이와 같이 형성된 상기 고융점 금속 실리사이드 층이 균일한 두께를 갖도록, 상기 제1온도보다 높은 제2온도에서 상기 고융점 금속 실리사이드 층 상에서 제2열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 비소의 농도 분포는 상기 고융점 금속 실리사이드와 상기 실리콘 층 사이의 경계에서 상기 실리콘 층에 있는 비소의 농도가 상기 실리콘 층 내부의 비소의 농도보다 낮고 5×1020cm-3미만인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 비소의 이온-주입에서, 주입된 비소 이온의 범위는 상기 실리콘 층의 내부 이내인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 실리콘 층 내부에서 이온-주입된 비소의 범위에서의 비소의 농도는 5×1020cm-3미만인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 실리콘 층은 단결정 실리콘 기판으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 실리콘 층은 단결정 실리콘 웰(well)로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 실리콘 층은 게이트 산화막 상에 형성된 폴리실리콘 층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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