KR100235941B1 - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 모스 전계 효과 트랜지스터의 소오스/트레인접합과 게이트의 표면에 티타늄 실리사이드를 형성하는 방법이다. 즉, 반도체기판에 n'P 접합을 형성하고 나서, Ge을 이온 주입하여 n+P 접합영역만 선택적으로 비정질화하며, 비정질화 된 n+P 접합영역에서만 MIC(Metal Induced Crysta- llization)현상을 이용하여 n+P접합에서는 티타늄 실리사이드의 형성이 촉진되고 p+N접합에는 영향을 주지 않음으로써, n+ 또는 p+ 타입의 접합에 관계없이 거의 같은 두께의 티타늄 실리사이드를 얻을 수 있다.

Description

반도체소자 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 모스 전계효과 트랜지스터(이하 'MOS FET' 라고 한다)의 소오스/드레인 접합과 게이트의 표면에 티타늄 실리사이드를 형성하는 방법에 관한 것이다.
일반적으로 MOSFET의 집적도 증가에 따른 얕은 깊이의 소오스/드레인 접합을 낮은 면저항을 갖도록 하는 것이 중요해지고 있다.
따라서 게이트와 소오스/드레인을 동시에 실리사이드화 하여 저 저항을 갖도록 하는 기술이 필수적이다. 이러한 실리사이드 중에서 티타늄 실리사이드(TiSi2)는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
종래 기술로 MOSFET에서 실리사이드를 제조하는 방법을 도1 내지 도4를 참조하여 설명하기로 한다.
도1은 반도체 기판(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 노출된 반도체 기판(1)의 상부에 게이트 산화막(3)을 형성한다. 그 다음, 상기 게이트 산화막(#)의 상부에 폴리실리콘층을 증착한 후, 식각하여 게이트(4)를 형성하고, 상기 게이트(4)의 측벽에 산화막 스페이서(5)를 형성한 단면도이다.
도2는 노풀된 반도체 기판(1) 으로 비소(As) 또는 불화붕소(BF2) 이온을 3E15/㎠ 이상의농도로 주입하여 n+ 또는 p+타입의 소오스/드레인(6)을 형성한 단면도이다.
도3은 전체 구조의 표면에 티타늄(7)을 1차 단시간 급속열처리함으로써 상기 티타늄(7)으로 게이트(4)와 소오스/드레인(6)의 실리콘이 확산하여 C-49상의 티타늄 실리사이드(8)를 형성하고,티타늄 실리사이드(8)화 되지 않은 티타늄을 NH4OH:H2O2:H2O=1:15의 식각용액에서 선택적으로 식각한 후, 고온에서 2차 급속열처리하여 저 저항의 C54-티타늄 실리사이드(8)를 형성 하며, 이후 층간 절연막(9)을 증착하여 평탄화 공정을 일정조건하에서, 예컨대 256M DRAM 소자에서는 825 °C에서 30 분 정도 실시한 단면도이다.
그러나 종래기술을 이용하여 MOSFET에 티타늄 실리사이드를 형성하는 방법은 고집적 소자 적용에 부적절한 다음과 같은 문제가 있다.
첫째, 티타늄을 증착한 후에 1차 단시간 급속열처리하여 티타늄 실리사이드를 형성할 때, 티타늄(Ti)이 도펀트인 As와 반응하여 TiAs을 형성하여 실리콘(Si)의 확산을 억제함으로써 티타늄 실리사이드의 두께가 얇아지게 된다. 왜냐하면 1차 단시간 급속열처리를 실시할 때 티타늄 나이트라이드와 티타늄 실리사이드의 경쟁적 반응에서 티타늄 실리사이드 형성이 억제되어 대부분이 티타늄 실리사이드로 손실되기 때문이다.
둘째, 1차 단시간 급속열처리하여 티타늄 실리사이드를 형성할 때, 티타늄이 도펀츠인 B와 반응하여 TiB2을 형성하지만 이 화합물은 Si의 확산을 방해하지 않으므로 티타늄 실리사이드의 두께에 영향을 주지 않는다.
상기의 첫째와 둘째 문제로 인해 티타늄 실리사이드의 두께가 p+쪽이 100 탕두꺼워지는 문제가 있다.
셋째, p+N영역에서는 티타늄 실리사이드의 과성장으로 인해 접합누설전류가 증가하는 문제가 있다.
넷째, n+P영역에서는 티타늄 실리사이드가 박막화되어 응집이 일어나기 쉽고 이로 인한 면저항과 접촉저항이 상승하는 문제가 있다.
다섯째, n+P영역에서는 티타늄 실리사이드가 박막화되어 C49상에서 C54상으로 상전이가 억제되기도 한다.
따라서,본 발명은상기와 같이 티타늄 실리사이드를 형성하는 공정에서 발생되는 문제점을 해결하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
제1도 내지 제4도는 종래 기술에 의해 모스 트랜지스터의 접합과 게이트에 티타늄 실리사이드를 형성하는 단계들 도시한 단면도이다.
제5도 내지 제11도는 본 발명의 실시예에 의해 모스 트랜지스터의 접합과 게이트에 티타늄 실리사 이드를 형성하는 단계를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 20 : 반도체기판 2, 23 : 필드산화막
3, 24 : 게이트산화막 4, 25 : 게이트
5, 26 : 스페이서 산화막 6, 27, 30 : 소오스/드레인
7, 31 : 티타늄층 8, 32 : 티타늄 실리사이드
9, 33 : 층간절연막 29 : 비정질층
상기한 목적을 달성하기 위한 본 발명은 반도체소자 제조방법에 있어서, 반도체 기판에 n-웰과 p-웰을 형성한 후 소자 분리 영역에 소자분리막을 형성하는 단계와, 상기 n-웰과 p-웰에 게이트산화막과 게이트를 형성하는 단계와, 상기 p-웰에 비소(As)이온을 이온주입하고 열처리하여 n+타입의 소오스/드레인을 형성하는 단계와 , 상기 n+ 타입의 소오스/드레인에 Ge 이온을 주입하여 비정질층을 형성하는 단계와, 상기 n-웰에 불화 붕소(BF2) 이온을 주입하여 p+타입의 소오스/드레인을 형성하는 단계와, 상기 구조의 전 표면에 티타늄을 증착하는 단계와, 1차 급속열처리를 실시하여 상기 소오스/드레인과 게이트 전극 위에만 C49상의 티타늄 실리사이드를 형성하는 단계와,
상기의 티타늄 실리사이드가 형성하지 않은 티타늄층을 식각하는 단계와, 상기의 C49상의 티타늄 실리사이드를 2차 급속열처리하여 C54상의 티타늄 실리사이드으로 상전이 시키는 단계와, 상기 티타늄 실리사이드 상부에 층간 절연막을 평탄하게 형성하는 단계를 포함하는 것이다.
상기한 본 발명 작용은 다음과 같다.
1) 종래에는 As을 이온 주입한 후에, 도펀트의 활성화 열처리하여 n+p 접합을 형성하고 나서 BF2를 이온주입하여 p+N접합을 형성하였으나, 본 발명에서는 활성화 열처리까지 하여 n+P접합을 형성하고, 다시 포토 마스크공정을 실시하여 n+P영역에만 Ge을 이온 주입하여 선택적으로 비정질화시켜준다. 이렇게 함으로써 비정질화된 n+P접합영역에서만 MIC(Metal Induced Crysta- llization)현상을 이용하여 티타늄 실리사이드의 형성이 촉진되는 원리를 이용하는 것이다.
2) 비정질화를 위한 Ge 이온 주입할 때 투사범위(Project range, 이 이하 Rp라 한다)를 Si 표면에서, As 이온주입시의 투사범위 표준편차(이 이하 ??Rp라 한다)값의 1/3 정도 떨어져 있도록 한다. n+ -Si의 접합면 가까이에 Ge 이온 주입의 Rq가 있으면 이온 주입에 의한 손상의 대부분이 n+-Si의 접합면에 존재하게 되어 접합 누설 전류에 원인이 된다. 본 발명의 경우에는 Ge 이온 주입시 손상이 n+-Si의 접합면에서 떨어져 있도록 한다.
3) 반도체 제조 공정에서 비정질화를 위해 이용하는 것은 F, As, Ge 이온등이다.상기의 이온을 본 발명에 적용할 때 다음과 같은 특성이 있다. F 이온을 이용할 경우 티타늄 실리사이드의 결정질화를 억제하는 문제가 있고, As은 TiAs을 형성하여 오히려 실리사이드 반응을 억제시키는 문제가 있다. Ge 이온만이 반도체 소자 제작시 고려 되어야 할 여러 가지 변수에 양호한 결과를 나타내고 있어 본 발명에서는 Ge 이온을 이용하도록 한다.
4) n+P 접합의 Ge 비정질화 공정을 완료한 후에 BF2 이론주입을 함으로써 p+N영역은 비정질화되지 않도록 한다.
5) n+/P+접합을 형성한 후 티타늄 막을 스퍼터링을 이용하여 증착한 후에 바로 1차 단시간 급속열처리를 700。C 이상이 고온에서 실시한다. 이때 MIC에 이해 n+P접합에서는 티타늄 실리사이드의 형성이 촉진되고 p+N 접합에는 영향을 주지 않음으로써, 도펀트에 관계없이 거의 같은 두께의 티타늄 실리사이드를 얻을 수 있다.
즉, Ge 이온 주입된 n+P 영역은, 비정질 Si이므로, 1차 단시간 급속열처리를 실시하게 된면 티타늄 나이트라이드와 티타늄 실리사이드의 경쟁적 반응에서 대부분의 티타늄이 티타늄 실리사이드를 형성하므로 같은두께의 Ti을 증착했을 때 종래의 방법에 비해 두꺼운 티타늄 실리사이드를얻을 수 있게 되는 것이다.
MIC란 비정질 Si이 결정화하기 위해서는 약 630。C이하로 떨어져 침투된 금속의 양에 따라 180。C 까지 떨어지는 현상을 말한다. 이때 비정질 Si과 Ti은 큰 음수의 혼합에너지(??Hmixing)에 기인하여 1차 단시간 급속열처리시 비정질화된 n+-Siso에 Ti이 침투하여 C49-TiSi2가 될 때티타늄 나이트라이드등 으로 손실되지 않고 대부분이 실리사이드로 형성되게 된는 것이다.
본 발명에 의하면 소오스/드레인 접합과 게이트에서의 실리사이드의 두께가 달라짐으로 인한전기적 특성이 비대칭적인 문제를 개선하여 우수한 성질의 실리사이드 접합을 얻을 수 있다.
즉 본 발명을 이용함으로, 실리사이드 접합에서 문제시 되었던 n+/P+영역에서 TiSi2전기적 구조적 특성의 비대칭성 문제를 극복함으로써 우수한 특성을 보이는 접합을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도5 내지 도11은 본 발명의 바람직한 실시예에 의해 MOSFET의 소오스/드레인 접합과 게이트에 티타늄 실리사이드를 형성하는 단계를 도시한 단면도이다.
도5를 참조하면, 반도체 기판(20)에 n-웰(21)과 p-웰(22)을 형성한 후 소자 분리 영역에 소자분리막(23)을 형성하고, n-웰(21)과 p-웰(22)의 액티브(active)영역에 게이트산화막(24) 형성하고,폴리실리콘을 증착한 후 식각하여 게이트(25)를 형성한다. 그 다음, 상기 게이트(25)의 측벽에 산화막 스페이서(26)를 형성한다.
도6을 참조하면, 상기 p-웰(22)에 비소(As)를 이온 주입하고 활성화 열처리를 실시하여 n+타입 소오스/드레인(27)을 형성한다. 활성화 열처리후에 상기 p-웰(22)만 노풀되도록 감광막 패턴(28)을 형성한다.
도7을 참조하면, Ge 이온을 10KeV ~ 60KeV의 에너지로 이온 농도가 1 ?? 1014/㎠-5??1015/㎠로 이온 주입하여, 비정질층(29)을 n+ 타입의 소오스/드레인(27)에만 형성한 것이다. 이때의 Rp는 반도체 기판 표면에서 As 이온 주입시의 투사범위 표준편차(이하에서는 ??Rp라 한다)값의 1/3정도 떨어져 있어접합의 전기적인 특성을 악화시키지 않도록 한다.
도8은 상기 감광막 패턴(29)을 제거한 다음, 불화 붕소(BF2) 이온을 3E15/㎠ 이상의 농도로 주입하여 상기 n-웰(21)에 p+타입의 소오스/드레인(30)을 형성한 것이다.
도9는 상기 구조의 전 표면에 티타늄을 스퍼터링법을 이용하여 100~500 두께의 티타늄층(31)을 증착한 것이다.
참고로, 스퍼터링법을 사용할 때 타겟은 고순도의 티타늄을 이용하여 N2(+Ar) 플라즈마 상태에서 증착 압력은 1~50mtorrd의 범위이고, 기판 온도는 25-350。C이상일 경우 반응기 내부에서 티타늄 증착층으로 산소가 침투하기 쉬워 다단계 급속열처리를 사용하는 공정에는 적합하지 않은 단점이 있으므로 350。C이하에서 증착하도록 한다.
도10을 참조하면, 상기의 티타늄층(31)을 700。C ~ 1500。C에서 5~15초 이내로 1차 급속열처리를 실시하여 소오스/드레인과 게이트 전극위에만 C49상 티타늄 실리사이드(32)를 형성한다. 이 때 1차 급속열처리 반응기 내부의 압력은1mTorr이내의 저압이 되도록 한다. 그리고, 상기의 티타늄 실시사이드(32)가 형성하지 않은 티타늄층(31)은 NH4OH :H2O2=1:1:5의 식각액으로 20분 이상선택적 에치하여 소오스/드레인(27,30)과 게이트(5) 위에만 티타늄 실리사이드(32)가 형성 되도록 한다. 상기의 C49상 티타늄 실리사이드(32)는 750。C ~ 1500。C에서 5 ~ 30초로 2차 급속열처리를 실시하여 모두 저 저항이 C54상 티타늄 실리사이드(32)로 상 전이를 시킨 것이다.
한편, 도11 은 층간 절연막(32)을 증착하고, 평탄화 공정을 진행한 것을 도시한 것이다.
그리고, 이후의 공정은 기존의 반도체 공정을 그대로 진행한다.
이상 상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, n+P 접합을 형성하고 나서, 다시 포토 마스크공정을 진행한 후, Ge을 이온 주입하여 n+P 접합영역만 선택적으로 비정질화하고, 비정질화된 n+P접합영역에서만 MIC(Metal Induced Crysta-llization)현상을 이용하여 티타늄 실리사이드의 형성이 촉진되는 원리를 이용하며, 상기 MIC에 의해 n+P접합에서는 티타눔 실리사이드의 형성이 촉진되고, p+N접합에는 영향을 주지 않음으로써, n+ 또는 p+타입의 접합에 관계없이 거의 같은 두께의 실리사이드를 얻을 수 있다.
즉, Ge 이온 주입된 n+P영역은 비정질 실리콘이므로, 1차 급속열처리를 실시하게 되면 티타늄 나이트라이드와 티타늄 실리사이드의 경쟁적 반응에서 대부분의 티타늄이 티타늄 실리사이드를 형성하므로 같은 두께의 티타늄을 증착했을 때 종래의 방법에 비해 두꺼운 티타늄 실리사이드를 얻을 수 있게 되는 것이다.
둘째, 비정질화를 위한 Ge 이온을 이오주입할 때 Rp를 Si 표면에서, As이온 주입시의 투사 범위 표준편차 값( ??Rp)의 1/3 정도 떨어져 있도록 하며, Ge 이온주입시의 손상이 n+=Si의 접합면에서 떨어쪄 있어 접합 누설전류를 증가 시키는 악영향을 극복할 수 있다.
셋째, 본 발명에서는 반도체 소자 제작시 고려되어야 할 여러 가지 변수에 양호한 결과를 나타내는 Ge 이온을 선 비정질화에 이용하도록 한다.
넷째, 실리사이드 형성을 위한 급속열처리를 저압에서 실시함으로써 티타늄 나이트라이드와 티타늄 실리사이드가 경쟁적 반응에서 티타늄 실리사이드가 형성되는 두께비가 증가되도록 한다.
즉, 본 발명을 이용함으로써 실리사이드 접합에서 문제시되었던 p+N영역에서 티타늄 실리사이드의 과성장으로 인해 접합누설전류가 증가하는 문제와, n+P영역에서는 티타늄 실리사이드가 박막화되어 응집이 일어나기 쉽고 이로인한 면저항과 접촉저항의 상승할 뿐 아니라 C49상에서 C54상으로 상전이가 억제되기도 하는 문제를 극복함으로써 우수한 특성을 보이는 실리사이드 접합을 형성할 수 있다.

Claims (9)

  1. 반도체소자 제조방법에 있어서, 반도체 기판에 n-웰과 p-웰을 형성한 후 소자 분리 영역에 소자분리막을 형성하는 단계와, 상기 n-웰과 p-웰에 게이트산화막과 게이트를 형성하는 단계와, 상기 p-웰에 비소(As) 이온을 주입한 후, 열처리공정으로 n+ 타입의 소오스/드레인을 형성하는 단계와, 상기 n+ 타입의 소오스/드레인에 Ge 이온을 주입하여 비정질층을 형성하는 단계와, 상기 n-웰에 불화붕소(BF2) 이온을 주입하여 p+타입의 소오스/드레인을 형성하는 단계와, 상기 구조의 전 표면에 티타늄을 증착하는 단계와, 1차 급속열처리를 실시하여 상기 소오스/드레인과 게이트 전극 위에만 C49상의 티타눔 실리사이드를 형성하는 단계와, 상기의 티타늄 실시사이드가 형성하지 않은 티타늄층을 삭각하는 단계와, 상기의 C49상의 티타늄 실리사이드를 2차 급속열처리하여 C54상의 티타늄 실리사이드로 상전이 시키는 단계와, 상기 티타늄 실리사이드 상부에 층간 절연막을 평탄하게 형성하는 단계를 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서, 상기 Ge 이온은 10KeV ~ 60KeV의 에너지와 1 ?? 1014/cm2-5×1015/cm2
  3. 제 1 항에 있어서, 상기 Ge 이온을 이온주입할 시 Rp는 반도체 기판 표면에서 As 이온 주입시의 투사범위 표준편차( ??Rp) 값의 1/3정도 떨어져 있도록 하여 Ge 이온 주입시의 손상이 n+-Si의 접합면에서 떨어져 있도록 하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제 1 항에 있어서, 상기 불화붕소(BF2) 이온을 3E15/㎠이상의 농도로 주입하여 상기 n-웰에 p+타입의 소오스/드레인을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서, 상기 티타늄층은 스퍼터링법을 이용하여 100~500 두께로 증착되게 하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항 또는 제 5 항에 있어서, 상기 티타늄층은 기판 온도가 25~350。C사이에서 증착하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 1 항에 있어서, 상기 티타늄층은 700。C~1500。C의 온도에서 5초~15초로 1차 급속열처리공정을 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 1 항에 있어서, 상기 티타늄 실리사이드가 형성 되지 않은 티타늄을 선택적으로 식각할 때 NH4O:H2O2=1:1:5의 식각액을 사용하는 것을특징으로 하는 반도체소자 제조방법.
  9. 제 1 항에 있어서, 상기 2차 급속열처리 공정은 700。C~1500。C에서 5초~30초로 2차 급속열처리를 실시하는 것을 특징으로 하는 반도체소자 제조방법.
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* Cited by examiner, † Cited by third party
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US6071782A (en) * 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法
KR100720399B1 (ko) * 2001-05-16 2007-05-22 매그나칩 반도체 유한회사 반도체 소자의 실리사이드 형성방법
KR100691965B1 (ko) * 2004-12-29 2007-03-09 동부일렉트로닉스 주식회사 반도체 소자 제조 방법

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