KR20010066622A - 코발트 스퍼터링에 의한 살리사이드 형성 방법 - Google Patents
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- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 title claims abstract description 35
- 239000010941 cobalt Substances 0.000 title claims abstract description 34
- 229910017052 cobalt Inorganic materials 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004544 sputter deposition Methods 0.000 title 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000002955 isolation Methods 0.000 claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 13
- 229910052732 germanium Inorganic materials 0.000 claims description 10
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 8
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 7
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000006731 degradation reaction Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 4
- 238000004151 rapid thermal annealing Methods 0.000 abstract description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 13
- 239000010936 titanium Substances 0.000 description 12
- 229910052719 titanium Inorganic materials 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000009466 transformation Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 Phosphorus ions Chemical class 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명의 살리사이드 형성 방법은 소자분리막, 게이트, 절연막 스페이서 및 드레인/소스 영역이 형성된 반도체 기판 전면에 게르마늄을 이온 주입하여 게이트 및 드레인/ 소스 영역에 그레인 바운더리 인터섹션 지역을 증가시키는 비정질 이온주입 전처리 단계, 비정질 이온주입 전처리 단계 후 반도체 기판 전면에 코발트를 증착하는 코발트 증착 단계, 게이트와 드레인/소스 영역의 계면에 코발트에 의하여 실리사이드화가 이루어지도록 코발트가 증착된 반도체 기판을 열처리하는 제1차 단시간 급속 열처리 단계, 제1차 단시간 급속 열처리 단계 후 실리사이드화에 기여하지 않은 코발트를 식각용액에 의해 식각하는 식각 단계 및 게이트 및 드레인/소스 영역의 계면에 실리사이드가 형성된 반도체 기판을 열처리하는 제2차 단시간 급속 열처리 단계로 구성된다.
본 발명은 게르마늄 및 코발트를 사용하여 살리사이드를 형성함으로써 트랜지스터의 디그레데이션(Degredation)을 방지할 수 있고, 높은 저항을 갖는 C49상에서 낮은 저항을 갖는 C54상으로 상변태의 완전성을 달성하여 실리사이드 저항을 작게 할 수 있다.
Description
본 발명은 살리사이드 형성 방법에 관한 것으로, 특히 코발트를 증착하여 드레인/소스 및 게이트의 계면을 실리사이드화 하여 드레인/소스 및 게이트를 저 저항화로 만들 수 있는 살리사이드 형성 방법에 관한 것이다.
트랜지스터의 성능은 트랜지스터의 속도, 구동전류(Drive Current) 및 누설전류(Leakage Current)와 밀접한 관계가 있으며, 트랜지스터의 성능을 좋게하기 위해서 트랜지스터의 속도 및 구동전류는 커야 하고, 누설전류는 작아야 한다. 트랜지스터의 속도와 구동전류를 증가시키고, 누설전류를 작게 하기 위해서는 트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택저항들의 저항값을 을 작게 만들어야 한다.
트랜지스터의 소스 및 드레인의 저항, 트랜지스터의 게이트의 저항 및 콘택저항들의 저항값을 작게 만들기 위해 드레인/소스의 계면 및 게이트의 계면에 실리사이드(Silicide)를 제조하는 살리사이드(Self-aligned Silicide:Salicide) 공정을 사용한다.
도 1a 내지 도 1c는 저항이 낮고, 비교적 열안정성이 우수한 티타늄(Titanium:Ti)을 사용하는 종래의 살리사이드 형성 방법을 도시한 단면도 이다.
도 1a에 도시된 바와 같이 반도체 기판(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 노출된 반도체 기판(1) 상부에 게이트 산화막(3)을 형성하고, 게이트 산화막(3)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(4)를 형성하고, 게이트(4)의 측면에 질화막으로 구성된 절연막 스페이서(5)를 형성하고, 보론(Boron) 또는 포스포러스(Phosphorus)를 이온 주입하여 드레인/소스 영역(6)을 형성하여 모스 트랜지스터를 형성하고, 드레인/소스 영역(6)과 게이트(4)의 표면을 비정질화(Amorphizing) 시켜 드레인/소스 영역(6)과 게이트(4)에 그레인 바운더리 인터섹션(Grain Boundary Intersection) 지역을 증가시키기 위해 트랜지스터가 형성된 반도체 기판(1) 전면에 아세닉(Arsenic:As)을 이온주입하는 비정질 이온주입 전처리(Pre Amorphization Implantation) 공정을 한다. 아세닉의 이온주입시 에너지는 15∼40KeV로, 도스는 1E14∼5E14 개/cm²정도로 한다.
도 1b에 도시된 바와 같이 상기 구조의 전체 표면에 티타늄(7)을 350∼400Å의 두께를 갖도록 증착한다. 티타늄(7)의 증착 후 700∼800℃에서 10∼30초 동안 제1차 단시간 급속 열처리(Rapid Thermal Annealing:RTP)하여 게이트(4)의 폴리실리콘의 실리콘 성분과 실리콘으로 형성된 반도체 기판(1)의 드레인/소스 영역(6)의 실리콘 성분과 증착된 티타늄(7)에 의하여 게이트(4)와 드레인/소스 영역(6)의 반도체 기판(1)의 계면에는 실리사이드화가 이루어지고, 그 이외의 영역, 즉 소자분리막(2) 및 절연막 스페이서(5)는 실리사이드화가 이루어지지 않는다.
도 1c에 도시된 바와 같이 제1차 단시간 급속 열처리 후, 수산화암모늄(NH4OH), 과산화수소(H202) 및 물(H2O)이 1:1:5의 비율로 구성된 식각용액을 사용하여 실리콘과 반응하여 실리사이드화된 티타늄을 제외하고 그이외의 티타늄(7)을 선택적으로 식각한다. 따라서 도 1c에 도시된 바와 같이 증착된 티타늄(7)에 의해 실리사이드화가 이루어지지 않은 소자분리막(2) 및 절연막 스페이서(5)에 증착된 티타늄(7)은 식각용액에 의해서 제거되고, 게이트(4) 및 드레인/소스 영역 상부에 증착된 티타늄(7)은 실리콘과 반응하여 실리사이드(7a)화 되어 식각용액에 의해 제거되지 않는다. 실리사이드(7a) 형성 후 850∼950℃에서 10∼30초 동안 제2차 단시간 급속 열처리 하여 형성된 실리사이드(7a)를 안정한 상태로 만들어 준다.
종래의 살리사이드 형성 방법은 실리사이드 형성을 위해 아세닉과 티나늄을 사용하고 있으나, 아세닉은 게이트와 드레인/소스의 계면에 그레인 바운더리 인터섹션 지역을 형성시켜 살리사이드 형성에 도움을 주나 일정한 구동전류에 대해 전류의 특성을 좋지 않게 만들어 트랜지스터의 디그레데이션(Degredation) 현상이 발생되는 문제점을 가지고 있으며, 티나늄은 저항이 낮고 열안전성이 우수하나 반도체 소자의 사이즈가 작아질수록 살리사이드 형성시 높은 저항을 갖는 C49상에서 낮은 저항을 갖는 C54상으로 상변태(Phase Transformation)가 완전히 이루어지지 못하여 티타늄에 의해 살리사이드 형성시 높은 저항을 갖는 실리사이드가 형성되는 문제점을 가지고 있다.
본 발명의 목적은 비정질 이온주입 전처리 공정시 게르마늄을 사용함으로써 게이트와 드레인/소스의 계면에 그레인 바운더리 인터섹션 지역을 형성시켜 살리사이드 형성에 도움을 주고 일정한 구동전류에 대해 트랜지스터의 오프 전류 특성이 좋지 않아 유발되는 트랜지스터의 디그레데이션을 방지할 수 있고, 동시에 실리사이드 형성을 위해 코발트를 사용함으로써 높은 저항을 갖는 C49상에서 낮은 저항을 갖는 C54상으로 상변태의 완전성을 달성하여 실리사이드 저항을 작게 할 수 있고, 이로 인해 반도체 소자의 전기적 특성을 향상시킬 수 있는 살리사이드 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 살리사이드 형성 방법을 도시한 단면도,
도 2a 내지 도 2c는 본 발명의 살리사이드 형성 방법을 도시한 단면도이다.
상기의 목적을 달성하기 위하여 본 발명의 살리사이드 형성 방법은 소자분리막, 게이트, 절연막 스페이서 및 드레인/소스 영역이 형성된 반도체 기판 전면에 게르마늄을 이온 주입하여 게이트 및 드레인/ 소스 영역에 그레인 바운더리 인터섹션 지역을 증가시키는 비정질 이온주입 전처리 단계; 비정질 이온주입 전처리 단계 후 반도체 기판 전면에 코발트를 증착하는 코발트 증착 단계; 게이트와 드레인/소스 영역의 계면에 코발트에 의하여 실리사이드화가 이루어지도록 코발트가 증착된 반도체 기판을 열처리하는 제1차 단시간 급속 열처리 단계; 제1차 단시간 급속 열처리 단계 후, 실리사이드화에 기여하지 않은 코발트를 식각용액에 의해 식각하는 식각 단계; 및 게이트 및 드레인/소스 영역의 계면에 실리사이드가 형성된 반도체 기판을 열처리하여 형성된 실리사이드를 안정한 상태로 만들어 주는 제2차 단시간 급속 열처리 단계를 구비한 것을 특징으로 한다.
또한 본 발명의 살리사이드 형성 방법은 비정질 이온주입 전처리 단계에서 게르마늄의 이온 주입 에너지는 15KeV 내지 40KeV 이고, 도스는 1E14개/cm²내지 1E15개/cm²이고, 제1차 단시간 급속 열처리 단계는 650℃에서 750℃의 온도에서 10초 내지 30초 동안 열처리하며, 제2차 단시간 급속 열처리 단계는 850℃에서 950℃의 온도에서 10초 내지 30초 동안 열처리하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 살리사이드 형성 방법을 상세히 설명하고자 한다.
도 2a 내지 도 2c는 본 발명의 살리사이드 형성 방법을 도시한 단면도이다.
본 발명의 살리사이드 형성 방법은 소자분리막(12), 게이트(14), 절연막 스페이서(15) 및 드레인/소스 영역(16)이 형성된 반도체 기판(11) 전면에 게르마늄(Germanium:Ge)을 이온 주입하여 게이트(14) 및 드레인/ 소스 영역(16)에 그레인 바운더리 인터섹션 지역을 증가시키는 비정질 이온주입 전처리 단계, 비정질 이온주입 전처리 단계 후 반도체 기판(11) 전면에 코발트(Cobalt:Co)(17)를 증착하는 코발트 증착 단계, 게이트(14)와 드레인/소스 영역(16)의 계면에 코발트(17)에 의하여 실리사이드(17a)화가 이루어지도록 코발트(17)가 증착된 반도체 기판(11)을 열처리하는 제1차 단시간 급속 열처리 단계, 제1차 단시간 급속 열처리 단계 후 실리사이드화에 기여하지 않은 코발트(17)를 식각용액에 의해 식각하는 식각 단계 및 게이트(14) 및 드레인/소스 영역(16)의 계면에 실리사이드(17a)가 형성된 반도체 기판(11)을 열처리하여 형성된 실리사이드(17a)를 안정한 상태로 만들어 주는 제2차 단시간 급속 열처리 단계로 구성된다.
또한 비정질 이온주입 전처리 단계에서 게르마늄(Ge)의 이온 주입 에너지는 15KeV∼40KeV 이고, 도스는 1E14개/cm²∼ 1E15개/cm²이고, 코발트 증착 단계에서 코발트(17) 증착 두께는 350Å∼400Å 이며, 제1차 단시간 급속 열처리 단계는 650℃∼750℃의 온도에서 10초 내지 30초 동안 열처리하며, 제2차 단시간 급속 열처리 단계는 850℃∼950℃의 온도에서 10초 내지 30초 동안 열처리하며, 식각 단계에서 식각용액은 황산(H2SO4)과 과산화수소(H2O2)가 4:1의 비율로 희석된 용액으로 구성된다.
상기의 구성에 따른 본 발명인 살리사이드 형성 방법의 동작은 다음과 같다.
종래와 같은 방법에 의해 도 2a에 도시된 바와 같이 반도체 기판(11)의 소자 분리 영역에 소자분리막(12)을 형성하고, 노출된 반도체 기판(11) 상부에 게이트 산화막(13)을 형성하고, 게이트 산화막(13)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(14)를 형성하고, 게이트(14)의 측면에 절연막 스페이서(15)를 형성하고, 보론 또는 포스포러스를 이온 주입하여 드레인/소스 영역(16)을 형성하여 모스 트랜지스터를 형성한다. 드레인/소스 영역(16)과 게이트(14)에 그레인 바운더리 인터섹션 지역을 증가시키고, 트랜지스터의 오프 전류 특성에 있어서 쉬프트(Shift)가 일어나지 않도록 전기적으로 중성인 게르마늄(Ge)을 트랜지스터가형성된 반도체 기판(11) 전면에 이온주입하는 비정질 이온주입 전처리 공정을 한다. 게르마늄의 이온주입시 에너지는 15∼40KeV로, 도스는 1E14∼1E15 개/cm²정도로 한다.
도 2b에 도시된 바와 같이 상기 구조의 전체 표면에 코발트(17)를 350∼400Å의 두께를 갖도록 증착하고, 650∼750℃에서 10∼30초 동안 제1차 단시간 급속 열처리하여 게이트(14) 및 드레인/소스 영역(16)의 실리콘 성분과 증착된 코발트(17)에 의하여 게이트(14) 및 드레인/소스 영역(16)의 계면에는 실리사이드화가 이루어지고, 그 이외의 영역, 즉 소자분리막(12) 및 절연막 스페이서(15)는 실리사이드화가 이루어지지 않는다.
도 2c에 도시된 바와 같이 제1차 단시간 급속 열처리 후, 황산(H2SO4)과 과산화수소(H202)가 4:1의 비율로 구성된 식각용액을 사용하여 실리콘과 반응하여 실리사이드화된 코발트를 제외하고 그이외의 실리콘과 반응하지 않고 남은 코발트(17)를 선택적으로 식각한다. 따라서 도 2c에 도시된 바와 같이 증착된 코발트(17)에 의해 실리사이드화가 이루어지지 않은 소자분리막(12) 및 절연막 스페이서(15)에 증착된 코발트(17)는 식각용액에 의해서 제거되고, 게이트(14) 및 드레인 /소스 영역 상부에 증착된 코발트(17)는 실리콘과 반응하여 실리사이드(17a)화 되어 식각용액에 의해 제거되지 않는다. 실리사이드(17a) 형성 후 850∼950℃에서 10∼30초 동안 제2차 단시간 급속 열처리 하여 형성된 실리사이드(17a)를 안정한 상태로 만들어 준다. 코발트를 사용하여 코발트 실리사이드 형성시 높은 저항을 가진C49상은 낮은 저항을 가진 C54상으로 상변태의 완전성을 달성하여 실리사이드 저항을 작게 할 수 있고, 이로 인해 드레인/소스 영역의 저항 및 게이트 저항은 작아지고, 기생 다이오드에 의한 누설전류도 감소되어 반도체 소자의 전기적 특성은 향상된다.
본 발명의 살리사이드 형성 방법은 비정질 이온주입 전처리 공정시 게르마늄을 사용함으로써 게이트와 드레인/소스의 계면에 그레인 바운더리 인터섹션 지역을 형성시켜 실리사이드 형성에 도움을 주고 트랜지스터의 오프 전류 특성이 좋지 않아 유발되는 트랜지스터의 디그레데이션을 방지할 수 있고, 동시에 실리사이드 형성을 위해 코발트를 사용함으로써 높은 저항을 갖는 C49상에서 낮은 저항을 갖는 C54상으로 상변태의 완전성을 달성하여 실리사이드 저항을 작게 할 수 있고, 이로 인해 반도체 소자의 전기적 특성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판의 소자 분리 영역에 소자분리막을 형성하고, 반도체 기판에 게이트, 절연막 스페이서 및 드레인/ 소스 영역을 형성하고, 상기의 게이트 및 드레인/소스 영역의 계면에 살리사이드를 제조하는 살리사이드 형성 방법에 있어서,상기의 소자분리막, 게이트, 절연막 스페이서 및 드레인/소스 영역이 형성된 반도체 기판 전면에 게르마늄을 이온 주입하여 게이트 및 드레인/ 소스 영역에 그레인 바운더리 인터섹션 지역을 증가시키는 비정질 이온주입 전처리 단계;상기의 비정질 이온주입 전처리 단계 후 반도체 기판 전면에 코발트를 증착하는 코발트 증착 단계;상기의 게이트와 드레인/소스 영역의 계면에 코발트에 의하여 실리사이드화가 이루어지도록 코발트가 증착된 상기의 반도체 기판을 열처리하는 제1차 단시간 급속 열처리 단계;상기의 제1차 단시간 급속 열처리 단계 후, 실리사이드화에 기여하지 않은 코발트를 식각용액에 의해 식각하는 식각 단계; 및상기의 게이트 및 드레인/소스 영역의 계면에 실리사이드가 형성된 반도체 기판을 열처리하여 상기의 실리사이드를 안정한 상태로 만들어 주는 제2차 단시간 급속 열처리 단계를 구비한 것을 특징으로 하는 살리사이드 형성 방법.
- 제1항에 있어서, 상기의 비정질 이온주입 전처리 단계에서 게르마늄의 이온주입 에너지는 15KeV 내지 40KeV 이고, 도스는 1E14개/cm²내지 1E15개/cm²인 것을 특징으로 하는 살리사이드 형성 방법.
- 제1항에 있어서, 상기의 코발트 증착 단계에서 코발트 증착 두께는 350Å 내지 400Å 인 것을 특징으로 하는 살리사이드 형성 방법.
- 제1항에 있어서, 상기의 제1차 단시간 급속 열처리 단계는 650℃에서 750℃의 온도에서 10초 내지 30초 동안 열처리하는 것을 특징으로 하는 살리사이드 형성 방법.
- 제1항에 있어서, 상기의 식각 단계에서 식각용액은 황산과 과산화수소가 4:1의 비율로 희석된 용액인 것을 특징으로 하는 살리사이드 형성 방법.
- 제1항에 있어서, 상기의 제2차 단시간 급속 열처리 단계는 850℃에서 950℃의 온도에서 10초 내지 30초 동안 열처리하는 것을 특징으로 하는 살리사이드 형성 방법.
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| KR1019990068499A KR20010066622A (ko) | 1999-12-31 | 1999-12-31 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
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|---|---|
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| KR (1) | KR20010066622A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769129B1 (ko) * | 2005-12-29 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 실리사이드 형성 방법 |
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| KR20180043664A (ko) | 2016-10-20 | 2018-04-30 | 자동차부품연구원 | 고분자 수지 조성물 및 이를 포함하는 승용완구 |
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