JPH09232254A - 電極材料及びその製造方法 - Google Patents
電極材料及びその製造方法Info
- Publication number
- JPH09232254A JPH09232254A JP3596696A JP3596696A JPH09232254A JP H09232254 A JPH09232254 A JP H09232254A JP 3596696 A JP3596696 A JP 3596696A JP 3596696 A JP3596696 A JP 3596696A JP H09232254 A JPH09232254 A JP H09232254A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- phase
- substrate
- electrode material
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 素子の微細化に伴って電極が微細化される
と、Ｃ４９相からＣ５４相への相転移が抑制され、この
結果、抵抗率が増加する。 【解決手段】 Ｔｉ（Ｓｉ1-x Ｇｅx ）2 ；０．０１≦
ｘ≦０．２５からなる半導体装置用の電極材料。
と、Ｃ４９相からＣ５４相への相転移が抑制され、この
結果、抵抗率が増加する。 【解決手段】 Ｔｉ（Ｓｉ1-x Ｇｅx ）2 ；０．０１≦
ｘ≦０．２５からなる半導体装置用の電極材料。
Description
【０００１】
【発明の属する技術分野】本発明は電極材料及びその製
造方法に関し、より詳細にはシリコン半導体集積回路
（ＬＳＩ）における電極（配線を含む）を形成するため
の電極材料及びその製造方法に関する。
造方法に関し、より詳細にはシリコン半導体集積回路
（ＬＳＩ）における電極（配線を含む）を形成するため
の電極材料及びその製造方法に関する。
【０００２】
【従来の技術】シリコン半導体集積回路（ＬＳＩ：Larg
e Scale Integrated circuit）の一つである論理ＬＳＩ
では、高速化や低消費電力化を目的として素子の微細化
が進められている。微細化に伴う素子の幾何学的形状や
電気的特性の変化は「スケーリング則」に従う（文献
１；IEEE Trans. on Electron Devices ED-31,[4](198
4)G.Baccarani et al.p.452, 文献２；IEEE J.Solid-St
ate Circuits, SC-9,[5]Oct.(1974)R.H.Dennard et al.
p.256）。すなわち、ＬＳＩを構成する最も代表的な素
子であるＭＯＳＦＥＴ(Metal Oxide Semiconductor Fie
ld Effect Transistor）を例にとって説明すると、デバ
イス３次元寸法を１／κとしたときに基板ドープ濃度を
κ倍にすれば、ゲート遅延時間（τ）は１／κに、消費
電力（ＶＩ）は１／κ2 に改善されることが予想され
る。しかしながら実際には、配線部において接触抵抗
（Ｒｃ）がκ2 倍になり、配線抵抗（Ｒ）はκ倍になる
ため、ＲＣ遅延が増大し、素子の動作速度が遅くなると
いう問題が生じる（文献３；S.P.Murarka,"Silicides f
or VLSI Applications",(1983)Academic Press p.9-14,
文献４；S.M.Sze,南日、川辺、長谷川訳“半導体デバイ
ス”(1987)産業図書、p.394 ）。このようなＲＣ遅延の
増大は電極材料として使用されているＡｌや多結晶Ｓｉ
自体の抵抗（Ｒ）及びそれらとソース・ドレイン拡散層
との接触抵抗（Ｒｃ）の増加が主な原因である。
e Scale Integrated circuit）の一つである論理ＬＳＩ
では、高速化や低消費電力化を目的として素子の微細化
が進められている。微細化に伴う素子の幾何学的形状や
電気的特性の変化は「スケーリング則」に従う（文献
１；IEEE Trans. on Electron Devices ED-31,[4](198
4)G.Baccarani et al.p.452, 文献２；IEEE J.Solid-St
ate Circuits, SC-9,[5]Oct.(1974)R.H.Dennard et al.
p.256）。すなわち、ＬＳＩを構成する最も代表的な素
子であるＭＯＳＦＥＴ(Metal Oxide Semiconductor Fie
ld Effect Transistor）を例にとって説明すると、デバ
イス３次元寸法を１／κとしたときに基板ドープ濃度を
κ倍にすれば、ゲート遅延時間（τ）は１／κに、消費
電力（ＶＩ）は１／κ2 に改善されることが予想され
る。しかしながら実際には、配線部において接触抵抗
（Ｒｃ）がκ2 倍になり、配線抵抗（Ｒ）はκ倍になる
ため、ＲＣ遅延が増大し、素子の動作速度が遅くなると
いう問題が生じる（文献３；S.P.Murarka,"Silicides f
or VLSI Applications",(1983)Academic Press p.9-14,
文献４；S.M.Sze,南日、川辺、長谷川訳“半導体デバイ
ス”(1987)産業図書、p.394 ）。このようなＲＣ遅延の
増大は電極材料として使用されているＡｌや多結晶Ｓｉ
自体の抵抗（Ｒ）及びそれらとソース・ドレイン拡散層
との接触抵抗（Ｒｃ）の増加が主な原因である。
【０００３】このようなＲＣ遅延の問題を解決するため
に、ゲート電極やソース・ドレイン電極に金属シリサイ
ドを用いる、いわゆる「シリサイド化技術」が盛んに研
究されている（文献３、文献４）。電極材料の条件とし
ては、（１）抵抗率（Ｒ）が小さいこと、（２）ソース
・ドレイン拡散層との接触抵抗（Ｒｃ）が小さいこと、
（３）電極形成後に行われるドーパント活性化や層間絶
縁膜平坦化のための熱処理時において電気的特性などが
劣化しないこと、などが挙げられる。このような条件を
満たす金属シリサイド材料として高融点金属（ＩＶ−
Ａ、Ｖ−Ａ、ＶＩ−Ａ族）シリサイド及びＶIII −Ａ族
金属シリサイドが挙げられる。中でもチタンシリサイド
（ＴｉＳｉ2 ）は、低抵抗、高い耐熱温度など多くの優
れた点を有しており、電極材料として最も適していると
言われている（文献５；MaterialsScience and Enginee
ring, R11(1993)K.Maex p.53 ）。
に、ゲート電極やソース・ドレイン電極に金属シリサイ
ドを用いる、いわゆる「シリサイド化技術」が盛んに研
究されている（文献３、文献４）。電極材料の条件とし
ては、（１）抵抗率（Ｒ）が小さいこと、（２）ソース
・ドレイン拡散層との接触抵抗（Ｒｃ）が小さいこと、
（３）電極形成後に行われるドーパント活性化や層間絶
縁膜平坦化のための熱処理時において電気的特性などが
劣化しないこと、などが挙げられる。このような条件を
満たす金属シリサイド材料として高融点金属（ＩＶ−
Ａ、Ｖ−Ａ、ＶＩ−Ａ族）シリサイド及びＶIII −Ａ族
金属シリサイドが挙げられる。中でもチタンシリサイド
（ＴｉＳｉ2 ）は、低抵抗、高い耐熱温度など多くの優
れた点を有しており、電極材料として最も適していると
言われている（文献５；MaterialsScience and Enginee
ring, R11(1993)K.Maex p.53 ）。
【０００４】図１２（ａ）、（ｂ）はＳｉ基板上及び多
結晶Ｓｉ上にＴｉＳｉ2 を形成するサリサイド工程：(S
elf-Aligned Slicidation)を示した模式的断面図であ
り、図中１はＳｉ基板を示している。Ｓｉ基板１の所定
箇所にはソース・ドレイン拡散層２が形成されており、
Ｓｉ基板１上であってソース・ドレイン拡散層２、２間
にはゲート酸化膜３とサイドウォール酸化膜３´が形成
されている。また、ゲート酸化膜３の上方には多結晶Ｓ
ｉ層４が、素子の両端には素子分離酸化膜３″が所定膜
厚で形成されている。これらソース・ドレイン拡散層２
上及び多結晶Ｓｉ層４上にＴｉ層７やＴｉ−Ｓｉ層７´
を形成し（ａ）、アニール処理して、ＳｉＯ2 上の未反
応膜を自己整合的に除去することによってＴｉＳｉ2 層
９を形成させる（ｂ）。ソース・ドレイン拡散層２上に
形成されたＴｉＳｉ2 層９はソース・ドレイン電極を構
成し、ゲート酸化膜３の上に形成されたＴｉＳｉ2 層９
はゲート電極を構成する。
結晶Ｓｉ上にＴｉＳｉ2 を形成するサリサイド工程：(S
elf-Aligned Slicidation)を示した模式的断面図であ
り、図中１はＳｉ基板を示している。Ｓｉ基板１の所定
箇所にはソース・ドレイン拡散層２が形成されており、
Ｓｉ基板１上であってソース・ドレイン拡散層２、２間
にはゲート酸化膜３とサイドウォール酸化膜３´が形成
されている。また、ゲート酸化膜３の上方には多結晶Ｓ
ｉ層４が、素子の両端には素子分離酸化膜３″が所定膜
厚で形成されている。これらソース・ドレイン拡散層２
上及び多結晶Ｓｉ層４上にＴｉ層７やＴｉ−Ｓｉ層７´
を形成し（ａ）、アニール処理して、ＳｉＯ2 上の未反
応膜を自己整合的に除去することによってＴｉＳｉ2 層
９を形成させる（ｂ）。ソース・ドレイン拡散層２上に
形成されたＴｉＳｉ2 層９はソース・ドレイン電極を構
成し、ゲート酸化膜３の上に形成されたＴｉＳｉ2 層９
はゲート電極を構成する。
【０００５】Ｔｉ層７やＴｉ−Ｓｉ層７´の成膜には、
通常スパッタリング法や電子ビーム蒸着法などが用いら
れる。スパッタリング法は、ＴｉやＳｉなどのターゲッ
トをＡｒイオンでスパッタし、ターゲットと対向する位
置に置かれた基板上に成膜する方法である。電子ビーム
蒸着法は、ＴｉやＳｉなどの蒸発源を電子ビームで加熱
し、これらを蒸発させて成膜する方法である。
通常スパッタリング法や電子ビーム蒸着法などが用いら
れる。スパッタリング法は、ＴｉやＳｉなどのターゲッ
トをＡｒイオンでスパッタし、ターゲットと対向する位
置に置かれた基板上に成膜する方法である。電子ビーム
蒸着法は、ＴｉやＳｉなどの蒸発源を電子ビームで加熱
し、これらを蒸発させて成膜する方法である。
【０００６】図１３は上記スパッタリング法に用いられ
る装置を示した模式的断面図であり、図中１１は真空槽
を示している。真空槽１１には真空排気系１１ａが連設
されており、この真空排気系１１ａを駆動させて真空槽
１１内を所望の真空度に維持するようになっている。真
空槽１１内の所定箇所には保持手段（図示せず）を介し
てＳｉ基板１が固定され、Ｓｉ基板１の上方にはこれを
所定温度に加熱するためのヒータ１２が配設されてい
る。また真空槽１１内下部におけるＳｉ基板１と対向す
る箇所にはターゲットとしての蒸発源１３が配置されて
いる。
る装置を示した模式的断面図であり、図中１１は真空槽
を示している。真空槽１１には真空排気系１１ａが連設
されており、この真空排気系１１ａを駆動させて真空槽
１１内を所望の真空度に維持するようになっている。真
空槽１１内の所定箇所には保持手段（図示せず）を介し
てＳｉ基板１が固定され、Ｓｉ基板１の上方にはこれを
所定温度に加熱するためのヒータ１２が配設されてい
る。また真空槽１１内下部におけるＳｉ基板１と対向す
る箇所にはターゲットとしての蒸発源１３が配置されて
いる。
【０００７】上記構成の装置によりＴｉ層７やＴｉ−Ｓ
ｉ層７´を形成するには、まず洗浄処理されたＳｉ基板
１を真空槽１１の所定箇所に搬入・固定した後、真空排
気系１１ａを駆動して真空槽１１内を所望の真空度に設
定する。次に蒸発源１３をＡｒイオンでスパッタリング
すると共に、ヒータ１２によりＳｉ基板１を所定温度に
加熱し、スパッタリングされた蒸発物質をＳｉ基板１の
下面に照射する。
ｉ層７´を形成するには、まず洗浄処理されたＳｉ基板
１を真空槽１１の所定箇所に搬入・固定した後、真空排
気系１１ａを駆動して真空槽１１内を所望の真空度に設
定する。次に蒸発源１３をＡｒイオンでスパッタリング
すると共に、ヒータ１２によりＳｉ基板１を所定温度に
加熱し、スパッタリングされた蒸発物質をＳｉ基板１の
下面に照射する。
【０００８】図１４（ａ）〜（ｆ）はＳｉ基板１上もし
くは多結晶Ｓｉ層４上に形成されたＴｉ層７がアニール
処理によってＣ５４構造のＴｉＳｉ2 層１０へ変化する
様子を段階的に示した模式的拡大断面図である。
くは多結晶Ｓｉ層４上に形成されたＴｉ層７がアニール
処理によってＣ５４構造のＴｉＳｉ2 層１０へ変化する
様子を段階的に示した模式的拡大断面図である。
【０００９】Ｓｉ基板１にはＲＣＡ洗浄処理が施されて
おり、このＲＣＡ洗浄は過酸化水素水と高ｐＨのアルカ
リ液との混合液を用いた第１次洗浄処理と、過酸化水素
水と低ｐＨの酸液との混合液を用いた第２次洗浄処理と
に分けて施される。Ｓｉ基板１又は多結晶Ｓｉ層４上に
はスパッタリング法等によりＴｉ層７が形成されている
（ａ）。このＴｉ層７が形成されたＳｉ基板１又は多結
晶Ｓｉ層４にアニール処理を施すと、まずＴｉ層７中へ
Ｓｉが拡散し、Ｓｉ基板１又は多結晶Ｓｉ層４上にＴｉ
−Ｓｉ層７´が形成される（ｂ）。次に前記アニール処
理による凝集反応によりＣ４９構造のＴｉＳｉ2 微結晶
９ａが形成され（ｃ）、これを核にしてＣ４９構造のＴ
ｉＳｉ2 層９が形成される（ｄ）。次にＣ４９構造のＴ
ｉＳｉ2層９中にＣ５４構造のＴｉＳｉ2 微結晶１０ａ
が形成され（ｅ）、これを核にしてＣ５４構造のＴｉＳ
ｉ2 層１０が形成される（ｆ）。
おり、このＲＣＡ洗浄は過酸化水素水と高ｐＨのアルカ
リ液との混合液を用いた第１次洗浄処理と、過酸化水素
水と低ｐＨの酸液との混合液を用いた第２次洗浄処理と
に分けて施される。Ｓｉ基板１又は多結晶Ｓｉ層４上に
はスパッタリング法等によりＴｉ層７が形成されている
（ａ）。このＴｉ層７が形成されたＳｉ基板１又は多結
晶Ｓｉ層４にアニール処理を施すと、まずＴｉ層７中へ
Ｓｉが拡散し、Ｓｉ基板１又は多結晶Ｓｉ層４上にＴｉ
−Ｓｉ層７´が形成される（ｂ）。次に前記アニール処
理による凝集反応によりＣ４９構造のＴｉＳｉ2 微結晶
９ａが形成され（ｃ）、これを核にしてＣ４９構造のＴ
ｉＳｉ2 層９が形成される（ｄ）。次にＣ４９構造のＴ
ｉＳｉ2層９中にＣ５４構造のＴｉＳｉ2 微結晶１０ａ
が形成され（ｅ）、これを核にしてＣ５４構造のＴｉＳ
ｉ2 層１０が形成される（ｆ）。
【００１０】このように、アニール処理によるＣ５４構
造のＴｉＳｉ2 層１０の形成は、（１）ＳｉのＴｉ層７
中への拡散、（２）Ｃ４９構造のＴｉＳｉ2 層９の形
成、（３）Ｃ５４構造のＴｉＳｉ2 層１０の形成という
順序で進行する（文献６；Appl.Phys.Lett.51[14](198
7)J.C.Hensel et al.p.1100）。ここでＣ５４構造のＴ
ｉＳｉ2 層（以下、単にＣ５４層と記す）１０の抵抗率
（〜１５μΩ・ｃｍ）はＣ４９構造のＴｉＳｉ2 層（以
下、単にＣ４９層と記す）９の抵抗率（〜１００μΩ・
ｃｍ）よりも１桁小さいので、シリサイド化においては
Ｃ４９相からＣ５４相への相転移を効率よく進める必要
がある。
造のＴｉＳｉ2 層１０の形成は、（１）ＳｉのＴｉ層７
中への拡散、（２）Ｃ４９構造のＴｉＳｉ2 層９の形
成、（３）Ｃ５４構造のＴｉＳｉ2 層１０の形成という
順序で進行する（文献６；Appl.Phys.Lett.51[14](198
7)J.C.Hensel et al.p.1100）。ここでＣ５４構造のＴ
ｉＳｉ2 層（以下、単にＣ５４層と記す）１０の抵抗率
（〜１５μΩ・ｃｍ）はＣ４９構造のＴｉＳｉ2 層（以
下、単にＣ４９層と記す）９の抵抗率（〜１００μΩ・
ｃｍ）よりも１桁小さいので、シリサイド化においては
Ｃ４９相からＣ５４相への相転移を効率よく進める必要
がある。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＴｉＳｉ層の形成方法においては、素子の微細
化に伴って電極が微細化されると、Ｃ４９相からＣ５４
相への相転移が抑制され、この結果、抵抗率が増大する
といった課題があった。このような相転移抑制のメカニ
ズムについては不明な点が多いが、現段階ではシリサイ
ド化する時に発生する圧縮応力や、Ｃ４９層の粒径など
が相転移抑制に影響する主な要因として考えられている
（文献７；日経マイクロデバイス, 1994.6,p.52,文献
８；第４１回応用物理学関係連合講演会予稿30a-ZH-3(1
994)大内他,p.730) 。
た従来のＴｉＳｉ層の形成方法においては、素子の微細
化に伴って電極が微細化されると、Ｃ４９相からＣ５４
相への相転移が抑制され、この結果、抵抗率が増大する
といった課題があった。このような相転移抑制のメカニ
ズムについては不明な点が多いが、現段階ではシリサイ
ド化する時に発生する圧縮応力や、Ｃ４９層の粒径など
が相転移抑制に影響する主な要因として考えられている
（文献７；日経マイクロデバイス, 1994.6,p.52,文献
８；第４１回応用物理学関係連合講演会予稿30a-ZH-3(1
994)大内他,p.730) 。
【００１２】本発明は上記課題に鑑みなされたものであ
って、微細化された電極においても効率的にＣ５４層を
形成することができ、抵抗率の増大を抑制することがで
きる電極材料及びその製造方法を提供することを目的と
している。
って、微細化された電極においても効率的にＣ５４層を
形成することができ、抵抗率の増大を抑制することがで
きる電極材料及びその製造方法を提供することを目的と
している。
【００１３】
【課題を解決するための手段及びその効果】Ｃ４９相か
らＣ５４相への相転移を促進するための方法の一つとし
て、ＴｉＳｉ2 にＴｉとＳｉ以外の物質を添加する方法
が考えられる。添加する物質の条件としては、ＴｉＳｉ
2 の場合よりも低いアニール温度でＣ５４構造を形成す
ること、形成されたＣ５４層が低抵抗であること、等が
求められる。
らＣ５４相への相転移を促進するための方法の一つとし
て、ＴｉＳｉ2 にＴｉとＳｉ以外の物質を添加する方法
が考えられる。添加する物質の条件としては、ＴｉＳｉ
2 の場合よりも低いアニール温度でＣ５４構造を形成す
ること、形成されたＣ５４層が低抵抗であること、等が
求められる。
【００１４】ＴｉＳｉ2 以外の物質であってＣ５４構造
を形成する物質にはＴｉＧｅ2 、ＺｒＳｎ2 がある（文
献９； W.B.Pearson, "A Hand Book of Lattice Spacin
g and Structures of Materials and Alloys",(1958)Pe
rgamon Press, London p.251) 。このうちＴｉＧｅ2
は、共晶点がＴｉＳｉ2 のそれよりも４００℃以上低く
（ＴｉＳｉ2 ：１３３０℃、ＴｉＧｅ2 ：９００℃、文
献１０；T.B.Massalski,"Binary Alloy Phase Diagram
s" ,3 (1990)ASM International,p.2012-2013,3367,337
0-3371)かつ、低抵抗（２０〜３５μΩ・ｃｍ）である
（文献１１； NATOASI Series E: Applied Sciences 22
2 (1992)(米) S.P.Ashburn and M.C.Ozuturk,p.375)。
を形成する物質にはＴｉＧｅ2 、ＺｒＳｎ2 がある（文
献９； W.B.Pearson, "A Hand Book of Lattice Spacin
g and Structures of Materials and Alloys",(1958)Pe
rgamon Press, London p.251) 。このうちＴｉＧｅ2
は、共晶点がＴｉＳｉ2 のそれよりも４００℃以上低く
（ＴｉＳｉ2 ：１３３０℃、ＴｉＧｅ2 ：９００℃、文
献１０；T.B.Massalski,"Binary Alloy Phase Diagram
s" ,3 (1990)ASM International,p.2012-2013,3367,337
0-3371)かつ、低抵抗（２０〜３５μΩ・ｃｍ）である
（文献１１； NATOASI Series E: Applied Sciences 22
2 (1992)(米) S.P.Ashburn and M.C.Ozuturk,p.375)。
【００１５】また、電極材料としてシリサイドの代わり
にゲルマナイドを用いた例が数例報告されている（文献
５）。ゲルマナイド化はシリサイド化と同様の方法で行
われ、ゲルマナイド化過程もシリサイド化のそれと類似
している（文献１２； Mat.Res. Soc. Symp. Proc.47(1
985)E.D.Marshall et al.p.161)。Ｍａｅｘ（文献５）
によれば、一般にゲルマナイドはシリサイドより低温で
形成されるものであり、ＣｏＧｅ2 のようにＣｏＳｉ2
よりも約３００℃も低いアニール温度で形成されるもの
もある。
にゲルマナイドを用いた例が数例報告されている（文献
５）。ゲルマナイド化はシリサイド化と同様の方法で行
われ、ゲルマナイド化過程もシリサイド化のそれと類似
している（文献１２； Mat.Res. Soc. Symp. Proc.47(1
985)E.D.Marshall et al.p.161)。Ｍａｅｘ（文献５）
によれば、一般にゲルマナイドはシリサイドより低温で
形成されるものであり、ＣｏＧｅ2 のようにＣｏＳｉ2
よりも約３００℃も低いアニール温度で形成されるもの
もある。
【００１６】本発明者らは、ＴｉＳｉ2 にＧｅを添加し
たＴｉ（Ｓｉ1-x Ｇｅx ）2 を電極の形成に用いた場
合、ｘが所定の範囲の値である場合にＣ４９相からＣ５
４相への相転移温度が低下して、微細化された電極にお
いても効率的にＣ５４層が形成されることを見い出し、
本発明を完成するに至った。
たＴｉ（Ｓｉ1-x Ｇｅx ）2 を電極の形成に用いた場
合、ｘが所定の範囲の値である場合にＣ４９相からＣ５
４相への相転移温度が低下して、微細化された電極にお
いても効率的にＣ５４層が形成されることを見い出し、
本発明を完成するに至った。
【００１７】すなわち本発明に係る電極材料は、Ｔｉ
（Ｓｉ1-x Ｇｅx ）2 ；０．０１≦ｘ≦０．２５からな
ることを特徴としている。
（Ｓｉ1-x Ｇｅx ）2 ；０．０１≦ｘ≦０．２５からな
ることを特徴としている。
【００１８】Ｔｉ（Ｓｉ1-x Ｇｅx ）2 のＧｅ濃度ｘに
ついては、ｘ＝０％、３０％、５０％ではＴｉＳｉ2 と
比較して相転移温度はほとんど変化しないと報告されて
いる（文献１１、文献１２) 。しかし、本発明に係る電
極材料ではＧｅ濃度ｘが０．０１≦ｘ≦０．２５の範囲
であり、Ｇｅ濃度を比較的低い範囲に抑えることによっ
てシリサイド化後の体積膨張が抑制され、Ｔｉ（Ｓｉ
1-x Ｇｅx ）2 層中に発生する圧縮応力が低減されてＣ
４９相からＣ５４相への相転移が促進される。よって微
細化された電極においても効率的にＣ５４層を形成する
ことができ、抵抗率の増大を抑制することができる。
ついては、ｘ＝０％、３０％、５０％ではＴｉＳｉ2 と
比較して相転移温度はほとんど変化しないと報告されて
いる（文献１１、文献１２) 。しかし、本発明に係る電
極材料ではＧｅ濃度ｘが０．０１≦ｘ≦０．２５の範囲
であり、Ｇｅ濃度を比較的低い範囲に抑えることによっ
てシリサイド化後の体積膨張が抑制され、Ｔｉ（Ｓｉ
1-x Ｇｅx ）2 層中に発生する圧縮応力が低減されてＣ
４９相からＣ５４相への相転移が促進される。よって微
細化された電極においても効率的にＣ５４層を形成する
ことができ、抵抗率の増大を抑制することができる。
【００１９】また、本発明に係る電極材料の製造方法
は、Ｔｉ−Ｇｅ合金層を形成し、これをシリサイド化す
ることを特徴としている。
は、Ｔｉ−Ｇｅ合金層を形成し、これをシリサイド化す
ることを特徴としている。
【００２０】Ｔｉ（Ｓｉ1-x Ｇｅx ）2 層の形成方法と
しては、Ｓｉ上にＧｅ層、Ｔｉ層を順次形成し、シリサ
イド化する方法が報告されている（文献１１）。
しては、Ｓｉ上にＧｅ層、Ｔｉ層を順次形成し、シリサ
イド化する方法が報告されている（文献１１）。
【００２１】図１５（ａ）、（ｂ）は該方法を説明する
ために示した模式的断面図であり、図中１４はＧｅ層を
示している。Ｇｅ層１４はＳｉ基板１及び多結晶Ｓｉ層
４上に形成されており、Ｇｅ層１４の上部にはＴｉ層７
が形成されている（ａ）。これにアニール処理を施すこ
とによりＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６とする
（ｂ）。
ために示した模式的断面図であり、図中１４はＧｅ層を
示している。Ｇｅ層１４はＳｉ基板１及び多結晶Ｓｉ層
４上に形成されており、Ｇｅ層１４の上部にはＴｉ層７
が形成されている（ａ）。これにアニール処理を施すこ
とによりＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６とする
（ｂ）。
【００２２】しかしながら、図１５（ａ）、（ｂ）に示
した方法ではシリサイド化後の体積膨張によってＴｉ
（Ｓｉ1-x Ｇｅx ）2 細線６に圧縮応力が発生し、Ｃ４
９相からＣ５４相への相転移が抑制される可能性があ
る。
した方法ではシリサイド化後の体積膨張によってＴｉ
（Ｓｉ1-x Ｇｅx ）2 細線６に圧縮応力が発生し、Ｃ４
９相からＣ５４相への相転移が抑制される可能性があ
る。
【００２３】本発明に係る上記電極材料の製造方法によ
れば、Ｔｉ層７よりもシリサイド化後の体積膨張率が小
さいＴｉ1-y Ｇｅy 合金層を形成し、これにアニール処
理を施すことによってシリサイド化するため、シリサイ
ド化後の体積膨張による圧縮応力が低減され、Ｃ４９相
からＣ５４相への相転移を効率良く促進することができ
る。
れば、Ｔｉ層７よりもシリサイド化後の体積膨張率が小
さいＴｉ1-y Ｇｅy 合金層を形成し、これにアニール処
理を施すことによってシリサイド化するため、シリサイ
ド化後の体積膨張による圧縮応力が低減され、Ｃ４９相
からＣ５４相への相転移を効率良く促進することができ
る。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態に係る
電極材料とその製造方法を図面に基づいて説明する。な
お、従来と同一の機能を有する構成部品には同一の符合
を付してある。
電極材料とその製造方法を図面に基づいて説明する。な
お、従来と同一の機能を有する構成部品には同一の符合
を付してある。
【００２５】図１（ａ）、（ｂ）は実施の形態に係る電
極材料の製造方法を工程順に示した模式的断面図であ
る。図中１はＲＣＡ洗浄が行われたＳｉ基板を示してお
り、Ｓｉ基板１上の複数の所定箇所にはソース・ドレイ
ン拡散層２が形成されている。Ｓｉ基板１上であってソ
ース・ドレイン拡散層２、２間には所定膜厚のゲート酸
化膜３が形成されている。ゲート酸化膜３上には、ＬＰ
ＣＶＤ（Low Pressure Chemical Vapor Deposition）法
によって所定膜厚とされ、次にリソグラフィ工程によっ
て所定線幅とされた多結晶Ｓｉ層４が形成されている。
実施の形態に係る電極材料の製造方法においては、この
多結晶Ｓｉ４上、及びＳｉ基板１のソース・ドレイン拡
散層２上の所定箇所に、図１３で示した装置を用いてス
パッタリング法によりＴｉ1-y Ｇｅy 層５を所定膜厚形
成する（ａ）。
極材料の製造方法を工程順に示した模式的断面図であ
る。図中１はＲＣＡ洗浄が行われたＳｉ基板を示してお
り、Ｓｉ基板１上の複数の所定箇所にはソース・ドレイ
ン拡散層２が形成されている。Ｓｉ基板１上であってソ
ース・ドレイン拡散層２、２間には所定膜厚のゲート酸
化膜３が形成されている。ゲート酸化膜３上には、ＬＰ
ＣＶＤ（Low Pressure Chemical Vapor Deposition）法
によって所定膜厚とされ、次にリソグラフィ工程によっ
て所定線幅とされた多結晶Ｓｉ層４が形成されている。
実施の形態に係る電極材料の製造方法においては、この
多結晶Ｓｉ４上、及びＳｉ基板１のソース・ドレイン拡
散層２上の所定箇所に、図１３で示した装置を用いてス
パッタリング法によりＴｉ1-y Ｇｅy 層５を所定膜厚形
成する（ａ）。
【００２６】Ｔｉ1-y Ｇｅy 層５の膜厚は、Ｔｉ（Ｓｉ
1-x Ｇｅx ）2 細線６におけるｘの値が０．０１≦ｘ≦
０．２５の範囲になるように以下に説明する表１に基づ
いて設定された値のものとする。また、成膜時の蒸発源
１３（図１３）としては、Ｔｉ1-y Ｇｅy 層５と同一組
成を有するものを用いる。次にこれにアニール処理を施
すことによりＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６を形成す
る（ｂ）。
1-x Ｇｅx ）2 細線６におけるｘの値が０．０１≦ｘ≦
０．２５の範囲になるように以下に説明する表１に基づ
いて設定された値のものとする。また、成膜時の蒸発源
１３（図１３）としては、Ｔｉ1-y Ｇｅy 層５と同一組
成を有するものを用いる。次にこれにアニール処理を施
すことによりＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６を形成す
る（ｂ）。
【００２７】添加するＧｅ濃度やＴｉ1-y Ｇｅy 層の膜
厚は、以下に示す計算によって容易に見積ることができ
る。
厚は、以下に示す計算によって容易に見積ることができ
る。
【００２８】＜Ｔｉ（Ｓｉ1-x Ｇｅx ）2 を形成するた
めのＴｉ1-y Ｇｅy の組成比ｙと膜厚ｈの計算方法＞こ
こで、Ｔｉ（Ｓｉ1-x Ｇｅx ）2 相は、Ｔｉ1-x Ｓｉ
2(1-x)相とＴｉx Ｇｅ2x相の二つの相が固溶した状態と
考えられるので、固溶後の格子定数はVegard則に従うと
仮定する。このとき膜厚ｔのＴｉを用いてＴｉ（Ｓｉ
1-x Ｇｅx ）2 を形成する場合、固溶前のそれぞれの相
について、 １）Ｔｉ1-x Ｓｉ2(1-x)相では Ｔｉ膜厚：（１−ｘ）ｔ 〔数１〕 Ｓｉ膜厚：２．２７（１−ｘ）ｔ〔数２〕 が必要であり、 膜厚２．５１（１−ｘ）ｔ 〔数３〕 のＴｉ1-x Ｓｉ2(1-x)相が形成される。
めのＴｉ1-y Ｇｅy の組成比ｙと膜厚ｈの計算方法＞こ
こで、Ｔｉ（Ｓｉ1-x Ｇｅx ）2 相は、Ｔｉ1-x Ｓｉ
2(1-x)相とＴｉx Ｇｅ2x相の二つの相が固溶した状態と
考えられるので、固溶後の格子定数はVegard則に従うと
仮定する。このとき膜厚ｔのＴｉを用いてＴｉ（Ｓｉ
1-x Ｇｅx ）2 を形成する場合、固溶前のそれぞれの相
について、 １）Ｔｉ1-x Ｓｉ2(1-x)相では Ｔｉ膜厚：（１−ｘ）ｔ 〔数１〕 Ｓｉ膜厚：２．２７（１−ｘ）ｔ〔数２〕 が必要であり、 膜厚２．５１（１−ｘ）ｔ 〔数３〕 のＴｉ1-x Ｓｉ2(1-x)相が形成される。
【００２９】 ２）Ｔｉx Ｇｅ2x相では Ｔｉ膜厚：ｘｔ 〔数４〕 Ｇｅ膜厚：２．３６ｘｔ 〔数５〕 が必要であり、 膜厚２．６２ｘｔ 〔数６〕 のＴｉx Ｇｅ2x相が形成される。
【００３０】ここで、Ｇｅ層及びＴｉx Ｇｅ2x層の膜厚
はそれぞれＳｉ及びＴｉＳｉ2 との格子定数差から求め
た。また、形成されるＴｉ（Ｓｉ1-x Ｇｅx ）2 層の膜
厚は〔数３〕と〔数６〕の和となり ２．５１（１−ｘ）ｔ＋２．６２ｘｔ＝（２．５１＋０．１１ｘ）ｔ 〔数７〕 で与えられる。
はそれぞれＳｉ及びＴｉＳｉ2 との格子定数差から求め
た。また、形成されるＴｉ（Ｓｉ1-x Ｇｅx ）2 層の膜
厚は〔数３〕と〔数６〕の和となり ２．５１（１−ｘ）ｔ＋２．６２ｘｔ＝（２．５１＋０．１１ｘ）ｔ 〔数７〕 で与えられる。
【００３１】上記計算方法を用いることにより、例えば
シリサイド化後のＴｉ（Ｓｉ1-x Ｇｅx ）2 層の膜厚と
Ｇｅ濃度とから、該Ｔｉ（Ｓｉ1-x Ｇｅx ）2 層を形成
するために必要なＴｉ1-y Ｇｅy 層の膜厚ｈと組成比ｙ
を以下のようにして求めることができる。
シリサイド化後のＴｉ（Ｓｉ1-x Ｇｅx ）2 層の膜厚と
Ｇｅ濃度とから、該Ｔｉ（Ｓｉ1-x Ｇｅx ）2 層を形成
するために必要なＴｉ1-y Ｇｅy 層の膜厚ｈと組成比ｙ
を以下のようにして求めることができる。
【００３２】例えば膜厚が７０ｎｍのＴｉ（Ｓｉ1-x Ｇ
ｅx ）2 （Ｇｅ濃度ｘ＝０．０１）のシリサイド層を形
成する場合、この層がＴｉ0.01Ｇｅ0.02とＴｉ0.99Ｓｉ
1.98の二つの層が固溶して形成されたと仮定すると、必
要なＴｉ層の膜厚ｔは上記〔数７〕より （２．５１＋０．１１×０．０１）ｔ＝７０ ゆえにｔ
＝２７．８８ｎｍ となる。これを用いると、Ｔｉ0.01Ｇｅ0.02層の膜厚は
〔数６〕より ２．６２×０．０１×２７．８８＝０．７３（ｎｍ） Ｔｉ0.99Ｓｉ1.98層の形成に必要なＴｉ層の膜厚は〔数
１〕より （１−０．０１）×２７．８８＝２７．６０（ｎｍ） となる。ここで、シリサイド化前のＴｉ1-y Ｇｅy 相
が、Ｔｉ0.01Ｇｅ0.02相とＴｉ0.99Ｓｉ1.98相を形成す
るためのＴｉの二つの相が固溶した状態であり、その格
子定数がVegard則に従うと仮定すると、シリサイド化前
に成膜するＴｉ1-yＧｅy 層の膜厚は二つの層の膜厚の
和によって与えられる。
ｅx ）2 （Ｇｅ濃度ｘ＝０．０１）のシリサイド層を形
成する場合、この層がＴｉ0.01Ｇｅ0.02とＴｉ0.99Ｓｉ
1.98の二つの層が固溶して形成されたと仮定すると、必
要なＴｉ層の膜厚ｔは上記〔数７〕より （２．５１＋０．１１×０．０１）ｔ＝７０ ゆえにｔ
＝２７．８８ｎｍ となる。これを用いると、Ｔｉ0.01Ｇｅ0.02層の膜厚は
〔数６〕より ２．６２×０．０１×２７．８８＝０．７３（ｎｍ） Ｔｉ0.99Ｓｉ1.98層の形成に必要なＴｉ層の膜厚は〔数
１〕より （１−０．０１）×２７．８８＝２７．６０（ｎｍ） となる。ここで、シリサイド化前のＴｉ1-y Ｇｅy 相
が、Ｔｉ0.01Ｇｅ0.02相とＴｉ0.99Ｓｉ1.98相を形成す
るためのＴｉの二つの相が固溶した状態であり、その格
子定数がVegard則に従うと仮定すると、シリサイド化前
に成膜するＴｉ1-yＧｅy 層の膜厚は二つの層の膜厚の
和によって与えられる。
【００３３】０．７３＋２７．６０＝２８．３３ ゆ
えにｈ＝２８．３３（ｎｍ） 一方、シリサイド化後のＴｉとＧｅの組成比が Ｔｉ：Ｇｅ＝１：０．０２ となることより、組成比ｙは （１−ｙ）：ｙ＝１：０．０２ ゆえにｙ＝０．０２ となる。
えにｈ＝２８．３３（ｎｍ） 一方、シリサイド化後のＴｉとＧｅの組成比が Ｔｉ：Ｇｅ＝１：０．０２ となることより、組成比ｙは （１−ｙ）：ｙ＝１：０．０２ ゆえにｙ＝０．０２ となる。
【００３４】以上の結果より、例えば膜厚が７０ｎｍの
Ｔｉ（Ｓｉ1-x Ｇｅx ）2 （Ｇｅ濃度ｘ＝０．０１）の
シリサイド層を形成するためには、シリサイド化前にＴ
ｉ0.98Ｇｅ0.02の組成の膜を膜厚２８．３３ｎｍ成長さ
せればよい。
Ｔｉ（Ｓｉ1-x Ｇｅx ）2 （Ｇｅ濃度ｘ＝０．０１）の
シリサイド層を形成するためには、シリサイド化前にＴ
ｉ0.98Ｇｅ0.02の組成の膜を膜厚２８．３３ｎｍ成長さ
せればよい。
【００３５】同様にしてＧｅ濃度ｘを変化させた場合の
膜厚７０ｎｍのＴｉ（Ｓｉ1-x Ｇｅx ）2 層（Ｇｅ濃度
０≦ｘ≦０．５０）を形成する時の条件が、 １）Ｔｉ（Ｓｉ1-x Ｇｅx ）2 をＴｉ層、Ｇｅ層及びＳ
ｉ層の多層膜から形成する場合、 ２）Ｔｉ（Ｓｉ1-x Ｇｅx ）2 をＴｉ1-y Ｇｅy 層及び
Ｓｉ層から形成する場合、のそれぞれについて下記の表
１に示した。表１中のＮｏ．は各組成Ｎｏ．を示してお
り、実施例に係るＧｅの濃度ｘの範囲には＊を付してあ
る。また、表１中のＧｅの濃度ｘ及びＳｉ層膜厚のデー
タは、上記１）、２）の両方の場合に共通したデータで
ある。
膜厚７０ｎｍのＴｉ（Ｓｉ1-x Ｇｅx ）2 層（Ｇｅ濃度
０≦ｘ≦０．５０）を形成する時の条件が、 １）Ｔｉ（Ｓｉ1-x Ｇｅx ）2 をＴｉ層、Ｇｅ層及びＳ
ｉ層の多層膜から形成する場合、 ２）Ｔｉ（Ｓｉ1-x Ｇｅx ）2 をＴｉ1-y Ｇｅy 層及び
Ｓｉ層から形成する場合、のそれぞれについて下記の表
１に示した。表１中のＮｏ．は各組成Ｎｏ．を示してお
り、実施例に係るＧｅの濃度ｘの範囲には＊を付してあ
る。また、表１中のＧｅの濃度ｘ及びＳｉ層膜厚のデー
タは、上記１）、２）の両方の場合に共通したデータで
ある。
【００３６】
【表１】
【００３７】一般に、スパッタリング法や電子ビーム蒸
着法により化合物や合金等の膜を成膜する場合、蒸発源
を構成する物質の蒸気圧の違いにより、蒸発源と形成さ
れた薄膜との間で組成のずれを生じることが知られてい
る。しかしながら、ＴｉとＧｅの場合は前記蒸気圧の差
が小さいため、組成のずれは無視することができる。し
たがって、例えばＴｉ1-y Ｇｅy （０．０２≦ｙ≦０．
３３）の組成の膜を形成するためには、この膜組成と同
じ組成の蒸発源であるＴｉ1-y Ｇｅy （０．０２≦ｙ≦
０．３３）を用いればよい。
着法により化合物や合金等の膜を成膜する場合、蒸発源
を構成する物質の蒸気圧の違いにより、蒸発源と形成さ
れた薄膜との間で組成のずれを生じることが知られてい
る。しかしながら、ＴｉとＧｅの場合は前記蒸気圧の差
が小さいため、組成のずれは無視することができる。し
たがって、例えばＴｉ1-y Ｇｅy （０．０２≦ｙ≦０．
３３）の組成の膜を形成するためには、この膜組成と同
じ組成の蒸発源であるＴｉ1-y Ｇｅy （０．０２≦ｙ≦
０．３３）を用いればよい。
【００３８】一方、Ｔｉ1-y Ｇｅy 層を形成するための
蒸発源としては、ＴｉとＧｅの二つの蒸発源を同時スパ
ッタもしくは同時蒸着させる方法も考えられるが、蒸発
源のコストや装置コスト等の点を考慮すると、Ｔｉ1-y
Ｇｅy 組成からなる一つの蒸発源を用いるのが望まし
い。
蒸発源としては、ＴｉとＧｅの二つの蒸発源を同時スパ
ッタもしくは同時蒸着させる方法も考えられるが、蒸発
源のコストや装置コスト等の点を考慮すると、Ｔｉ1-y
Ｇｅy 組成からなる一つの蒸発源を用いるのが望まし
い。
【００３９】
【実施例及び比較例】図１（ａ）、（ｂ）に示した電極
材料及びその製造方法の実施例及び比較例を下記の実験
例１〜４に基づいて説明する。
材料及びその製造方法の実施例及び比較例を下記の実験
例１〜４に基づいて説明する。
【００４０】＜実験例１＞図２（ａ）〜（ｄ）は実験例
１における電極材料の製造方法を示した模式的断面図で
ある。実験例１においては、表１中の組成Ｎｏ．１〜１
２における多結晶Ｓｉ層４の膜厚、Ｔｉ1-y Ｇｅy 層５
の膜厚ｈ及び組成比ｙに関してのデータを基にＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 細線６を作製した。上記組成Ｎｏ．順
に比較例１（ｘ＝０）、実施例１〜６（ｘ＝０．０１、
０．０５、０．１０、０．１５、０．２０、０．２
５）、比較例２〜６（ｘ＝０．３０、０．３５、０．４
０、０．４５、０．５０）とする。
１における電極材料の製造方法を示した模式的断面図で
ある。実験例１においては、表１中の組成Ｎｏ．１〜１
２における多結晶Ｓｉ層４の膜厚、Ｔｉ1-y Ｇｅy 層５
の膜厚ｈ及び組成比ｙに関してのデータを基にＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 細線６を作製した。上記組成Ｎｏ．順
に比較例１（ｘ＝０）、実施例１〜６（ｘ＝０．０１、
０．０５、０．１０、０．１５、０．２０、０．２
５）、比較例２〜６（ｘ＝０．３０、０．３５、０．４
０、０．４５、０．５０）とする。
【００４１】まずＲＣＡ洗浄を行ったｐ−Ｓｉ（１０
０）基板（直径６インチ、抵抗率１０Ω・ｃｍ）１上に
熱酸化膜（ＳｉＯ2 ）３ａを膜厚７０ｎｍとなるように
形成し、その上にＬＰＣＶＤ法によって多結晶Ｓｉ層４
を膜厚がそれぞれ表１中の値となるよう形成した
（ａ）。次に、この多結晶Ｓｉ層４に、リソグラフィ工
程を施して線幅０．２〜０．８μｍの配線パターン４ａ
を形成した（ｂ）。この配線パターン４ａに以下の工程
を施しＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６（ｘ＝０〜０．
５０）をそれぞれ形成した。
０）基板（直径６インチ、抵抗率１０Ω・ｃｍ）１上に
熱酸化膜（ＳｉＯ2 ）３ａを膜厚７０ｎｍとなるように
形成し、その上にＬＰＣＶＤ法によって多結晶Ｓｉ層４
を膜厚がそれぞれ表１中の値となるよう形成した
（ａ）。次に、この多結晶Ｓｉ層４に、リソグラフィ工
程を施して線幅０．２〜０．８μｍの配線パターン４ａ
を形成した（ｂ）。この配線パターン４ａに以下の工程
を施しＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６（ｘ＝０〜０．
５０）をそれぞれ形成した。
【００４２】まず図１３に示した装置を用い、Ｔｉ1-y
Ｇｅy （ｙ＝０〜０．５０）の組成の蒸発源１３を用い
てスパッタリング法によってＴｉ1-y Ｇｅy 層５を膜厚
ｈがそれぞれ表１中に示した組成Ｎｏ．１〜１２の値と
なるよう形成した（ｃ）。成膜時のＲＦパワーを２ｋ
Ｗ、Ａｒガス圧を８ｍＴｏｒｒ、基板温度を室温（２５
℃）とした。
Ｇｅy （ｙ＝０〜０．５０）の組成の蒸発源１３を用い
てスパッタリング法によってＴｉ1-y Ｇｅy 層５を膜厚
ｈがそれぞれ表１中に示した組成Ｎｏ．１〜１２の値と
なるよう形成した（ｃ）。成膜時のＲＦパワーを２ｋ
Ｗ、Ａｒガス圧を８ｍＴｏｒｒ、基板温度を室温（２５
℃）とした。
【００４３】次に上記試料をＲＴＰ（Rapid Thermal Pr
ocess)炉に搬入し、８５０℃程度で２０秒間のアニール
処理を行い、膜厚約７０ｎｍのＴｉ（Ｓｉ1-x Ｇｅx ）
2 細線６を形成した（ｄ）。
ocess)炉に搬入し、８５０℃程度で２０秒間のアニール
処理を行い、膜厚約７０ｎｍのＴｉ（Ｓｉ1-x Ｇｅx ）
2 細線６を形成した（ｄ）。
【００４４】熱酸化膜３ａ上の未反応のＴｉ1-y Ｇｅy
は希ＨＦにより除去した。
は希ＨＦにより除去した。
【００４５】作製したＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６
の組成はオージェ電子分光法（ＡＥＳ）によって測定
し、目標組成とほぼ一致していることを確認した。
の組成はオージェ電子分光法（ＡＥＳ）によって測定
し、目標組成とほぼ一致していることを確認した。
【００４６】（１）Ｃ５４相の割合Ｚの線幅依存性 上記実験例１において作製したＴｉ（Ｓｉ1-x Ｇｅx ）
2 細線６の結晶構造をＸ線回折（ＸＲＤ）法によって調
べた。Ｃ４９相は（１３１）面に、Ｃ５４相は（３１
１）面にそれぞれ強く配向していた。ここでＴｉ（Ｓｉ
1-x Ｇｅx ）2 細線６中のＣ５４相の割合を評価するた
めに、下記の〔数８〕式に示すようなパラメータＺ（以
下、単にＺと記す）を定義した。
2 細線６の結晶構造をＸ線回折（ＸＲＤ）法によって調
べた。Ｃ４９相は（１３１）面に、Ｃ５４相は（３１
１）面にそれぞれ強く配向していた。ここでＴｉ（Ｓｉ
1-x Ｇｅx ）2 細線６中のＣ５４相の割合を評価するた
めに、下記の〔数８〕式に示すようなパラメータＺ（以
下、単にＺと記す）を定義した。
【００４７】
【数８】
【００４８】ここで、ＩC54 （３１１）及びＩC49 （１
３１）はそれぞれ、Ｃ５４相の（３１１）面及びＣ４９
相の（１３１）面からのＸ線回折強度を示している。
３１）はそれぞれ、Ｃ５４相の（３１１）面及びＣ４９
相の（１３１）面からのＸ線回折強度を示している。
【００４９】図３は実験例１において作製したＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 細線６（例として比較例１（ｘ＝
０）、実施例１（ｘ＝０．０１）、実施例４（ｘ＝０．
１５）、実施例６（ｘ＝０．２５）、比較例６（ｘ＝
０．５０）の場合）におけるＣ５４相の割合Ｚと線幅と
の関係を示したグラフである。
ｉ1-x Ｇｅx ）2 細線６（例として比較例１（ｘ＝
０）、実施例１（ｘ＝０．０１）、実施例４（ｘ＝０．
１５）、実施例６（ｘ＝０．２５）、比較例６（ｘ＝
０．５０）の場合）におけるＣ５４相の割合Ｚと線幅と
の関係を示したグラフである。
【００５０】図３から明らかなように、Ｇｅを添加しな
かった場合（比較例１（ｘ＝０））は、線幅が約０．５
μｍ以下になるとＣ５４相の割合Ｚが急激に減少し、特
に線幅が０．２０μｍ以下の場合においてはＺ＝０とな
った。また、Ｇｅを必要以上に添加した場合（比較例６
（ｘ＝０．５０））も、線幅が約０．４５μｍ以下にな
るとＣ５４相の割合Ｚが急激に減少し、特に線幅が０．
２０μｍ以下の場合においてはＣ５４相の割合Ｚが約
０．４以下となった。これに対してＧｅを所定量添加し
た場合（実施例１、４、６（ｘ＝０．０１、０．１５、
０．２５））は線幅が０．２〜０．８μｍの範囲でいず
れもＣ５４相の割合Ｚが０．５以上となり、比較例１、
６（ｘ＝０、０．５０）に係る電極材料の場合よりも良
好な値となった。
かった場合（比較例１（ｘ＝０））は、線幅が約０．５
μｍ以下になるとＣ５４相の割合Ｚが急激に減少し、特
に線幅が０．２０μｍ以下の場合においてはＺ＝０とな
った。また、Ｇｅを必要以上に添加した場合（比較例６
（ｘ＝０．５０））も、線幅が約０．４５μｍ以下にな
るとＣ５４相の割合Ｚが急激に減少し、特に線幅が０．
２０μｍ以下の場合においてはＣ５４相の割合Ｚが約
０．４以下となった。これに対してＧｅを所定量添加し
た場合（実施例１、４、６（ｘ＝０．０１、０．１５、
０．２５））は線幅が０．２〜０．８μｍの範囲でいず
れもＣ５４相の割合Ｚが０．５以上となり、比較例１、
６（ｘ＝０、０．５０）に係る電極材料の場合よりも良
好な値となった。
【００５１】以上説明したように、Ｇｅ濃度Ｘが０．０
１≦Ｘ≦０．２５の範囲である実施例１〜６（組成Ｎ
ｏ．２〜７）に係る電極材料においては、Ｃ４９相から
Ｃ５４相への相転移が促進されるため、微細化された電
極においても効率的にＣ５４相を形成することができ
た。
１≦Ｘ≦０．２５の範囲である実施例１〜６（組成Ｎ
ｏ．２〜７）に係る電極材料においては、Ｃ４９相から
Ｃ５４相への相転移が促進されるため、微細化された電
極においても効率的にＣ５４相を形成することができ
た。
【００５２】（２）シート抵抗Ｒの線幅依存性 上記実験例１において作製したＴｉ（Ｓｉ1-x Ｇｅx ）
2 細線６のシート抵抗Ｒを四端子法の一種であるケルビ
ン法によって測定した。
2 細線６のシート抵抗Ｒを四端子法の一種であるケルビ
ン法によって測定した。
【００５３】図４は実験例１において作製したＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 細線６（例として比較例１（ｘ＝
０）、実施例１（ｘ＝０．０１）、実施例４（ｘ＝０．
１５）、実施例６（ｘ＝０．２５）、比較例６（ｘ＝
０．５０）の場合）におけるシート抵抗Ｒと線幅との関
係を示したグラフである。
ｉ1-x Ｇｅx ）2 細線６（例として比較例１（ｘ＝
０）、実施例１（ｘ＝０．０１）、実施例４（ｘ＝０．
１５）、実施例６（ｘ＝０．２５）、比較例６（ｘ＝
０．５０）の場合）におけるシート抵抗Ｒと線幅との関
係を示したグラフである。
【００５４】図４から明らかなように、シート抵抗Ｒと
線幅との関係は、図３で説明したＣ５４相の割合Ｚと線
幅との関係に対応しており、Ｇｅを添加しなかった場合
（比較例１（ｘ＝０））は、線幅が約０．５μｍ以下の
場合にシート抵抗が急激に増加し、特に線幅が０．２０
μｍ以下の場合においてはシート抵抗Ｒが約６０Ω・ｃ
ｍとなった。また、Ｇｅを必要以上に添加した場合（比
較例６（ｘ＝０．５０））も、線幅が約０．４５μｍ以
下の場合にシート抵抗が急激に増加し、特に線幅が０．
２０μｍ以下の場合においてはシート抵抗Ｒが約３０Ω
・ｃｍとなった。これに対してＧｅを所定量添加した場
合（実施例１、４、６（ｘ＝０．０１、０．１５、０．
２５））は、線幅が０．２〜０．８μｍの範囲でいずれ
もシート抵抗Ｒが１０Ω・ｃｍ以下となり、比較例１、
６（ｘ＝０、０．５０）に係る電極材料よりも良好な値
となった。
線幅との関係は、図３で説明したＣ５４相の割合Ｚと線
幅との関係に対応しており、Ｇｅを添加しなかった場合
（比較例１（ｘ＝０））は、線幅が約０．５μｍ以下の
場合にシート抵抗が急激に増加し、特に線幅が０．２０
μｍ以下の場合においてはシート抵抗Ｒが約６０Ω・ｃ
ｍとなった。また、Ｇｅを必要以上に添加した場合（比
較例６（ｘ＝０．５０））も、線幅が約０．４５μｍ以
下の場合にシート抵抗が急激に増加し、特に線幅が０．
２０μｍ以下の場合においてはシート抵抗Ｒが約３０Ω
・ｃｍとなった。これに対してＧｅを所定量添加した場
合（実施例１、４、６（ｘ＝０．０１、０．１５、０．
２５））は、線幅が０．２〜０．８μｍの範囲でいずれ
もシート抵抗Ｒが１０Ω・ｃｍ以下となり、比較例１、
６（ｘ＝０、０．５０）に係る電極材料よりも良好な値
となった。
【００５５】以上、Ｇｅ濃度Ｘが０．０１≦Ｘ≦０．２
５の範囲である実施例１〜６（組成Ｎｏ．２〜７）に係
る電極材料においては、線幅を減少させた場合であって
もシート抵抗の増加率を低く抑えることができた。
５の範囲である実施例１〜６（組成Ｎｏ．２〜７）に係
る電極材料においては、線幅を減少させた場合であって
もシート抵抗の増加率を低く抑えることができた。
【００５６】＜実験例２＞以下、Ｔｉ（Ｓｉ1-x Ｇｅ
x ）2 相におけるＧｅの濃度ｘを０≦ｘ≦０．５０の範
囲で変化させたときの、Ｔｉ（Ｓｉ1-x Ｇｅx ）2 相に
おける応力について図５〜８に基づいて説明する。
x ）2 相におけるＧｅの濃度ｘを０≦ｘ≦０．５０の範
囲で変化させたときの、Ｔｉ（Ｓｉ1-x Ｇｅx ）2 相に
おける応力について図５〜８に基づいて説明する。
【００５７】実験例２においては、表１中の組成Ｎｏ．
１〜１２における多結晶Ｓｉ層４の膜厚、Ｔｉ1-y Ｇｅ
y 層５の膜厚及び組成に関してのデータを基にＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 層６´を作製した。上記組成Ｎｏ．順
に比較例７（ｘ＝０）、実施例７〜１２（ｘ＝０．０
１、０．０５、０．１０、０．２０、０．２５）、比較
例８〜１２（ｘ＝０．３０、０．３５、０．４０、０．
５０）とする。
１〜１２における多結晶Ｓｉ層４の膜厚、Ｔｉ1-y Ｇｅ
y 層５の膜厚及び組成に関してのデータを基にＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 層６´を作製した。上記組成Ｎｏ．順
に比較例７（ｘ＝０）、実施例７〜１２（ｘ＝０．０
１、０．０５、０．１０、０．２０、０．２５）、比較
例８〜１２（ｘ＝０．３０、０．３５、０．４０、０．
５０）とする。
【００５８】図５（ａ）、（ｂ）は実験例２におけるＴ
ｉ（Ｓｉ1-x Ｇｅx ）2 層６´の製造方法を工程順に示
した模式的断面図である。
ｉ（Ｓｉ1-x Ｇｅx ）2 層６´の製造方法を工程順に示
した模式的断面図である。
【００５９】まず、ＲＣＡ洗浄を行ったｐ−Ｓｉ（１０
０）基板（直径６インチ、抵抗率１０Ω・ｃｍ）１上に
熱酸化膜（ＳｉＯ2 ）３ａを膜厚７０ｎｍとなるように
形成し、その上にＬＰＣＶＤ法によって多結晶Ｓｉ層４
を膜厚がそれぞれ表１中の値となるよう熱酸化膜３ａ上
の全面に形成した。この多結晶Ｓｉ層４上にＴｉ1-yＧ
ｅy （ｙは表１中のそれぞれの値）をターゲットとして
Ｔｉ1-y Ｇｅy 層５を形成し（ａ）、これをシリサイド
化してＴｉ（Ｓｉ1-x Ｇｅx ）2 層６´（ｘは表１中の
それぞれの値）を形成した（ｂ）。シリサイド化は、８
５０℃、２０秒のアニール処理により行った。
０）基板（直径６インチ、抵抗率１０Ω・ｃｍ）１上に
熱酸化膜（ＳｉＯ2 ）３ａを膜厚７０ｎｍとなるように
形成し、その上にＬＰＣＶＤ法によって多結晶Ｓｉ層４
を膜厚がそれぞれ表１中の値となるよう熱酸化膜３ａ上
の全面に形成した。この多結晶Ｓｉ層４上にＴｉ1-yＧ
ｅy （ｙは表１中のそれぞれの値）をターゲットとして
Ｔｉ1-y Ｇｅy 層５を形成し（ａ）、これをシリサイド
化してＴｉ（Ｓｉ1-x Ｇｅx ）2 層６´（ｘは表１中の
それぞれの値）を形成した（ｂ）。シリサイド化は、８
５０℃、２０秒のアニール処理により行った。
【００６０】上記実験例２において作製したＴｉ（Ｓｉ
1-x Ｇｅx ）2 層６´の応力をニュートンリング法によ
って測定した。また、結晶構造をＸ線回折（ＸＲＤ）法
によって調べ、Ｃ５４相の割合を求めた。Ｃ５４相の割
合は、上記パラメータＺにより評価した。
1-x Ｇｅx ）2 層６´の応力をニュートンリング法によ
って測定した。また、結晶構造をＸ線回折（ＸＲＤ）法
によって調べ、Ｃ５４相の割合を求めた。Ｃ５４相の割
合は、上記パラメータＺにより評価した。
【００６１】図６は実験例２において作製したＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 層６´のＧｅ濃度ｘと応力との関係を
示したグラフである。図中Ａは実施例の範囲を示してお
り、特にグラフ中、左から比較例７（ｘ＝０）、実施例
７（ｘ＝０．０１）、実施例９（ｘ＝０．１０）、実施
例１０（ｘ＝０．１５）、実施例１１（ｘ＝０．２
０）、実施例１２（ｘ＝０．２５）、比較例１０（ｘ＝
０．４０）、比較例１２（ｘ＝０．５０）の場合をデー
タ点として記した。
ｉ1-x Ｇｅx ）2 層６´のＧｅ濃度ｘと応力との関係を
示したグラフである。図中Ａは実施例の範囲を示してお
り、特にグラフ中、左から比較例７（ｘ＝０）、実施例
７（ｘ＝０．０１）、実施例９（ｘ＝０．１０）、実施
例１０（ｘ＝０．１５）、実施例１１（ｘ＝０．２
０）、実施例１２（ｘ＝０．２５）、比較例１０（ｘ＝
０．４０）、比較例１２（ｘ＝０．５０）の場合をデー
タ点として記した。
【００６２】図６から明らかなように、Ｔｉ（Ｓｉ1-x
Ｇｅx ）2 層６´の応力はＧｅ濃度ｘの値が０≦ｘ≦
０．１５の範囲ではｘの増加と共に減少し、ｘが０．１
５（実施例１０）で最小の値（１０9 ｄｙｎｅ／ｃｍ2
以下）となった。さらにＧｅ濃度ｘの値が０．１５≦ｘ
≦０．５０の範囲ではｘの増加と共に応力も増加し、ｘ
が０．２５（実施例１２）より大きくなるとＧｅを添加
しなかった場合（比較例７）よりも応力が大きくなっ
た。すなわち、Ｇｅの添加により応力の低減が図られる
のはＧｅ濃度ｘの値が０．０１≦ｘ≦０．２５の範囲の
場合であることがわかった。
Ｇｅx ）2 層６´の応力はＧｅ濃度ｘの値が０≦ｘ≦
０．１５の範囲ではｘの増加と共に減少し、ｘが０．１
５（実施例１０）で最小の値（１０9 ｄｙｎｅ／ｃｍ2
以下）となった。さらにＧｅ濃度ｘの値が０．１５≦ｘ
≦０．５０の範囲ではｘの増加と共に応力も増加し、ｘ
が０．２５（実施例１２）より大きくなるとＧｅを添加
しなかった場合（比較例７）よりも応力が大きくなっ
た。すなわち、Ｇｅの添加により応力の低減が図られる
のはＧｅ濃度ｘの値が０．０１≦ｘ≦０．２５の範囲の
場合であることがわかった。
【００６３】図７は実験例２において作製したＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 層６´のＧｅ濃度ｘに対するＣ５４相
の割合Ｚを示した図である。図中Ａは実施例の範囲を示
しており、グラフ中には図６の場合と同様のデータ点を
示した。
ｉ1-x Ｇｅx ）2 層６´のＧｅ濃度ｘに対するＣ５４相
の割合Ｚを示した図である。図中Ａは実施例の範囲を示
しており、グラフ中には図６の場合と同様のデータ点を
示した。
【００６４】図７から明らかなように、Ｇｅ濃度ｘが
０．０１≦ｘ≦０．２５である場合（実施例７〜１２
（組成Ｎｏ．２〜７））にＣ５４相の割合Ｚが略１とな
り、良好な結果が得られた。
０．０１≦ｘ≦０．２５である場合（実施例７〜１２
（組成Ｎｏ．２〜７））にＣ５４相の割合Ｚが略１とな
り、良好な結果が得られた。
【００６５】図８は実験例２において作製したＴｉ（Ｓ
ｉ1-x Ｇｅx ）2 層６´の応力とＣ５４相の割合Ｚとの
関係を示した図である。グラフ中には図６の場合と同様
のデータ点を示した。
ｉ1-x Ｇｅx ）2 層６´の応力とＣ５４相の割合Ｚとの
関係を示した図である。グラフ中には図６の場合と同様
のデータ点を示した。
【００６６】図８から明らかなように、応力が減少する
に伴ってＣ５４相の割合Ｚが増加し、例えば応力が１０
10ｄｙｎｅ／ｃｍ2 以下である場合にＣ５４相の割合Ｚ
が略１となる。すなわち、応力の減少によってＣ４９相
からＣ５４相への相転移がスムーズになる。
に伴ってＣ５４相の割合Ｚが増加し、例えば応力が１０
10ｄｙｎｅ／ｃｍ2 以下である場合にＣ５４相の割合Ｚ
が略１となる。すなわち、応力の減少によってＣ４９相
からＣ５４相への相転移がスムーズになる。
【００６７】以上説明したように、Ｔｉ（Ｓｉ1-x Ｇｅ
x ）2 層６´のＧｅ濃度ｘが０．０１≦ｘ≦０．２５の
範囲である場合（実施例７〜１２（組成Ｎｏ．２〜
７））にはＴｉ（Ｓｉ1-x Ｇｅx ）2 層６´中の応力が
例えば１０10ｄｙｎｅ／ｃｍ2 以下と小さくなると共
に、該応力の低下によりＣ５４相の割合Ｚが略１と良好
な値になる。
x ）2 層６´のＧｅ濃度ｘが０．０１≦ｘ≦０．２５の
範囲である場合（実施例７〜１２（組成Ｎｏ．２〜
７））にはＴｉ（Ｓｉ1-x Ｇｅx ）2 層６´中の応力が
例えば１０10ｄｙｎｅ／ｃｍ2 以下と小さくなると共
に、該応力の低下によりＣ５４相の割合Ｚが略１と良好
な値になる。
【００６８】＜実験例３＞シリサイド化の前にＴｉ1-y
Ｇｅy 層を形成することの効果について調べるために下
記の実験を行った。実験例３においては、表１中の組成
Ｎｏ．１〜７における多結晶Ｓｉ層４の膜厚、Ｔｉ1-y
Ｇｅy 層５の膜厚ｈ及び組成比ｙに関してのデータを基
にＴｉ（Ｓｉ1-x Ｇｅx ）2 細線を作製し、上記組成Ｎ
ｏ．順に比較例１３、実施例１３〜１８（ｘ＝０、０．
０１、０．０５、０．１０、０．１５、０．２０、０．
２５）とする。
Ｇｅy 層を形成することの効果について調べるために下
記の実験を行った。実験例３においては、表１中の組成
Ｎｏ．１〜７における多結晶Ｓｉ層４の膜厚、Ｔｉ1-y
Ｇｅy 層５の膜厚ｈ及び組成比ｙに関してのデータを基
にＴｉ（Ｓｉ1-x Ｇｅx ）2 細線を作製し、上記組成Ｎ
ｏ．順に比較例１３、実施例１３〜１８（ｘ＝０、０．
０１、０．０５、０．１０、０．１５、０．２０、０．
２５）とする。
【００６９】Ｔｉ（Ｓｉ1-x Ｇｅx ）2 細線の製造方法
に関しては下記に示す新たな方法をとった。
に関しては下記に示す新たな方法をとった。
【００７０】図９（ａ）、（ｂ）は実験例３におけるＴ
ｉ（Ｓｉ1-x Ｇｅx ）2 細線の製造方法を示した模式的
断面図であり、図中７はＴｉ層を、８はＧｅ層をそれぞ
れ示している。
ｉ（Ｓｉ1-x Ｇｅx ）2 細線の製造方法を示した模式的
断面図であり、図中７はＴｉ層を、８はＧｅ層をそれぞ
れ示している。
【００７１】図９（ａ）に示した方法においては、まず
多結晶Ｓｉ層４上に、スパッタリング法によって、Ｔｉ
及びＧｅのターゲットを用い、Ｔｉ層７及びＧｅ層８を
順次形成した。また、図９（ｂ）に示した方法において
は、まず多結晶Ｓｉ層４上に、スパッタリング法によっ
て、Ｇｅ及びＴｉのターゲットを用い、Ｇｅ層８及びＴ
ｉ層７を順次形成した。
多結晶Ｓｉ層４上に、スパッタリング法によって、Ｔｉ
及びＧｅのターゲットを用い、Ｔｉ層７及びＧｅ層８を
順次形成した。また、図９（ｂ）に示した方法において
は、まず多結晶Ｓｉ層４上に、スパッタリング法によっ
て、Ｇｅ及びＴｉのターゲットを用い、Ｇｅ層８及びＴ
ｉ層７を順次形成した。
【００７２】いずれにおいてもその後アニール処理を施
し、実験例３におけるＴｉ（Ｓｉ1-x Ｇｅx ）2 細線
（ｘ＝０〜０．２５）を形成する。
し、実験例３におけるＴｉ（Ｓｉ1-x Ｇｅx ）2 細線
（ｘ＝０〜０．２５）を形成する。
【００７３】スパッタ成膜時のＲＦパワー、Ａｒガス
圧、基板温度、その後のアニール処理条件に関しては実
験例１の場合と同様である。
圧、基板温度、その後のアニール処理条件に関しては実
験例１の場合と同様である。
【００７４】作製したＴｉ（Ｓｉ1-x Ｇｅx ）2 細線の
評価に関しても、実験例１の場合と同様に、Ｘ線回折
（ＸＲＤ）法及びケルビン法によって行った。
評価に関しても、実験例１の場合と同様に、Ｘ線回折
（ＸＲＤ）法及びケルビン法によって行った。
【００７５】（１）Ｃ５４相の割合Ｚの線幅依存性 図１０は図９（ａ）に示した方法により作製されたＴｉ
（Ｓｉ1-x Ｇｅx ）2細線（例として比較例１３（ｘ＝
０）、実施例１６（ｘ＝０．１５）、実施例１８（ｘ＝
０．２５）の場合）において、線幅とＣ５４相の割合Ｚ
との関係を示した図であり、図１１は図９（ｂ）に示し
た方法により作製されたＴｉ（Ｓｉ1-xＧｅx ）2 細線
（例としては図１０の場合と同様）において、線幅とＣ
５４相の割合Ｚとの関係を示した図である。
（Ｓｉ1-x Ｇｅx ）2細線（例として比較例１３（ｘ＝
０）、実施例１６（ｘ＝０．１５）、実施例１８（ｘ＝
０．２５）の場合）において、線幅とＣ５４相の割合Ｚ
との関係を示した図であり、図１１は図９（ｂ）に示し
た方法により作製されたＴｉ（Ｓｉ1-xＧｅx ）2 細線
（例としては図１０の場合と同様）において、線幅とＣ
５４相の割合Ｚとの関係を示した図である。
【００７６】図１０、１１におけるＴｉ（Ｓｉ1-x Ｇｅ
x ）2 細線（例として比較例１３（ｘ＝０）、実施例１
６（ｘ＝０．１５）、実施例１８（ｘ＝０．２５）の場
合）と上記図３におけるＴｉ（Ｓｉ1-x Ｇｅx ）2 細線
６（例として比較例１（ｘ＝０）、実施例４（ｘ＝０．
１５）、実施例６（ｘ＝０．２５）の場合）との比較か
ら明らかなように、実験例３で作製したＴｉ（Ｓｉ1-x
Ｇｅx ）2 細線（比較例１３、実施例１３〜１８）にあ
っては、実験例１で作製した、実験例３と同一組成を有
するＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６（比較例１、実施
例１〜６）よりも、線幅の減少に伴うＣ５４相の割合Ｚ
の減少率がいずれも大きくなった。
x ）2 細線（例として比較例１３（ｘ＝０）、実施例１
６（ｘ＝０．１５）、実施例１８（ｘ＝０．２５）の場
合）と上記図３におけるＴｉ（Ｓｉ1-x Ｇｅx ）2 細線
６（例として比較例１（ｘ＝０）、実施例４（ｘ＝０．
１５）、実施例６（ｘ＝０．２５）の場合）との比較か
ら明らかなように、実験例３で作製したＴｉ（Ｓｉ1-x
Ｇｅx ）2 細線（比較例１３、実施例１３〜１８）にあ
っては、実験例１で作製した、実験例３と同一組成を有
するＴｉ（Ｓｉ1-x Ｇｅx ）2 細線６（比較例１、実施
例１〜６）よりも、線幅の減少に伴うＣ５４相の割合Ｚ
の減少率がいずれも大きくなった。
【００７７】以上説明したように、Ｔｉ層７及びＧｅ層
８を順次形成した後シリサイド化したり、Ｇｅ層８及び
Ｔｉ層７を順次形成した後シリサイド化する製造方法で
は、製造されたＴｉ（Ｓｉ1-x Ｇｅx ）2 細線の応力を
十分に低減することができず、Ｃ４９相からＣ５４相へ
の相転移を十分に促進することができない。これに対
し、シリサイド化前に形成する層としてＴｉ1-y Ｇｅy
層５を形成する（実験例１）ことによってＣ４９相から
Ｃ５４相への相転移を十分に促進することができる。
８を順次形成した後シリサイド化したり、Ｇｅ層８及び
Ｔｉ層７を順次形成した後シリサイド化する製造方法で
は、製造されたＴｉ（Ｓｉ1-x Ｇｅx ）2 細線の応力を
十分に低減することができず、Ｃ４９相からＣ５４相へ
の相転移を十分に促進することができない。これに対
し、シリサイド化前に形成する層としてＴｉ1-y Ｇｅy
層５を形成する（実験例１）ことによってＣ４９相から
Ｃ５４相への相転移を十分に促進することができる。
【００７８】＜実験例４＞Ｔｉ1-y Ｇｅy 層５の形成方
法において、蒸発源１３（図１３）としてＴｉ1-y Ｇｅ
y 合金を用いる効果について調べるために、ＴｉとＧｅ
の２つの蒸発源を用い、同時スパッタリングを行う（図
示せず）ことによりＴｉ（Ｓｉ1-x Ｇｅx）2 細線６
（図２（ｄ））と同様のＴｉ（Ｓｉ1-x Ｇｅx ）2 細線
を作製した。該Ｔｉ（Ｓｉ1-x Ｇｅx ）2 細線は表１中
の組成Ｎｏ．２〜７における多結晶Ｓｉ層４の膜厚、Ｔ
ｉ1-y Ｇｅy 層５の膜厚及び組成に関してのデータを基
に作製したものであり、上記組成Ｎｏ．順に実施例１９
〜２４（ｘ＝０．０１、０．０５、０．１０、０．１
５、０．２０、０．２５）とする。
法において、蒸発源１３（図１３）としてＴｉ1-y Ｇｅ
y 合金を用いる効果について調べるために、ＴｉとＧｅ
の２つの蒸発源を用い、同時スパッタリングを行う（図
示せず）ことによりＴｉ（Ｓｉ1-x Ｇｅx）2 細線６
（図２（ｄ））と同様のＴｉ（Ｓｉ1-x Ｇｅx ）2 細線
を作製した。該Ｔｉ（Ｓｉ1-x Ｇｅx ）2 細線は表１中
の組成Ｎｏ．２〜７における多結晶Ｓｉ層４の膜厚、Ｔ
ｉ1-y Ｇｅy 層５の膜厚及び組成に関してのデータを基
に作製したものであり、上記組成Ｎｏ．順に実施例１９
〜２４（ｘ＝０．０１、０．０５、０．１０、０．１
５、０．２０、０．２５）とする。
【００７９】蒸発源１３としてＴｉ1-y Ｇｅy を用い、
スパッタリングを行った上記実験例１の場合（実施例１
〜６）と、蒸発源１３としてＴｉとＧｅの２つの蒸発源
を用い、同時スパッタリングを行った前記実験例４の場
合（実施例１９〜２４）の両方において蒸発源１３のコ
ストとスパッタリングの装置のコストとを調べ、比較し
た結果を以下に説明する。
スパッタリングを行った上記実験例１の場合（実施例１
〜６）と、蒸発源１３としてＴｉとＧｅの２つの蒸発源
を用い、同時スパッタリングを行った前記実験例４の場
合（実施例１９〜２４）の両方において蒸発源１３のコ
ストとスパッタリングの装置のコストとを調べ、比較し
た結果を以下に説明する。
【００８０】（１）蒸発源（ターゲット）のコスト ＴｉとＧｅの２つの蒸発源を用いた場合（実施例１９〜
２４）は、Ｔｉ1-y Ｇｅy を蒸発源として用いた場合
（実施例１〜６）と比較して約２倍のコストとなった。
また、前記２つの蒸発源をスパッタリングの装置に配置
する場合、蒸発源のボンディング等の必要性によってコ
ストはさらに増大する。
２４）は、Ｔｉ1-y Ｇｅy を蒸発源として用いた場合
（実施例１〜６）と比較して約２倍のコストとなった。
また、前記２つの蒸発源をスパッタリングの装置に配置
する場合、蒸発源のボンディング等の必要性によってコ
ストはさらに増大する。
【００８１】（２）薄膜形成装置（スパッタリング装
置）のコスト ＴｉとＧｅの２つのターゲットを同時スパッタリングし
た場合（実施例１９〜２４）は、Ｔｉ1-y Ｇｅy をスパ
ッタリングした場合（実施例１〜６）と比較して、スパ
ッタリングの制御装置の複雑化や真空槽１１（図１３）
の大型化などにより、コストは１．５〜２倍程度になっ
た。
置）のコスト ＴｉとＧｅの２つのターゲットを同時スパッタリングし
た場合（実施例１９〜２４）は、Ｔｉ1-y Ｇｅy をスパ
ッタリングした場合（実施例１〜６）と比較して、スパ
ッタリングの制御装置の複雑化や真空槽１１（図１３）
の大型化などにより、コストは１．５〜２倍程度になっ
た。
【００８２】以上説明したように、Ｔｉ1-y Ｇｅy 相を
形成する方法において、蒸発源としてＴｉとＧｅの２種
類の元素を含むＴｉ1-y Ｇｅy 合金を用いることにより
コストを削減することができた。
形成する方法において、蒸発源としてＴｉとＧｅの２種
類の元素を含むＴｉ1-y Ｇｅy 合金を用いることにより
コストを削減することができた。
【００８３】以上詳述したように実施例に係る電極材料
においては、Ｇｅ濃度Ｘが０．０１≦Ｘ≦０．２５の範
囲であり、Ｇｅ濃度を比較的低い範囲に抑えることによ
ってシリサイド化後の体積膨張が抑制され、Ｔｉ（Ｓｉ
1-x Ｇｅx ）2 細線６中に発生する圧縮応力が低減され
てＣ４９相からＣ５４相への相転移が促進される。よっ
て微細化された電極においても効率的にＣ５４相を形成
することができ、抵抗率の増大を抑制することができ
る。
においては、Ｇｅ濃度Ｘが０．０１≦Ｘ≦０．２５の範
囲であり、Ｇｅ濃度を比較的低い範囲に抑えることによ
ってシリサイド化後の体積膨張が抑制され、Ｔｉ（Ｓｉ
1-x Ｇｅx ）2 細線６中に発生する圧縮応力が低減され
てＣ４９相からＣ５４相への相転移が促進される。よっ
て微細化された電極においても効率的にＣ５４相を形成
することができ、抵抗率の増大を抑制することができ
る。
【００８４】また、実施例に係る電極材料の製造方法に
よれば、Ｔｉよりもシリサイド化後の体積膨張率が小さ
いＴｉ1-y Ｇｅy 層５を形成し、これにアニール処理を
施すことによってシリサイド化するため、シリサイド化
後の体積膨張による圧縮応力を低減し、Ｃ４９相からＣ
５４相への相転移を効率良く促進することができる。ま
た、前記電極材料を形成するための蒸発源としてＴｉと
Ｇｅの２種類の元素を含むＴｉ1-Y ＧｅY を用いること
により、蒸発源のコスト及びスパッタリング装置のコス
トを削減することができる。また、その組成比を表１に
示したＴｉ1-YＧｅY （０．０２≦ｙ≦０．３３）とす
ることによって、シリサイド化後にＴｉ（Ｓｉ1-x Ｇｅ
x ）2 （０．０１≦ｘ≦０．２５）の組成を有する所定
の電極材料を製造することができる。
よれば、Ｔｉよりもシリサイド化後の体積膨張率が小さ
いＴｉ1-y Ｇｅy 層５を形成し、これにアニール処理を
施すことによってシリサイド化するため、シリサイド化
後の体積膨張による圧縮応力を低減し、Ｃ４９相からＣ
５４相への相転移を効率良く促進することができる。ま
た、前記電極材料を形成するための蒸発源としてＴｉと
Ｇｅの２種類の元素を含むＴｉ1-Y ＧｅY を用いること
により、蒸発源のコスト及びスパッタリング装置のコス
トを削減することができる。また、その組成比を表１に
示したＴｉ1-YＧｅY （０．０２≦ｙ≦０．３３）とす
ることによって、シリサイド化後にＴｉ（Ｓｉ1-x Ｇｅ
x ）2 （０．０１≦ｘ≦０．２５）の組成を有する所定
の電極材料を製造することができる。
【図１】（ａ）、（ｂ）は本発明の実施の形態に係る電
極材料の製造方法を工程順に示した模式的断面図であ
る。
極材料の製造方法を工程順に示した模式的断面図であ
る。
【図２】（ａ）〜（ｄ）は実験例に係る電極材料の製造
方法を工程順に示した模式的断面図である。
方法を工程順に示した模式的断面図である。
【図３】Ｔｉ（Ｓｉ1-x Ｇｅx ）2 細線の線幅とＣ５４
相の割合Ｚとの関係を示したグラフである。
相の割合Ｚとの関係を示したグラフである。
【図４】Ｔｉ（Ｓｉ1-x Ｇｅx ）2 細線の線幅とシート
抵抗との関係を示したグラフである。
抵抗との関係を示したグラフである。
【図５】（ａ）、（ｂ）は別の実験例に係る電極材料の
製造方法を工程順に示した模式的断面図である。
製造方法を工程順に示した模式的断面図である。
【図６】添加するＧｅ濃度ｘとＴｉ（Ｓｉ1-x Ｇｅx ）
2 層の応力との関係を示したグラフである。
2 層の応力との関係を示したグラフである。
【図７】添加するＧｅ濃度ｘとＣ５４相の割合Ｚとの関
係を示したグラフである。
係を示したグラフである。
【図８】Ｔｉ（Ｓｉ1-x Ｇｅx ）2 層の応力とＣ５４相
の割合Ｚとの関係を示したグラフである。
の割合Ｚとの関係を示したグラフである。
【図９】（ａ）、（ｂ）はさらに別の実験例において、
それぞれ別のＴｉ（Ｓｉ1-x Ｇｅx ）2 細線の形成方法
を示した模式的断面図である。
それぞれ別のＴｉ（Ｓｉ1-x Ｇｅx ）2 細線の形成方法
を示した模式的断面図である。
【図１０】さらに別の実験例におけるＴｉ（Ｓｉ1-x Ｇ
ｅx ）2 細線の線幅とＣ５４相の割合Ｚとの関係を示し
たグラフである。
ｅx ）2 細線の線幅とＣ５４相の割合Ｚとの関係を示し
たグラフである。
【図１１】さらに別の実験例におけるＴｉ（Ｓｉ1-x Ｇ
ｅx ）2 細線の線幅とＣ５４相の割合Ｚとの関係を示し
たグラフである。
ｅx ）2 細線の線幅とＣ５４相の割合Ｚとの関係を示し
たグラフである。
【図１２】（ａ）、（ｂ）は一般的なＴｉＳｉ2 層の形
成方法を示した模式的断面図である。
成方法を示した模式的断面図である。
【図１３】スパッタリング法に用いられる一般的な装置
を示した模式的断面図である。
を示した模式的断面図である。
【図１４】Ｃ４９相からＣ５４相への相転移の様子を示
した模式的拡大断面図である。
した模式的拡大断面図である。
【図１５】（ａ）、（ｂ）は従来のＴｉ（Ｓｉ1-x Ｇｅ
x ）2 細線の形成方法を示した模式的断面図である。
x ）2 細線の形成方法を示した模式的断面図である。
５ Ｔｉ1-y Ｇｅy 層（Ｔｉ−Ｇｅ合金層）
Claims (2)
- 【請求項１】 Ｔｉ（Ｓｉ1-x Ｇｅx ）2 ；０．０１≦
ｘ≦０．２５からなることを特徴とする半導体装置用の
電極材料。 - 【請求項２】 Ｔｉ−Ｇｅ合金層を形成し、これをシリ
サイド化する工程を含むことを特徴とする請求項１記載
の電極材料の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3596696A JPH09232254A (ja) | 1996-02-23 | 1996-02-23 | 電極材料及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3596696A JPH09232254A (ja) | 1996-02-23 | 1996-02-23 | 電極材料及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232254A true JPH09232254A (ja) | 1997-09-05 |
Family
ID=12456697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3596696A Pending JPH09232254A (ja) | 1996-02-23 | 1996-02-23 | 電極材料及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232254A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010057688A (ko) * | 1999-12-23 | 2001-07-05 | 황인길 | 반도체 소자의 티타늄 샐리사이드 형성 방법 |
| KR20010066622A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
| JP2009506549A (ja) * | 2005-08-22 | 2009-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 応力が加えられたゲート金属シリサイド層を含む高性能ｍｏｓｆｅｔ及びその製造方法 |
| JP2009060110A (ja) * | 2007-08-31 | 2009-03-19 | Interuniv Micro Electronica Centrum Vzw | ゲルマナイド成長の改良方法およびそれにより得られたデバイス |
-
1996
- 1996-02-23 JP JP3596696A patent/JPH09232254A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010057688A (ko) * | 1999-12-23 | 2001-07-05 | 황인길 | 반도체 소자의 티타늄 샐리사이드 형성 방법 |
| KR20010066622A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
| JP2009506549A (ja) * | 2005-08-22 | 2009-02-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 応力が加えられたゲート金属シリサイド層を含む高性能ｍｏｓｆｅｔ及びその製造方法 |
| JP2009060110A (ja) * | 2007-08-31 | 2009-03-19 | Interuniv Micro Electronica Centrum Vzw | ゲルマナイド成長の改良方法およびそれにより得られたデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6562718B1 (en) | Process for forming fully silicided gates | |
| JP3132750B2 (ja) | 多層構造、半導体構造、半導体デバイスのコンデンサ、シリコン構造の酸化を防ぐ方法、及び、ドーパントの拡散を防ぐ方法 | |
| KR100209477B1 (ko) | 코발트 실리사이드 막을 구비하는 반도체 장치의 제조방법 | |
| US8125082B2 (en) | Reduction of silicide formation temperature on SiGe containing substrates | |
| US20070128867A1 (en) | Method for enhanced uni-directional diffusion of metal and subsequent silicide formation | |
| JP2007150293A (ja) | Ｃｍｏｓ技術で異種のシリサイド／ゲルマニドを含む半導体構造を形成する方法 | |
| US8580686B1 (en) | Silicidation and/or germanidation on SiGe or Ge by cosputtering Ni and Ge and using an intralayer for thermal stability | |
| US6437445B1 (en) | Niobium-near noble metal contact structures for integrated circuits | |
| US6432805B1 (en) | Co-deposition of nitrogen and metal for metal silicide formation | |
| WO2000021121A1 (fr) | Dispositif semi-conducteur et son procédé de production | |
| JPH09232254A (ja) | 電極材料及びその製造方法 | |
| Clevenger et al. | Titanium silicides and their technological applications | |
| JP2000196086A (ja) | チタンポリサイドゲ―トの形成方法 | |
| US20070120199A1 (en) | Low resistivity compound refractory metal silicides with high temperature stability | |
| JPH08236769A (ja) | 半導体素子のゲ−ト電極及びその製造方法 | |
| JP2002025940A (ja) | 半導体装置の製造方法 | |
| JP3873008B2 (ja) | 半導体素子のシリサイド膜の形成方法 | |
| US7303990B2 (en) | Nickel-silicon compound forming method, semiconductor device manufacturing method, and semiconductor device | |
| US7285491B2 (en) | Salicide process | |
| KR20040001861A (ko) | 금속게이트전극 및 그 제조 방법 | |
| WO2009139264A1 (ja) | コンタクト形成方法、半導体装置の製造方法および半導体装置 | |
| JPH08288240A (ja) | チタンシリサイド薄膜の形成方法 | |
| JPH10229052A (ja) | 半導体集積回路装置およびその製造方法 | |
| TW432510B (en) | Method for producing device having wavy titanium silicide | |
| JP2004128493A (ja) | ニッケル−シリコン系化合物の形成方法、半導体装置の製造方法、および半導体装置 |