KR100209477B1 - 코발트 실리사이드 막을 구비하는 반도체 장치의 제조방법 - Google Patents

코발트 실리사이드 막을 구비하는 반도체 장치의 제조방법 Download PDF

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Abstract

실리콘 단결정 기판과 실리콘 단결정 기판상에 형성되어 실리콘 기판의 결정성을 반영하는 정합된 결정 배향성을 갖춘 코발트 실리사이드막을 구비하는 반도체 장치의 제조방법이 공개된다. 본 발명은 또한 실리콘 기판의 표면상에 Si 산화막을 형성하고, 또한 그 위에 Ti막 및 Co막을 형성하며, 그 후 열처리를 실행하는, 실제로 에피택셜적이고 불균일성이 적은 코발트 실리드사이드막을 구비하는 원하는 반도체 장치를 제조하는 방법을 공개한다. 이러한 방법은 처리는 간략하게 될 수 있고, 그 표면에 불균일이 적은 결정 배향성이 양호한 코발트 실리사이드막이 선택적으로 형성될 수 있으며, 또한 불균일이 적고 낮은 접촉 저항을 갖는 접촉이 형성될 수 있는 효과를 제공한다.

Description

코발트 실리사이드막을 구비하는 반도체 장치의 제조방법
제1도는 종래기술에서 Co/Ti/Si 스퍼터링 처리에 의해 얻어진 종래의 다중적층 반도체의 일부를 예시하는 개략적 단면도.
제2a내지 2c도는 종래기술에서 산화막을 사용하여 티타늄 실리사이드 층을 형성하는 종래의 방법에서 반도체 소자의 일부를 예시하는 개략적 단면도.
제3a내지 3c도는 본 발명의 코발트 실리사이드 형성 방법의 각 단계를 예시하는 MOS형 트랜지스터의 개략적 및 부분적 단면도.
제4a내지 4c도는 본 발명의 각 단계를 예시하는 개략적 단면도.
제5a내지 5c도는 본 발명의 실시예 2에서의 단계를 예시하는 접촉부의 개략적 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 산화막
7 : 실리콘 산화막 11 : CoSi2층
13 : 접촉구멍
[본 발명의 분야]
본 발명은 고속으로 형성된 고밀도를 갖는 반도체 장치, 특히, 금속 실리사이드막이 SI기관상에 선택적으로 형성되는, 반도체 장치를 제조하는 방법에 관한 것이다.
[관련 기술의 설명]
최근에, 반도체 장치의 소형화에 따라, 확산층의 접합 깊이를 감소시킬 필요성이 더욱 강조되어 왔다. 그러나, 접합깊이를 감소시키는 것은 확산층의 저항을 증가시키게 한다. 그러므로, 상기 단점을 피하기 위한 기술로서, 확산층 영역만이 고융점 금속 실리사이드로부터 선택적으로 형성되는 실리사이드 처리(salicide process)가 사용된다.
이러한 실리사이드 처리에서 사용될 수 있는 고융점 금속의 통상적인 예는 Ti, Ni 및 Co를 포함한다. 그 중에서, 코발트 실리사이드는 Si의 격자 상수와 거의 동일한 격자 상수를 가지며, 격자 정합 특성(lattice matching properties)이 우수하고, 이러한 이유로 인해, 코발트 실리사이드는 Ti실리사이드를 대신한 실리사이드 구조를 구성하는 고융점 금속 실리사이드로서 기대되고 있다.
코발트 실리사이드의 내열성을 개선시키는 것으로서, 실리콘 기판으로부터 코발트 실리사이드의 고체상태 에피택셜 성장을 이루는 것을 구비하는 방법이 있다. 그러나, 코발트가 실리콘 기판상에서 직접적으로 성장된다면, 에피택셜 성장 대신에 다결정화가 발생된다.
이러한 현상의 원인은 다음과 같은 경우, 즉, 코발트가 실리콘과 직접적으로 접촉하고 있는 동안 열처리가 실행되는 경우, 열처리를 위한 온도가 도달되기 전에 다이실리사이드(disilicide)가 아닌 코발트 실리사이드가 중간층으로서 형성되는 것과, 실리콘의 자연 산화막(a spontaneous oxide film)이 코발트 실리콘사이의 계면에 존재하는 [Journal of Applied Physics, Vol. 70. pp. 7579-7587(1991)]경우로 볼 수 있다.
이러한 자연 산화막은, 코발트를 기판상에 스퍼터링하기 전에 티타늄을 스퍼터링하여 계면에 존재하는 자연 산화막을 Ti와 반응시키는 방법에 의해 제거될 수 있다. 이러한 방법은 Co/Ti/Si적층 구조를 얻기 위해 증착한 후 열처리를 실행하는 수단을 활용한다[실례로, Journal of Applied Physics, Vol.72(5), pp. 1864-1873(1992)].
이러한 방법이 사용되는 경우에 있어서, 에피택셜 성장된 코발트 실리사이드와 실리콘 기판간의 계면에서 코발트 실리사이드 단면이 관찰된다. 이러한 단면에 의한 계면의 단차(step)는 실리콘 단결정 기판상에 티타늄을 스퍼터링하고 그 위에 코발트를 스퍼터링하며, 또한 티타늄 및 코발트의 이러한 스퍼터링 동작을 제 1도에 도시한 바와 같이 복수의 횟수로 반복하여 다중 적층 구조를 형성하는 기술에 의해 제거될 수 있다[실례로. Applied Physics Letters, vol. 61, pp, 1519~1521(1992)]. 그러나 이러한 방법은 처리가 복잡하다는 문제를 갖는다.
또한, 대안적인 수단으로서, 일본 특허 공개공보 번호 166752/1993는 실리콘의 열 산화에 의해 실리콘 기판상에 산화막을 형성한후, 티타늄 실리사이드를 형성하는 방법을 설명한다. 상기 방법은 2a 내지 2c도를 참고로 설명된다.
제2a도에서, 텅스텐 실리사이드(14)와 폴리실리콘(15)으로 구성된 게이트 전극(3), 소자 분리 영역(6), 확산층(5) 및 측벽(4)를 구비하는 LDD구조를 갖는 MOS트랜지스터가 형성되어 있다. 다음에, 3nm의 두께를 갖는 실리콘 막이 전체에 걸쳐 증착되고, 그 후 실리콘 산화막(7)이 열 산화에 의해 형성된다.
다음에 두께가 약 30nm인 티타늄 층(8)이 전체에 걸쳐 증착된다(제2b도참조). 이후에, 저온 열처리인 RTA(rapid thermal annealing)가 불활성 가스를 사용하여 30초 동안 650℃에서 실행되어 티타늄 층(8)을 티타늄 실리사이드로 변환한다. 다음에, 상기 적층물이 10분동안 암모니아와 과산화수소의 혼합 수용액에 담겨져 실리사이드로 변환되지 않은 티타늄을 선택적으로 에칭하여 제거한다. 상기 방법에 따라, 확산층 영역은 실리사이드로 선택적으로 변환될 수 있게 된다[제2c도 참조].
상기 기재된 방법에 있어서는, 실리콘 산화막은 티타늄 실리사이드 층(16)을 형성할 목적으로만 사용된다. 코발트가 산화막상에 형성되는 경우에 있어서는, 그러한 실리사이드는 거의 형성되지 않게 된다.
[본 발명의 요약]
양호한 코발트 실리사이드-실리콘 기판 계면을 얻기 위해서는, 상기 설명한 바와 같이, 다중 적층 구조를 제조해야 하며, 이는 처리가 복잡하게 되는 문제를 수반한다. 또한, 열처리 공정을 위한 온도에 도달하기 전에 바람직하지 못하게 실리콘의 반응이 시작하기 때문에, 다이실리사이드(disilicide)와는 다른 실리사이드가 형성되며, 이는 다른 실리콘의 상 전이(phase transition)에 의해 최종적으로 형성된 다이실리사이드와 실리콘 기판간의 계면의 향상을 악화시킨다. 그러므로, 실리사이드가 형성되는 온도에 도달할 때까지 반응의 시작을 늦추는 것이 필요하다.
코발트가 실리콘 산화막상에 직접 성장되는 경우에 있어서, 이러한 실리콘 산화막은 코발트와 거의 반응하지 않게 되어, 코발트 실리사이드는 형성될 수 없다.
본 발명은 상기한 바와 같은 문제점을 해소하며, 본 발명의 목적은 결정 배향성이 양호하며 불균일이 적은 코발트 실리사이드막을 선택적으로 형성하는 방법과, 코발트 실리사이드막을 구비하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
다시 말해서 본 발명은 실리콘 단결정 기판과 실리콘 단결정 기판상에 형성되어 실리콘 기판의 결정성을 반영하는 정합된 결정 배향성을 갖춘 코발트 실리사이드막을 구비하는 반도체 장치 제조 방법에 관한 것이며, 상기 방법은 실제로 에피택셜적이고 불균일성이 적은 코발트 실리사이드막을 구비하는 원하는 반도체 장치를 제조하도록, 실리콘 기판의 표면상에 Si산화막을 형성하고, 또한 그 위에 Ti막 및 Co막을 형성하며, 그 후 열 처리를 실행하는 공정을 구비한다.
[본 발명의 상세한 설명 및 양호한 실시예]
상술된 목적은 본 발명에 의해 달성될 수 있다.
즉, 본 발명은 코발트 실리사이드막을 구비하는 반도체 장치 제조방법과 관련되고, 상기 방법은 실리콘 단결정 기판상에 소자 분리 영역을 형성한 후 상기 영역을 열산화시키는 단계와, 산화물의 생성 자유 에너지가 실리콘 산화물의 자유 에너지보다 낮은 고융점 금속을 증착시킨후 Co를 증착시키는 단계와, 열처리에 의해 단지 확산층상에만 CoSi2를 형성시키는 단계를 구비한다.
본 발명은 사전설정 온도에 도달하기 전에 발생하게 되는 코발트와 실리콘의 반응을 지연시키기 위한 목적으로 다음과 같은 구성을 갖는다 :
(1) 먼저, 두께 수 nm인 산화막이 열산화에 의해 실리콘 기판상에 형성되고, 이후, 고융점 금속으로서 그 산화물의 생성 자유에너지가 실리콘 산화물의 자유에너지 보다 낮은 고융점 금속이 스퍼터링되며 ;
(2) 다음으로, 코발트가 스퍼터링되고, 이어서 열 처리가 실행된다.
결과적으로, 실리콘 산화막은 산화물의 생성 자유 에너지가 실리콘 산화물의 자유 에너지 보다 낮은 고융점 금속과 반응하여, 실리콘 산화막이 제거될 때까지 코발트와 실리콘의 반응은 발생하지 않는다. 그러므로, 코발트와 실리콘의 반응은, 코발트 다이실리사이드가 형성되는 온도에서 시작될 수 있게 된다. 따라서 어떠한 중간층도 형성되지 않게 되고, 그에 따라 양호한 코발트 실리사이드 층이 얻어질 수 있게 된다.
본 발명에 있어서, 티타늄 층 및 실리콘 산화막층은 코발트 층 아래에 존재한다. 그러한 구성은, 열처리 단계동안에 사전설정 온도에 도달하기 이전에 발생하게 되는 코발트와 실리콘의 반응을 방지할 수 있게 하며, 따라서 어떠한 중간층의 형성도 방지될 수 있다. 부가하여, 그 산화물의 생성 자유 에너지가 실리콘 산화물의 자유 에너지 보다 낮게 되는 고융점 금속과 실리콘산화막과 반응함으로써, 실리콘의 자연 산화막을 제거하게 된다. 결과적으로, 표면에 있어서 불균일성이 적은 코발트 실리사이드가 형성될 수 있다.
다음에는, 본 발명의 코발트 실리사이드를 형성하는 방법이 실시예에 따라 도면을 참조하여 더욱 상세하게 설명되나 본 발명의 범위는 이들 실시예에 제한되지 않는다. 본원에 첨부된 모든 도면은 반도체의 부분적 단면을 모식적으로 도시한 것이다.
[실시예 1]
제3a내지 3c도 및 제 4a내지 4c도는 본 발명의 코발트 실리사이드를 형성하는 방법의 각 단계를 예시하는 모식적 단면도이다.
제3a도에 도시한 바와 같이, 소자 분리 영역(6)은 반도체 기판(1)상에 형성되고, 이후 열산화 처리가 실행되어 게이트 산화막(2)를 형성한다. 다음에, 다결정실리콘이 증착되고, 패터닝(patterning)이 실행되어 다결정 실리콘 게이트(3)를 형성한다. 다음에, LDD구조의 형성을 위해 저농도를 갖는 확산층이 형성된다.
계속해서, 산화막이 전면에 걸쳐 성장된 다음, 이방성 에칭이 실행되어 측벽(4)를 형성한다. 이후, LDD구조를 갖는 고농도 확산층이 이은 주입에 의해 형성되고 이후 열처리가 실행되어 확산층(5)를 형성한다.
다음에, 노출된 실리콘 표면이 두께 5nm이하의 실리콘 산화막(7)을 형성하도록 산화된다(제3b도 참조}. 이때 산화막이 너무 두꺼우면, 실리사이드는 발생되지 않는다.
계속해서, Ti가 전면에 걸쳐 스퍼터링되어 두께 10nm의 Ti층(8)을 형성한다(제3c도 참조)
이러한 Ti산화물의 생성 자유에너지는 -213.4kcal/mole(730℃에서)이고 이러한 값은 실리콘 산화막의 생성 자유 에너지 -270.4kcal/mole(730℃에서)보다 적다.
다음에 Co가 전면에 걸쳐 스퍼터링되어 두께 30nm인 Co층(9)를 형성한다(제3도참조).
계속해서, 상술된 RTA방법에 의해 질소 분위기에서 30초동안 750℃에서 열처리가 실행된다.
이러한 열처리에 있어서, 초기 온도는 200℃로 설정되고, 온도 상승률은 150℃/sec로 설정된다. 결과적으로 Ti에 의한 실리콘 산화막의 실리콘의 환원 반응이 확산층(5)상에서 발생하여 Co가 Ti고체에서 확산하여 확산층 표면에 도달함으로써 CoSi2층(11)을 형성한다. 동시에 질소에 의한 Ti의 질화가 진행된다(제4b도 참조).
이러한 경우에 있어서, Ti에 의한 실리콘 산화막의 실리콘의 환원 반응에 의해 실리콘 산화막이 제거될 때까지 코발트 실리사이드는 형성되지 않는다.
따라서, CoSi2층은 실리콘 기판의 결정 배향성을 반영한 상태에서 형성되어, Si 및 CoSi2층 사이의 계면에는 매우 평탄한 CoSi2층 (11)이 형성된다.
이러한 일련의 반응 결과로서, 산소를 함유한 TiN층(10)(이후 TiN(O)층이라 칭함)이 CoSi2층(11)상에 형성된다.
다른 한편으로, 소자 분리 영역(6)상에 최상 표면상에는, Tin(O)층 (10)이 형성되어 Co층(9)이 Tin(0)층 및 실리콘 산화막 사이에 존재하게 된다[제4 b도는 참조].
실리콘 산화막의 실리콘 일부가 Ti과 환원 반응을 일으키지만, Ti의 두께 10nm이하라면, 이후의 처리 단계에 있어서 Ti반응 정도는 미세하여 미반응으로 간주될 수 있다.
다음으로, TiN(O)층 (10)이 암모니아 및 과산화수소 혼합 수용액으로 제거되고 황산 1중량부, 질산 1중량부, 인산 4중량부 및 초산 4중량부의 혼합 수용액으로 액체 온도 50℃에서 미반응 Co 층이 선택적으로 예칭된다. 상술된 바와 같은 처리에 따라, CoSi2층(11)이 확산층(5)상에서 자기 -정합 상태(self- matching state)로 형성될 수 있다(제 4c참조).
[실시예 2]
실시예 1d서는 CoSi2층(11)이 확산층(5)상에 형성되는 예를 설명했으나, 예 1과 동일한 구조가 접촉 부분에서 형성될 수 있다.
5a 내지 제5c도는 본 발명의 제2 실시예를 도시하며, 상기 실시예는 상기 도면을 참조하여 설명된다.
제5a도에 도시한 바와 같이, 층간 막(12)이 반도체 기판(1)상에 형성되고, 그 후 접촉 구멍(13)이 형성된다. 계속해서, 제5b도에 도시한 바와 같이, 두께 5nm이하의 산화물층(7)이 접촉 구멍 바닥에 노출된 실리콘 표면상에 형성된다. 이어서, Ti가 10nm의 두께로 전면에 걸쳐 스퍼터링되어, Ti층(8)을 형성한다. 다음에, Co가 전면에 걸쳐 스퍼터링되어 두께 30nm의 Co층(9)를 형성한다.
제5b도에 도시된 구조가 제조된 후 RTA방법에 따라 30초동안 750℃에서 열처리가 실행된다. 이러한 열처리는 초기 온도 200℃ 및 온도 상승율 150℃/sec의 조건에서 행해진다. 결과적으로, 접촉구멍(13)의 바닥에서 Ti에 의한 실리콘 산화막의 실리콘의 환원 반응이 발생하고, Co가 Ti고체에서 확산하여 확산층의 표면에 도달함으로써 CoSi2층(11)를 형성한다. 동시에, 질소에 의한 Ti의 질화가 진행된다(제5c도 참조).
이러한 경우에 있어서, 실리콘 산화막이 Ti에 의한 실리콘 산화막의 실리콘의 환원 반응에 의해 제거될 때까지, 코발트 실리사이드는 형성되지 않는다.
따라서, CoSi2층은 실리콘 기판의 결정 배향을 반영한 상태에서 형성되어, Si 및 CoSi2층간의 계면에는, 매우 편탄한 CoSi2층(11)이 형성된다.
이러한 일련의 반응 결과로서, 산소를 함유한 TiN(O)층 (10)이 CoSi2층(11)상에 형성된다.
다른 한편으로, 층간막(12)상에서는, TiN(O)층 (10)이 최상 표면으로서 형성되어, Co층(9)이 Tin(O)층 및 실리콘 산화막 사이에 존재하게 된다. 실리콘 산화막에서 실리콘의 일부가 Ti과 환원 반응을 일으키지만, Ti의 두께가 10nm이하이면, 이후의 처리 단계에서 Ti반응 정도는 미세함으로 미반응으로 간주된다.
다음에, TiN(O)층(10)이 암모니아 및 과산화수소의 혼합 수용액으로 제거되고, 실례로 Al-Si-Cu합금 등이 스퍼터링되어 배선을 형성하여 불균일이 적으며 낮은 접촉 저항을 갖는 접촉이 형성될 수 있다.
이상 본 발명의 코발트 실리사이드 형성 방법이 상기 실시예에 따라 설명되었으며, 상기 실시예에서 산화물의 생성 자유 에너지가 실리콘 산화막의 자유 에너지 보다 적은 고융점 금속으로서 Ti가 활용되었지만, Ti외에 Zr이 사용되는 경우라도 유사한 효과가 얻어진다.
본 발명에 따라서 현저한 효과가 나타날 수 있게 되며, 예컨대, 처리는 간략하게 될 수 있고, 그 표면에 불균일이 적은 결정 배향성이 양호한 코발트 실리사이드막이 선택적으로 형성될 수 있다. 또한 불균일 적고 낮은 접촉 저항을 갖는 접촉이 형성될 수 있다.

Claims (4)

  1. 코발트 실리사이드막을 구비하는 반도체 장치를 제조하는 방법에 있어서, 실리콘 단결정 기판을 제공하는 단계, 상기 기판을 열산화하여 실리콘 산화층을 형성하고, 이어서 고융점 금속으로서, 그 산화물의 생성 자유 에너지가 상기 실리콘 산화물의 자유에너지 보다 낮은 상기 고융점 금속을 증착하는 단계, 및 Co를 증착하고, 이어서 열처리를 통해 CoSi2를 형성하는 단계를 구비하며, 상기 실리콘 산화층은 상기 열처리 동안 상기 형성된 실리콘 산화층과 상기 Co의 반응을 방지하기에 충분한 두께로 형성되는, 코발트 실리사이드막을 구비하는 반도체 장치의 제조방법.
  2. 제1항 있어서, 고융점 금속으로서 그 산화물의 생성 자유 에너지가 실리콘 산화물의 자유 에너지보다 낮은, 상기 고융점 금속은 Ti 또는 Zr이 되는, 코발트 실리사이드막을 구비하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 고융점 금속의 증착과 Co의 증착은 스퍼터링 처리에 의해 실행되는, 코발트 실리사이드막을 구비하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 실리콘 산화층 5nm이하의 두께로 형성되는, 코발트 실리사이드막을 구비하는 반도체 장치의 제조방법.
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