JP2848333B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に半導体基板とオーミックコンタクトを
形成する半導体装置の製造方法に関する。
法に係わり、特に半導体基板とオーミックコンタクトを
形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】層間絶縁膜に設けた開口部（コンタクト
ホール）を介して半導体基板と低抵抗な接続を形成する
ために、高融点金属膜を形成した後、熱処理により半導
体基板と反応させて高融点金属膜のシリサイド層を形成
する方法を用いる。特にチタニウム膜の場合、Ｎ型半導
体およびＰ型半導体のいずれに対してもショットキー障
壁が小さいからどちらのタイプの半導体とも低抵抗接続
形成が可能であり、かつ還元性が強く、半導体基板表面
の自然酸化膜を還元して容易にシリサイド層が形成可能
であるから、これに関する種々の方法が提案されてい
る。
ホール）を介して半導体基板と低抵抗な接続を形成する
ために、高融点金属膜を形成した後、熱処理により半導
体基板と反応させて高融点金属膜のシリサイド層を形成
する方法を用いる。特にチタニウム膜の場合、Ｎ型半導
体およびＰ型半導体のいずれに対してもショットキー障
壁が小さいからどちらのタイプの半導体とも低抵抗接続
形成が可能であり、かつ還元性が強く、半導体基板表面
の自然酸化膜を還元して容易にシリサイド層が形成可能
であるから、これに関する種々の方法が提案されてい
る。
【０００３】例えば、第３８回春季応用物理学会予稿集
３０ｐ−Ｗ−７には、シリコン基板上にチタニウム膜を
５〜４０ｎｍ形成して、熱処理した後でコンタクト抵抗
を測定した結果、チタニウム膜の膜厚が１０ｎｍ以下で
は膜厚が薄くなるに従がってコンタクト抵抗が急激に上
昇することを報告している。
３０ｐ−Ｗ−７には、シリコン基板上にチタニウム膜を
５〜４０ｎｍ形成して、熱処理した後でコンタクト抵抗
を測定した結果、チタニウム膜の膜厚が１０ｎｍ以下で
は膜厚が薄くなるに従がってコンタクト抵抗が急激に上
昇することを報告している。
【０００４】一方、特開平４−２１５４２４号公報に
は、砒素をイオン注入して非晶質化し、膜厚１００ｎｍ
のチタニウム膜を形成した後、５００℃以下の低温で熱
処理する技術が開示されている。
は、砒素をイオン注入して非晶質化し、膜厚１００ｎｍ
のチタニウム膜を形成した後、５００℃以下の低温で熱
処理する技術が開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら前者の方
法では、単結晶状態で熱処理してシリサイド化するもの
であるからコンタクト抵抗の絶対値が高くなり、かつ高
温熱処理を必要とするから半導体基板に既に形成してあ
る不純物領域が不所望に拡散してしまい素子特性に悪影
響を及ぼしてしまう。
法では、単結晶状態で熱処理してシリサイド化するもの
であるからコンタクト抵抗の絶対値が高くなり、かつ高
温熱処理を必要とするから半導体基板に既に形成してあ
る不純物領域が不所望に拡散してしまい素子特性に悪影
響を及ぼしてしまう。
【０００６】後者の方法では、低温熱処理を採用するこ
とができるが、チタニウム膜の膜厚を１００ｎｍと厚く
形成するために成長時間が長く、多くの原材料を必要と
するためにコスト高となる。さらに非晶質状のシリコン
と厚いチタニウム膜とにより厚いシリサイド層が形成さ
れる。しかしながら非晶質（アモルファス）状態のシリ
コンと反応させてシリサイド層を形成する高融点金属の
膜厚があまり厚いとかえってコンタクト抵抗が増加して
しまう。これは厚いシリサイド層に拡散層の不純物が拡
散して、拡散層中の不純物、特に高融点金属シリサイド
と拡散層の界面近傍の不純物濃度が小さくなりコンタク
ト抵抗が高くなる。特にコンタクトホール（層間絶縁膜
に形成された開口部）が直径０．５μｍ以下、もしくは
一辺０．５μｍ以下の正方形の微細コンタクトの場合に
この傾向が顕著になる。
とができるが、チタニウム膜の膜厚を１００ｎｍと厚く
形成するために成長時間が長く、多くの原材料を必要と
するためにコスト高となる。さらに非晶質状のシリコン
と厚いチタニウム膜とにより厚いシリサイド層が形成さ
れる。しかしながら非晶質（アモルファス）状態のシリ
コンと反応させてシリサイド層を形成する高融点金属の
膜厚があまり厚いとかえってコンタクト抵抗が増加して
しまう。これは厚いシリサイド層に拡散層の不純物が拡
散して、拡散層中の不純物、特に高融点金属シリサイド
と拡散層の界面近傍の不純物濃度が小さくなりコンタク
ト抵抗が高くなる。特にコンタクトホール（層間絶縁膜
に形成された開口部）が直径０．５μｍ以下、もしくは
一辺０．５μｍ以下の正方形の微細コンタクトの場合に
この傾向が顕著になる。
【０００７】他方、ＬＳＩの高集積化が進むにつれてコ
ンタクトホールのアスペクト比は高くなり、高アスペク
ト比のコンタクトホールには、コンタクトホール底にス
パッタリング法などの従来の方法で高融点金属又は高融
点金属シリサイドを十分に形成することは困難となって
くる。そこで化学気相成長法（ＣＶＤ法）によって高融
点金属又は高融点金属シリサイドを形成することによっ
てコンタクトホールの底の被覆率の低下を抑える検討を
行った。しかしながらコンタクトホールの底の拡散層表
面が単結晶の時は、Ｐ+ 拡散層とＮ+ 拡散層で形成され
るＴｉ膜厚が異なり、このために一方の膜厚を最適化す
る時、もう一方の膜厚が厚すぎればリーク電流が増加
し、薄すぎれば電気抵抗が増大するなどのデバイスの電
気特性が低下するという問題があった。
ンタクトホールのアスペクト比は高くなり、高アスペク
ト比のコンタクトホールには、コンタクトホール底にス
パッタリング法などの従来の方法で高融点金属又は高融
点金属シリサイドを十分に形成することは困難となって
くる。そこで化学気相成長法（ＣＶＤ法）によって高融
点金属又は高融点金属シリサイドを形成することによっ
てコンタクトホールの底の被覆率の低下を抑える検討を
行った。しかしながらコンタクトホールの底の拡散層表
面が単結晶の時は、Ｐ+ 拡散層とＮ+ 拡散層で形成され
るＴｉ膜厚が異なり、このために一方の膜厚を最適化す
る時、もう一方の膜厚が厚すぎればリーク電流が増加
し、薄すぎれば電気抵抗が増大するなどのデバイスの電
気特性が低下するという問題があった。
【０００８】したがって本発明の目的は、低温熱処理が
可能で特に微細コンタクトにおいてコンタクト抵抗を減
少させることができる半導体装置に製造方法を提供する
ことである。
可能で特に微細コンタクトにおいてコンタクト抵抗を減
少させることができる半導体装置に製造方法を提供する
ことである。
【０００９】本発明の他の目的は、高アスペクト比のコ
ンタクトホールの底の被覆率の低下を抑え、かつコンタ
クトホールの底の拡散層表面の導電型による高融点金属
又は高融点金属シリサイドの膜厚差を抑制し、これによ
り所定の電気特性を得ることが可能な半導体装置に製造
方法を提供することである。
ンタクトホールの底の被覆率の低下を抑え、かつコンタ
クトホールの底の拡散層表面の導電型による高融点金属
又は高融点金属シリサイドの膜厚差を抑制し、これによ
り所定の電気特性を得ることが可能な半導体装置に製造
方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の特徴は、半導体
基板に達する開口部（コンタクトホール）を有する絶縁
膜を前記半導体基板上に形成する工程と、高融点金属膜
を形成する工程と、熱処理により、前記半導体基板と前
記高融点金属膜を反応させて高融点金属シリサイド層を
形成する工程とを含む半導体装置の製造方法において、
前記高融点金属膜を形成する前に前記開口部に露出した
半導体基板の表面を非晶質化した後、前記開口部の底に
前記高融点金属膜を３〜１０ｎｍの膜厚に形成する半導
体装置の製造方法にある。ここで前記半導体基板の表面
を非晶質化する方法として、ホウ素、フッ化ホウ素（Ｂ
Ｆ2 ）、リン又は砒素のイオン注入を用いることができ
る。この場合、前記開口部を通して接続される半導体基
板の表面に素子領域が形成されており、前記素子領域が
Ｎ型拡散層の場合はリン又は砒素をイオン注入し、前記
素子領域がＰ型拡散層の際はホウ素又はフッ化ホウ素を
イオン注入して前記半導体基板の非晶質化を行うことが
好ましい。
基板に達する開口部（コンタクトホール）を有する絶縁
膜を前記半導体基板上に形成する工程と、高融点金属膜
を形成する工程と、熱処理により、前記半導体基板と前
記高融点金属膜を反応させて高融点金属シリサイド層を
形成する工程とを含む半導体装置の製造方法において、
前記高融点金属膜を形成する前に前記開口部に露出した
半導体基板の表面を非晶質化した後、前記開口部の底に
前記高融点金属膜を３〜１０ｎｍの膜厚に形成する半導
体装置の製造方法にある。ここで前記半導体基板の表面
を非晶質化する方法として、ホウ素、フッ化ホウ素（Ｂ
Ｆ2 ）、リン又は砒素のイオン注入を用いることができ
る。この場合、前記開口部を通して接続される半導体基
板の表面に素子領域が形成されており、前記素子領域が
Ｎ型拡散層の場合はリン又は砒素をイオン注入し、前記
素子領域がＰ型拡散層の際はホウ素又はフッ化ホウ素を
イオン注入して前記半導体基板の非晶質化を行うことが
好ましい。
【００１１】また、前記開口部が複数個設けられてお
り、前記複数個の開口部を通してリン又は砒素をイオン
注入してそれぞれの半導体基板の表面を非晶質化する工
程と、前記複数の開口部のうち接続される素子領域がＰ
型拡散層の開口部のみを通してホウ素又はフッ化ホウ素
を前記リン又は砒素よりも高濃度でイオン注入する工程
とを含むことができる。あるいは、前記開口部が複数個
設けられており、前記複数個の開口部を通してホウ素又
はフッ化ホウ素をイオン注入してそれぞれの半導体基板
の表面を非晶質化する工程と、前記複数の開口部のうち
接続される素子領域がＮ型拡散層の開口部のみを通して
リン又は砒素を前記ホウ素又はフッ化ホウ素よりも高濃
度でイオン注入する工程とを含むことができる。
り、前記複数個の開口部を通してリン又は砒素をイオン
注入してそれぞれの半導体基板の表面を非晶質化する工
程と、前記複数の開口部のうち接続される素子領域がＰ
型拡散層の開口部のみを通してホウ素又はフッ化ホウ素
を前記リン又は砒素よりも高濃度でイオン注入する工程
とを含むことができる。あるいは、前記開口部が複数個
設けられており、前記複数個の開口部を通してホウ素又
はフッ化ホウ素をイオン注入してそれぞれの半導体基板
の表面を非晶質化する工程と、前記複数の開口部のうち
接続される素子領域がＮ型拡散層の開口部のみを通して
リン又は砒素を前記ホウ素又はフッ化ホウ素よりも高濃
度でイオン注入する工程とを含むことができる。
【００１２】また前記高融点金属膜がチタニウム膜であ
ることが好ましく、さらにチタニウム膜の形成後、全面
に窒化チタニウム膜をスパッタ法又は化学気相成長法に
より形成する工程を含むことがより好ましく、この窒化
チタニウム膜上にタングステン膜を化学気相成長法によ
り全面成長させた後、前記タングステン膜を前記窒化チ
タニウム膜が露出するまで全面エッチングして前記開口
部内にのみに前記タングステン膜を残す工程を含むこと
ができる。また、シリサイド層を形成する熱処理を４０
０〜５００℃と低温で行うことができる。
ることが好ましく、さらにチタニウム膜の形成後、全面
に窒化チタニウム膜をスパッタ法又は化学気相成長法に
より形成する工程を含むことがより好ましく、この窒化
チタニウム膜上にタングステン膜を化学気相成長法によ
り全面成長させた後、前記タングステン膜を前記窒化チ
タニウム膜が露出するまで全面エッチングして前記開口
部内にのみに前記タングステン膜を残す工程を含むこと
ができる。また、シリサイド層を形成する熱処理を４０
０〜５００℃と低温で行うことができる。
【００１３】このように本発明では非晶質（アモルファ
ス）化した半導体基板表面に高融点金属膜を形成して高
融点シリサイド層を形成するから、その形成を低温熱処
理で行うことができ、これにより他の素子領域への悪影
響を抑制することができる。また前記高融点金属膜の膜
厚を、３ｎｍ以上にしたからコンタクト抵抗を小さくす
るのに必要な高融点金属シリサイド層の膜厚が得られ、
１０ｎｍ以下にしたから厚くなり過ぎた高融点金属シリ
サイド層中に多くのＰ型やＮ型の不純物が拡散してき
て、Ｐ型拡散層やＮ型拡散層中の不純物濃度が減少して
コンタクト抵抗が高くなることが防止される。
ス）化した半導体基板表面に高融点金属膜を形成して高
融点シリサイド層を形成するから、その形成を低温熱処
理で行うことができ、これにより他の素子領域への悪影
響を抑制することができる。また前記高融点金属膜の膜
厚を、３ｎｍ以上にしたからコンタクト抵抗を小さくす
るのに必要な高融点金属シリサイド層の膜厚が得られ、
１０ｎｍ以下にしたから厚くなり過ぎた高融点金属シリ
サイド層中に多くのＰ型やＮ型の不純物が拡散してき
て、Ｐ型拡散層やＮ型拡散層中の不純物濃度が減少して
コンタクト抵抗が高くなることが防止される。
【００１４】本発明の発明者の実験検討結果を図９に示
す。図９はコンタクトホールが０．５μｍ□の場合、Ｐ
+ 型拡散層に対するコンタクト抵抗について、コンタク
トホール底部のＴｉ膜厚の依存性を示す。
す。図９はコンタクトホールが０．５μｍ□の場合、Ｐ
+ 型拡散層に対するコンタクト抵抗について、コンタク
トホール底部のＴｉ膜厚の依存性を示す。
【００１５】単結晶シリコン基板表面とＴｉ膜とを熱処
理によりシリサイド層を形成した場合は、×印を鎖線で
結んだデータに示すように、Ｔｉ膜の膜厚が増加するに
従ってコンタクト抵抗が減少している。このように膜厚
が増加してコンタクト抵抗が減少するのは従来の認識で
ある。
理によりシリサイド層を形成した場合は、×印を鎖線で
結んだデータに示すように、Ｔｉ膜の膜厚が増加するに
従ってコンタクト抵抗が減少している。このように膜厚
が増加してコンタクト抵抗が減少するのは従来の認識で
ある。
【００１６】これに対して、アモルファス（非晶質）シ
リコン基板表面とＴｉ膜とを熱処理によりシリサイド層
を形成した場合は、●印を実線で結んだデータに示すよ
うに、Ｔｉ膜の膜厚が１０ｎｍより厚くなるか、あるい
は３ｎｍより薄くなるとコンタクト抵抗が急激に増加
し、低いコンタクト抵抗は膜厚が３ｎｍ以上で１０ｎｍ
以下の範囲であることがわかる。
リコン基板表面とＴｉ膜とを熱処理によりシリサイド層
を形成した場合は、●印を実線で結んだデータに示すよ
うに、Ｔｉ膜の膜厚が１０ｎｍより厚くなるか、あるい
は３ｎｍより薄くなるとコンタクト抵抗が急激に増加
し、低いコンタクト抵抗は膜厚が３ｎｍ以上で１０ｎｍ
以下の範囲であることがわかる。
【００１７】さらに本発明の別の特徴は、半導体基板に
達する開口部（コンタクトホール）を前記半導体基板上
の絶縁膜に形成する工程と、前記開口部に露出した半導
体基板上に高融点金属又は高融点金属シリサイドを形成
する工程を含む半導体装置の製造方法において、前記開
口部に露出した半導体基板表面を非晶質化した後、前記
開口部の底に化学気相成長法により前記高融点金属又は
高融点金属シリサイドを形成する半導体装置の製造方法
にある。ここで前記半導体装置の表面を非晶質化する方
法がイオン注入であることが好ましく、この場合、硼
素、フッ化硼素（ＢＦ2 ）、リン又は砒素であることが
出来る。また、前記高融点金属はチタニウム（Ｔｉ）で
あることが好ましく、この場合、ＴｉはＴｉＣｌ4 を還
元することにより６００℃以下の形成温度で形成される
ことが出来る。
達する開口部（コンタクトホール）を前記半導体基板上
の絶縁膜に形成する工程と、前記開口部に露出した半導
体基板上に高融点金属又は高融点金属シリサイドを形成
する工程を含む半導体装置の製造方法において、前記開
口部に露出した半導体基板表面を非晶質化した後、前記
開口部の底に化学気相成長法により前記高融点金属又は
高融点金属シリサイドを形成する半導体装置の製造方法
にある。ここで前記半導体装置の表面を非晶質化する方
法がイオン注入であることが好ましく、この場合、硼
素、フッ化硼素（ＢＦ2 ）、リン又は砒素であることが
出来る。また、前記高融点金属はチタニウム（Ｔｉ）で
あることが好ましく、この場合、ＴｉはＴｉＣｌ4 を還
元することにより６００℃以下の形成温度で形成される
ことが出来る。
【００１８】このように本発明では、化学気相成長法に
より高融点金属又は高融点金属シリサイドを形成するか
ら高アスペクト比の開口部（コンタクトホール）の底の
被覆率の低下を抑えることが出来、この形成に先立って
半導体基板表面を非晶質化しておくから導電型による高
融点金属又は高融点金属シリサイドの膜厚差を抑制し、
これにより所定の電気特性を得ることができる。
より高融点金属又は高融点金属シリサイドを形成するか
ら高アスペクト比の開口部（コンタクトホール）の底の
被覆率の低下を抑えることが出来、この形成に先立って
半導体基板表面を非晶質化しておくから導電型による高
融点金属又は高融点金属シリサイドの膜厚差を抑制し、
これにより所定の電気特性を得ることができる。
【００１９】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００２０】図１および図２は本発明の第１の実施の形
態の製造方法における主要工程を示す断面図である。
態の製造方法における主要工程を示す断面図である。
【００２１】まず図１（Ａ）において、Ｐ型シリコン基
板１の主面に選択的にシリコン酸化膜３が形成され、素
子領域として、Ｎ- 型拡散層２が形成され、Ｎ- 型拡散
層２内にＰ+ 型拡散層４が形成され、他の箇所にＮ+ 型
拡散層５が形成されている。またＰ+ 型拡散層４とＮ+
型拡散層５はシリコン酸化膜３により区画されかつシリ
コン酸化膜３によりたがいに分離している。
板１の主面に選択的にシリコン酸化膜３が形成され、素
子領域として、Ｎ- 型拡散層２が形成され、Ｎ- 型拡散
層２内にＰ+ 型拡散層４が形成され、他の箇所にＮ+ 型
拡散層５が形成されている。またＰ+ 型拡散層４とＮ+
型拡散層５はシリコン酸化膜３により区画されかつシリ
コン酸化膜３によりたがいに分離している。
【００２２】この半導体基板上に膜厚１．５μｍのＢＰ
ＳＧ膜６をＣＶＤ法により層間絶縁膜として形成し、通
常のリソグラフィ技術とドライエッチング技術により、
このＢＰＳＧ膜６にＰ+ 型拡散層４およびＮ+ 型拡散層
５にそれぞれ達する直径０．５μｍの第１および第２の
コンタクトホール（開口部）７，８を形成する。Ｐ+型
拡散層４およびＮ+ 型拡散層５にが小さくてコンタクト
ホール７，８の位置合わせの余裕が無い場合、図１
（Ａ）に示すように、コンタクトホール７，８がこれら
拡散層４，５からはみ出してしまう。
ＳＧ膜６をＣＶＤ法により層間絶縁膜として形成し、通
常のリソグラフィ技術とドライエッチング技術により、
このＢＰＳＧ膜６にＰ+ 型拡散層４およびＮ+ 型拡散層
５にそれぞれ達する直径０．５μｍの第１および第２の
コンタクトホール（開口部）７，８を形成する。Ｐ+型
拡散層４およびＮ+ 型拡散層５にが小さくてコンタクト
ホール７，８の位置合わせの余裕が無い場合、図１
（Ａ）に示すように、コンタクトホール７，８がこれら
拡散層４，５からはみ出してしまう。
【００２３】次に図１（Ｂ）において、第２のコンタク
トホール８内およびその周辺上をフォトレジスト膜９で
マスクした状態で、第１のコンタクトホール７を通して
フッ化ホウ素（ＢＦ2 ）をＰ+ 型拡散層４の表面および
その周囲の基板表面にイオン注入する。イオン注入の条
件は１０〜３０ｋｅＶの加速エネルギーで５×１０14／
ｃｍ2 から５×１０15／ｃｍ2 の注入量とする。この際
に、ＢＦ2 のイオン注入のダメージにより第１のコンタ
クトホール７に露出した基板表面が非晶質化する。すな
わち、Ｐ+ 型拡散層４の表面は、図で×で示すアモルフ
ァスシリコン層１０となる。
トホール８内およびその周辺上をフォトレジスト膜９で
マスクした状態で、第１のコンタクトホール７を通して
フッ化ホウ素（ＢＦ2 ）をＰ+ 型拡散層４の表面および
その周囲の基板表面にイオン注入する。イオン注入の条
件は１０〜３０ｋｅＶの加速エネルギーで５×１０14／
ｃｍ2 から５×１０15／ｃｍ2 の注入量とする。この際
に、ＢＦ2 のイオン注入のダメージにより第１のコンタ
クトホール７に露出した基板表面が非晶質化する。すな
わち、Ｐ+ 型拡散層４の表面は、図で×で示すアモルフ
ァスシリコン層１０となる。
【００２４】次に図１（Ｃ）において、フォトレジスト
膜９を除去した後、第１のコンタクトホール７内および
その周辺上をフォトレジスト膜１１でマスクした状態
で、第２のコンタクトホール８を通してリンをＮ+ 型拡
散層５の表面およびその周囲の基板表面にイオン注入す
る。イオン注入の条件は１０〜７０ｋｅＶの加速エネル
ギーで３×１０14／ｃｍ2 から１×１０15／ｃｍ2 の注
入量とする。この際にもリンのイオン注入のダメージに
より第２のコンタクトホール８に露出した基板表面が非
晶質化する。すなわち、Ｎ+ 型拡散層５の表面は、図で
×で示すアモルファスシリコン層１２となる。
膜９を除去した後、第１のコンタクトホール７内および
その周辺上をフォトレジスト膜１１でマスクした状態
で、第２のコンタクトホール８を通してリンをＮ+ 型拡
散層５の表面およびその周囲の基板表面にイオン注入す
る。イオン注入の条件は１０〜７０ｋｅＶの加速エネル
ギーで３×１０14／ｃｍ2 から１×１０15／ｃｍ2 の注
入量とする。この際にもリンのイオン注入のダメージに
より第２のコンタクトホール８に露出した基板表面が非
晶質化する。すなわち、Ｎ+ 型拡散層５の表面は、図で
×で示すアモルファスシリコン層１２となる。
【００２５】次に図２（Ａ）において、フォトレジスト
膜１１を除去した後、スパッタ法によりＴｉ膜（チタニ
ウム膜）１３およびＴｉＮ膜（窒化チタニウム膜）１４
を順次形成する。
膜１１を除去した後、スパッタ法によりＴｉ膜（チタニ
ウム膜）１３およびＴｉＮ膜（窒化チタニウム膜）１４
を順次形成する。
【００２６】Ｔｉ膜１３はコンタクトホール７，８の底
に３〜１０ｎｍの厚さとなるように決める。たとえばス
パッタ装置のターゲットとこの半導体基板（半導体ウェ
ハ）間に配設されたコリメート板のアスペクト比を３と
すると、コンタクトホール７，８の底での被覆率（ホー
ル底での膜厚／平坦部（ＢＰＳＧ膜の上面）での膜厚）
が１３％程度であるため平坦部で２３〜７７ｎｍの膜厚
に形成すればよい。尚、コリメート板は多数の孔を設け
た板であり、この孔を通過させることにより基板の法線
に近いスパッタ粒子のみを通過させて半導体基板に衝突
させるものである。
に３〜１０ｎｍの厚さとなるように決める。たとえばス
パッタ装置のターゲットとこの半導体基板（半導体ウェ
ハ）間に配設されたコリメート板のアスペクト比を３と
すると、コンタクトホール７，８の底での被覆率（ホー
ル底での膜厚／平坦部（ＢＰＳＧ膜の上面）での膜厚）
が１３％程度であるため平坦部で２３〜７７ｎｍの膜厚
に形成すればよい。尚、コリメート板は多数の孔を設け
た板であり、この孔を通過させることにより基板の法線
に近いスパッタ粒子のみを通過させて半導体基板に衝突
させるものである。
【００２７】ＴｉＮ膜１４は、次の工程であるアニール
の際にＴｉ膜１３が窒化されるのを防ぎ、さらにその次
の工程においてＷ（タングステン）が成長する際のバリ
ア膜の役割を果すものであり、平坦部でおよそ膜厚１０
０ｎｍに形成すればよい。このＴｉＮ膜１４が無いと次
の工程の熱処理によりＴｉ膜１３が窒化されるため、さ
らに厚いＴｉ膜が必要となる。
の際にＴｉ膜１３が窒化されるのを防ぎ、さらにその次
の工程においてＷ（タングステン）が成長する際のバリ
ア膜の役割を果すものであり、平坦部でおよそ膜厚１０
０ｎｍに形成すればよい。このＴｉＮ膜１４が無いと次
の工程の熱処理によりＴｉ膜１３が窒化されるため、さ
らに厚いＴｉ膜が必要となる。
【００２８】次に図２（Ｂ）において、窒素雰囲気中で
４００〜５００℃で１０〜６０分間熱処理する。
４００〜５００℃で１０〜６０分間熱処理する。
【００２９】これによりＴｉ膜１３はコンタクトホール
７，８の底でＰ+ 型拡散層４およびＮ+ 型拡散層５と反
応してチタンシリサイド層１５を形成する。
７，８の底でＰ+ 型拡散層４およびＮ+ 型拡散層５と反
応してチタンシリサイド層１５を形成する。
【００３０】さらにこの熱処理により、アモルファス層
１０，１２は結晶性が回復し、ほぼ単結晶となるととも
に電気的に活性化されて、位置がずれていた箇所にも単
結晶のＰ型拡散層４′およびＮ型拡散層５′がＰ+ 型拡
散層４およびＮ+ 型拡散層５とそれぞれ連続的に接続し
て形成される。これにより第１および第２のコンタクト
ホール７，８がそれぞれＰ型拡散層およびＮ型拡散層か
らはみ出してしまうことはなく、素子特性を悪化するこ
ともない。
１０，１２は結晶性が回復し、ほぼ単結晶となるととも
に電気的に活性化されて、位置がずれていた箇所にも単
結晶のＰ型拡散層４′およびＮ型拡散層５′がＰ+ 型拡
散層４およびＮ+ 型拡散層５とそれぞれ連続的に接続し
て形成される。これにより第１および第２のコンタクト
ホール７，８がそれぞれＰ型拡散層およびＮ型拡散層か
らはみ出してしまうことはなく、素子特性を悪化するこ
ともない。
【００３１】電気的活性化率は８５０℃程度の高温アニ
ールを行った時を１００％とすると、４００〜５００℃
の低温アニールでは１０〜５０％程度と低く、接合の逆
方向電流が１０倍程度高くなることがあるが、通常の半
導体装置ではこの程度の電流では電気特性上特に問題と
はならない。
ールを行った時を１００％とすると、４００〜５００℃
の低温アニールでは１０〜５０％程度と低く、接合の逆
方向電流が１０倍程度高くなることがあるが、通常の半
導体装置ではこの程度の電流では電気特性上特に問題と
はならない。
【００３２】次に図２（Ｃ）において、ＴｉＮ膜１４上
全面に化学気相法により、タングステン（Ｗ）１６を
０．５μｍ程度の厚さに形成し、コンタクトホール７，
８を埋込んだ後、上面のＴｉＮ膜１４が露出するまでエ
ッチングし、コンタクトホール７，８の内部にのみタン
グステン膜１６を残す。その後、スパッタ法により、た
とえばＡｌ（アルミ）に０．５％のＣｕ（銅）を添加し
たＡｌ合金膜１７を０．５μｍ程度の厚さに形成し、通
常のリソグラフィ技術とドライエッチング技術により、
Ａｌ合金膜１７，ＴｉＮ膜１４，Ｔｉ膜１３を所望の形
状にパターニングしてＡｌ配線とする。
全面に化学気相法により、タングステン（Ｗ）１６を
０．５μｍ程度の厚さに形成し、コンタクトホール７，
８を埋込んだ後、上面のＴｉＮ膜１４が露出するまでエ
ッチングし、コンタクトホール７，８の内部にのみタン
グステン膜１６を残す。その後、スパッタ法により、た
とえばＡｌ（アルミ）に０．５％のＣｕ（銅）を添加し
たＡｌ合金膜１７を０．５μｍ程度の厚さに形成し、通
常のリソグラフィ技術とドライエッチング技術により、
Ａｌ合金膜１７，ＴｉＮ膜１４，Ｔｉ膜１３を所望の形
状にパターニングしてＡｌ配線とする。
【００３３】上記したように、コンタクトホールの底に
Ｔｉ膜を３ｎｍ以上で１０ｎｍ以下の膜厚に形成するの
は、Ｔｉ膜を３ｎｍより薄いとコンタクト抵抗を小さく
するのに必要なＴｉシリサイド層の膜厚が薄過ぎて、十
分にコンタクト抵抗を下げることはできなくなり、１０
ｎｍより厚いとこんどは、Ｔｉシリサイド層が厚く形成
され過ぎてＴｉシリサイド層中に多くのＰ型やＮ型の不
純物が拡散してきて、Ｐ型拡散層やＮ型拡散層中の不純
物濃度、特にこれら拡散層の接続箇所の部分の不純物濃
度が減少してコンタクト抵抗が高くなってしまうことが
あるからであり、また、高アスペクト比のコンタクトホ
ール底にスパッタ法により１０ｎｍより厚く形成するの
は実質的に困難であるからである。特に、Ｐ型拡散層に
接続した微細なコンタクトの抵抗が高くなりやすい。本
発明により、Ｐ型拡散層に対しては１５０Ω程度、Ｎ型
拡散層に対しては１００Ω程度のコンタクト抵抗が得ら
れる。
Ｔｉ膜を３ｎｍ以上で１０ｎｍ以下の膜厚に形成するの
は、Ｔｉ膜を３ｎｍより薄いとコンタクト抵抗を小さく
するのに必要なＴｉシリサイド層の膜厚が薄過ぎて、十
分にコンタクト抵抗を下げることはできなくなり、１０
ｎｍより厚いとこんどは、Ｔｉシリサイド層が厚く形成
され過ぎてＴｉシリサイド層中に多くのＰ型やＮ型の不
純物が拡散してきて、Ｐ型拡散層やＮ型拡散層中の不純
物濃度、特にこれら拡散層の接続箇所の部分の不純物濃
度が減少してコンタクト抵抗が高くなってしまうことが
あるからであり、また、高アスペクト比のコンタクトホ
ール底にスパッタ法により１０ｎｍより厚く形成するの
は実質的に困難であるからである。特に、Ｐ型拡散層に
接続した微細なコンタクトの抵抗が高くなりやすい。本
発明により、Ｐ型拡散層に対しては１５０Ω程度、Ｎ型
拡散層に対しては１００Ω程度のコンタクト抵抗が得ら
れる。
【００３４】次に図３および図４を参照して本発明の第
２の実施の形態の製造方法を説明する。尚、図３および
図４において図１および図２と同一もしくは類似の箇所
は同じ符号を付してある。
２の実施の形態の製造方法を説明する。尚、図３および
図４において図１および図２と同一もしくは類似の箇所
は同じ符号を付してある。
【００３５】まず図３（Ａ）の工程は図１（Ａ）の工程
と同様である。
と同様である。
【００３６】しかし図３（Ｂ）において、第１および第
２のコンタクトホール７，８の両者を通してリンを７０
ｋｅＶの加速エネルギーで３×１０14／ｃｍ2 以上の注
入量でイオン注入する。このイオン注入により、コンタ
クトホール７，８にそれぞれ露出したＰ+ 型拡散層４お
よびＮ+ 型拡散層５の表面およびその周囲の基板表面
は、図で×で示すアモルファスシリコン２０になる。
２のコンタクトホール７，８の両者を通してリンを７０
ｋｅＶの加速エネルギーで３×１０14／ｃｍ2 以上の注
入量でイオン注入する。このイオン注入により、コンタ
クトホール７，８にそれぞれ露出したＰ+ 型拡散層４お
よびＮ+ 型拡散層５の表面およびその周囲の基板表面
は、図で×で示すアモルファスシリコン２０になる。
【００３７】リンの注入量が３×１０14／ｃｍ2 より小
さいと、アモルファスシリコン層２０が形成されないか
ら、注入量が３×１０14／ｃｍ2 以上にする。
さいと、アモルファスシリコン層２０が形成されないか
ら、注入量が３×１０14／ｃｍ2 以上にする。
【００３８】次に図３（Ｃ）において、第２のコンタク
トホール８内およびその周辺上をフォトレジスト膜２１
でマスクした状態で、第１のコンタクトホール７を通し
て、Ｐ+ 型拡散層４の表面およびその周囲の基板表面
に、ホウ素を２０〜５０ｋｅＶの加速エネルギーで１〜
５×１０15／ｃｍ2 の注入量でイオン注入する。
トホール８内およびその周辺上をフォトレジスト膜２１
でマスクした状態で、第１のコンタクトホール７を通し
て、Ｐ+ 型拡散層４の表面およびその周囲の基板表面
に、ホウ素を２０〜５０ｋｅＶの加速エネルギーで１〜
５×１０15／ｃｍ2 の注入量でイオン注入する。
【００３９】ホウ素は軽いので、１×１０16／ｃｍ2 以
上の注入量でないとシリコン基板を非晶質化できない
が、ここでは前の工程のリンのイオン注入で非晶質化し
てアモルファスシリコン層２０が形成されているので１
×１０16／ｃｍ2 より小さい注入量でよいが、図３
（Ｂ）の工程におけるリンの注入量より多くして拡散層
４の表面や位置がずれた箇所に形成される拡散層４をＰ
型に維持する必要がある。
上の注入量でないとシリコン基板を非晶質化できない
が、ここでは前の工程のリンのイオン注入で非晶質化し
てアモルファスシリコン層２０が形成されているので１
×１０16／ｃｍ2 より小さい注入量でよいが、図３
（Ｂ）の工程におけるリンの注入量より多くして拡散層
４の表面や位置がずれた箇所に形成される拡散層４をＰ
型に維持する必要がある。
【００４０】次に図４（Ａ）において、フォトレジスト
膜２１を除去した後、図２（Ａ）と同様に、スパッタ法
によりＴｉ膜１３及びＴｉＮ膜１４を順次形成する。Ｔ
ｉ膜１３はコンタクトホール７，８の底に３〜１０ｎｍ
の厚さに形成し、ＴｉＮ膜１４は平坦部で１００ｎｍ程
度の厚さにする。
膜２１を除去した後、図２（Ａ）と同様に、スパッタ法
によりＴｉ膜１３及びＴｉＮ膜１４を順次形成する。Ｔ
ｉ膜１３はコンタクトホール７，８の底に３〜１０ｎｍ
の厚さに形成し、ＴｉＮ膜１４は平坦部で１００ｎｍ程
度の厚さにする。
【００４１】次に図４（Ｂ）において、窒化雰囲気中で
４００〜５００℃で１０〜６０分間熱処理をし、コンタ
クトホール７，８の底にＴｉシリサイド層１９を形成す
る。この熱処理によりアモルファス層２０は単結晶とな
り、リン及びホウ素が電気的に活性化されて、位置がず
れていた箇所にも単結晶のＰ型拡散層４′およびＮ型拡
散層５′がＰ+ 型拡散層４およびＮ+ 型拡散層５とそれ
ぞれ連続的に接続して形成される構造となる。
４００〜５００℃で１０〜６０分間熱処理をし、コンタ
クトホール７，８の底にＴｉシリサイド層１９を形成す
る。この熱処理によりアモルファス層２０は単結晶とな
り、リン及びホウ素が電気的に活性化されて、位置がず
れていた箇所にも単結晶のＰ型拡散層４′およびＮ型拡
散層５′がＰ+ 型拡散層４およびＮ+ 型拡散層５とそれ
ぞれ連続的に接続して形成される構造となる。
【００４２】この第２の実施の形態では、Ｐ型不純物と
してホウ素をイオン注入しているため、第１の実施の形
態のフッ化ホウ素に比べ、低温、短時間でアモルファス
層１７を単結晶にし、電気的活性が可能である。その理
由は、フッ化ホウ素ではフッ素がこれらの転換を阻害す
るためである。
してホウ素をイオン注入しているため、第１の実施の形
態のフッ化ホウ素に比べ、低温、短時間でアモルファス
層１７を単結晶にし、電気的活性が可能である。その理
由は、フッ化ホウ素ではフッ素がこれらの転換を阻害す
るためである。
【００４３】次に図４（Ｃ）において、図２（Ｃ）と同
様に、タングステン１６をコンタクトホール７，８を埋
込んだ後、Ａｌ合金膜１７を形成し、Ａｌ合金膜１７，
ＴｉＮ膜１４，Ｔｉ膜１３を所望の形状にパターニング
してＡｌ配線を完成する。
様に、タングステン１６をコンタクトホール７，８を埋
込んだ後、Ａｌ合金膜１７を形成し、Ａｌ合金膜１７，
ＴｉＮ膜１４，Ｔｉ膜１３を所望の形状にパターニング
してＡｌ配線を完成する。
【００４４】この第２の実施の形態では、第１の実施の
形態と比較して、フォトレジスト膜が１回少ないため、
工程数も少なくでき、安いコストで製造できるという利
点を有する。
形態と比較して、フォトレジスト膜が１回少ないため、
工程数も少なくでき、安いコストで製造できるという利
点を有する。
【００４５】次に図５乃至図７を参照して本発明の第３
の実施の形態の製造方法を説明する。尚、図５乃至図７
において図１および図２と同一もしくは類似の箇所は同
じ符号を付してある。
の実施の形態の製造方法を説明する。尚、図５乃至図７
において図１および図２と同一もしくは類似の箇所は同
じ符号を付してある。
【００４６】Ｐ型シリコン基板１に形成されたＰ+ 型拡
散層４とＮ+ 型拡散層５にそれぞれ達する第１および第
２のコンタクトホール７，８をＢＰＳＧ膜６に形成し
（図５（Ａ））、フォトレジスト膜９をマスクにして第
１のコンタクトホール７を通してＢＦ2 をイオン注入
し、アモルルファスシリコン層１０を形成し（図５
（Ｂ））、フォトレジスト膜１１をマスクにして第２の
コンタクトホール８を通してリンをイオン注入し、アモ
ルルファスシリコン層１２を形成（図５（Ｃ））するま
では、第１の実施の形態の図１（Ａ）乃至（Ｃ）とそれ
ぞれ同じである。
散層４とＮ+ 型拡散層５にそれぞれ達する第１および第
２のコンタクトホール７，８をＢＰＳＧ膜６に形成し
（図５（Ａ））、フォトレジスト膜９をマスクにして第
１のコンタクトホール７を通してＢＦ2 をイオン注入
し、アモルルファスシリコン層１０を形成し（図５
（Ｂ））、フォトレジスト膜１１をマスクにして第２の
コンタクトホール８を通してリンをイオン注入し、アモ
ルルファスシリコン層１２を形成（図５（Ｃ））するま
では、第１の実施の形態の図１（Ａ）乃至（Ｃ）とそれ
ぞれ同じである。
【００４７】しかしこの第３の実施の形態では図６
（Ａ）において、８００〜９００℃の温度で１０〜３０
分間、窒素中で熱処理を行なうと、アモルファスシリコ
ン層１０，１２は単結晶となり、イオン注入されたＢＦ
2 のホウ素とリンは電気的にほぼ１００％活性化され
て、Ｐ+ 型拡散層４と位置がずれた箇所のＰ型拡散層
４′により第１のコンタクトホール７がＰ型領域からは
み出すことがなく、Ｎ+ 型拡散層５と位置がずれた箇所
のＮ型拡散層５′により第２のコンタクトホール８がＮ
型領域からはみ出すことがない状態となる。
（Ａ）において、８００〜９００℃の温度で１０〜３０
分間、窒素中で熱処理を行なうと、アモルファスシリコ
ン層１０，１２は単結晶となり、イオン注入されたＢＦ
2 のホウ素とリンは電気的にほぼ１００％活性化され
て、Ｐ+ 型拡散層４と位置がずれた箇所のＰ型拡散層
４′により第１のコンタクトホール７がＰ型領域からは
み出すことがなく、Ｎ+ 型拡散層５と位置がずれた箇所
のＮ型拡散層５′により第２のコンタクトホール８がＮ
型領域からはみ出すことがない状態となる。
【００４８】次に図６（Ｂ）において、第１および第２
のコンタクトホール７，８を通して砒素を３０ｋｅＶの
加速エネルギーで２×１０14／ｃｍ2 より大きい注入量
で、かつ、図５（Ｂ）の工程で第１のコンタクトホール
７のみを通してイオン注入したＢＦ2 よりもかなり小さ
な注入量でイオン注入する。この砒素のイオン注入によ
り、第１および第２のコンタクトホール７，８の底表面
は再度、図で×で示すアモルファスシリコン層２２とな
る。
のコンタクトホール７，８を通して砒素を３０ｋｅＶの
加速エネルギーで２×１０14／ｃｍ2 より大きい注入量
で、かつ、図５（Ｂ）の工程で第１のコンタクトホール
７のみを通してイオン注入したＢＦ2 よりもかなり小さ
な注入量でイオン注入する。この砒素のイオン注入によ
り、第１および第２のコンタクトホール７，８の底表面
は再度、図で×で示すアモルファスシリコン層２２とな
る。
【００４９】ヒ素をイオン注入する場合、２×１０14／
ｃｍ2 よりも注入量が小さいとシリコン基板表面にアモ
ルファス層を形成することができず、一方、イオン注入
したＢＦ2 よりも注入量が多いいと、Ｐ+ 型拡散層４の
表面を含め第１のコンタクトホール７内の基板表面がＮ
型となってしまう。
ｃｍ2 よりも注入量が小さいとシリコン基板表面にアモ
ルファス層を形成することができず、一方、イオン注入
したＢＦ2 よりも注入量が多いいと、Ｐ+ 型拡散層４の
表面を含め第１のコンタクトホール７内の基板表面がＮ
型となってしまう。
【００５０】次に図６（Ｃ）において、第１および第２
の実施の形態と同様に、スパッタによりＴｉ膜１３及び
ＴｉＮ膜１４を順次形成する。Ｔｉ膜１３はコンタクト
ホール７，８の底に３〜１０ｎｍの厚さに形成し、Ｔｉ
Ｎ膜１４は平坦部で１００ｎｍ程度の厚さにする。
の実施の形態と同様に、スパッタによりＴｉ膜１３及び
ＴｉＮ膜１４を順次形成する。Ｔｉ膜１３はコンタクト
ホール７，８の底に３〜１０ｎｍの厚さに形成し、Ｔｉ
Ｎ膜１４は平坦部で１００ｎｍ程度の厚さにする。
【００５１】次に図７（Ａ）において、窒素雰囲気中で
４００〜５００℃で１０〜６０分間の熱処理を行ない、
コンタクトホールの底にＴｉシリサイド層２５を形成す
る。この熱処理によりアモルファス層２２は単結晶とな
る。イオン注入された砒素がこの熱処理により電気的に
活性化されても、Ｐ+ 型拡散層４および位置がずれた箇
所のＰ型拡散層４′はＰ型のままである。
４００〜５００℃で１０〜６０分間の熱処理を行ない、
コンタクトホールの底にＴｉシリサイド層２５を形成す
る。この熱処理によりアモルファス層２２は単結晶とな
る。イオン注入された砒素がこの熱処理により電気的に
活性化されても、Ｐ+ 型拡散層４および位置がずれた箇
所のＰ型拡散層４′はＰ型のままである。
【００５２】次に図７（Ｂ）において、第１および第２
の実施の形態と同様に、タングステン１６をコンタクト
ホール７，８を埋込んだ後、Ａｌ合金膜１７を形成し、
Ａｌ合金膜１７，ＴｉＮ膜１４，Ｔｉ膜１３を所望の形
状にパターニングしてＡｌ配線を完成する。
の実施の形態と同様に、タングステン１６をコンタクト
ホール７，８を埋込んだ後、Ａｌ合金膜１７を形成し、
Ａｌ合金膜１７，ＴｉＮ膜１４，Ｔｉ膜１３を所望の形
状にパターニングしてＡｌ配線を完成する。
【００５３】この第３の実施の形態では、Ｎ+ 型拡散層
５のリンとＰ+ 型拡散層４は電気的にほぼ１００％活性
化されているため、接合の逆方向電流は途中工程でアモ
ルファスを形成しないで高温熱処理をする製法による接
合のレベルとほぼ同じである。したがって、逆方向電流
を小さくする必要があるデバイスにはこの実施の形態の
方法が有効である。
５のリンとＰ+ 型拡散層４は電気的にほぼ１００％活性
化されているため、接合の逆方向電流は途中工程でアモ
ルファスを形成しないで高温熱処理をする製法による接
合のレベルとほぼ同じである。したがって、逆方向電流
を小さくする必要があるデバイスにはこの実施の形態の
方法が有効である。
【００５４】またこの第３の実施の形態において、砒素
をイオン注入してアモルファス層２２を形成している
が、この方法でＰ+ 型拡散層に対するコンタクト抵抗が
高くなる場合は、砒素の代わりにＢＦ2 をイオン注入し
たほうが良い。または、第１のコンタクトホールを通し
てＰ+ 型拡散層の表面およびその周囲にＢＦ2 をイオン
注入し、第２のコンタクトホールを通してＮ+ 型拡散層
の表面およびその周囲にリンをイオン注入するようにす
れば、Ｐ+ 型拡散層およびＮ+ 型拡散層の両方に対して
最も低いコンタクト抵抗が得られる。
をイオン注入してアモルファス層２２を形成している
が、この方法でＰ+ 型拡散層に対するコンタクト抵抗が
高くなる場合は、砒素の代わりにＢＦ2 をイオン注入し
たほうが良い。または、第１のコンタクトホールを通し
てＰ+ 型拡散層の表面およびその周囲にＢＦ2 をイオン
注入し、第２のコンタクトホールを通してＮ+ 型拡散層
の表面およびその周囲にリンをイオン注入するようにす
れば、Ｐ+ 型拡散層およびＮ+ 型拡散層の両方に対して
最も低いコンタクト抵抗が得られる。
【００５５】次に図８を参照して本発明の第４の実施の
形態の製造方法を説明する。この第４の実施の形態は、
コンタクトホールとその下の接続する拡散層との位置合
わせに余裕がある場合である。
形態の製造方法を説明する。この第４の実施の形態は、
コンタクトホールとその下の接続する拡散層との位置合
わせに余裕がある場合である。
【００５６】図８（Ａ）において、Ｐ型シリコン基板３
１の主面に選択的にシリコン酸化膜３３が形成され、素
子領域として、Ｎ- 型拡散層３２が形成され、Ｎ- 型拡
散層３２内にＰ+ 型拡散層３４が形成され、他の箇所に
Ｎ+ 型拡散層３５が形成されている。またＰ+ 型拡散層
３４とＮ+ 型拡散層３５はシリコン酸化膜３３により区
画されかつシリコン酸化膜３３によりたがいに分離して
いる。
１の主面に選択的にシリコン酸化膜３３が形成され、素
子領域として、Ｎ- 型拡散層３２が形成され、Ｎ- 型拡
散層３２内にＰ+ 型拡散層３４が形成され、他の箇所に
Ｎ+ 型拡散層３５が形成されている。またＰ+ 型拡散層
３４とＮ+ 型拡散層３５はシリコン酸化膜３３により区
画されかつシリコン酸化膜３３によりたがいに分離して
いる。
【００５７】この半導体基板上に膜厚１．５μｍのＢＰ
ＳＧ膜３６をＣＶＤ法により層間絶縁膜として形成し、
通常のリソグラフィ技術とドライエッチング技術によ
り、このＢＰＳＧ膜３６にＰ+ 型拡散層３４およびＮ+
型拡散層３５にそれぞれ達する第１および第２のコンタ
クトホール（開口部）３７，３８を形成する。
ＳＧ膜３６をＣＶＤ法により層間絶縁膜として形成し、
通常のリソグラフィ技術とドライエッチング技術によ
り、このＢＰＳＧ膜３６にＰ+ 型拡散層３４およびＮ+
型拡散層３５にそれぞれ達する第１および第２のコンタ
クトホール（開口部）３７，３８を形成する。
【００５８】Ｐ+ 型拡散層３４およびＮ+ 型拡散層３５
の平面積は大きくて位置合わせに余裕があり、コンタク
トホール３７，３８がこれら拡散層３４，３５からはみ
出てしまうことが無い。
の平面積は大きくて位置合わせに余裕があり、コンタク
トホール３７，３８がこれら拡散層３４，３５からはみ
出てしまうことが無い。
【００５９】このような場合、次の図８（Ｂ）におい
て、第３の実施の形態と同様に、ヒ素を第１および第２
のコンタクトホール３７，３８を通してイオン注入する
か、あるいはＢＦ2 を第１および第２のコンタクトホー
ル３７，３８を通してイオン注入してアモルファスシリ
コン層３９をコンタクトホールの底に形成すればよい。
この時、砒素の注入量はＰ+ 型拡散層３４中のＰ型不純
物量より少なく、ＢＦ2の注入量はＮ+ 型拡散層３５中
のＮ型不純物量より少なくする。その後のＴｉ膜および
ＴｉＮ膜の形成、熱処理、配線形成は第１乃至第３の実
施の形態と同様である。
て、第３の実施の形態と同様に、ヒ素を第１および第２
のコンタクトホール３７，３８を通してイオン注入する
か、あるいはＢＦ2 を第１および第２のコンタクトホー
ル３７，３８を通してイオン注入してアモルファスシリ
コン層３９をコンタクトホールの底に形成すればよい。
この時、砒素の注入量はＰ+ 型拡散層３４中のＰ型不純
物量より少なく、ＢＦ2の注入量はＮ+ 型拡散層３５中
のＮ型不純物量より少なくする。その後のＴｉ膜および
ＴｉＮ膜の形成、熱処理、配線形成は第１乃至第３の実
施の形態と同様である。
【００６０】図１０および図１１は本発明の第５の実施
の形態の製造方法における主要工程を示す断面図であ
る。
の形態の製造方法における主要工程を示す断面図であ
る。
【００６１】図１０（Ａ）、（Ｂ）、（Ｃ）は図１
（Ａ）、（Ｂ）、（Ｃ）と同様である。すなわち、Ｐ型
シリコン基板１の主面にフィールド絶縁膜としてシリコ
ン酸化膜３が形成され、素子領域として、Ｎ- 型拡散層
２が形成され、Ｎ- 型拡散層２内にＰ+ 型拡散層４が形
成され、他の箇所にＮ+ 型拡散層５が形成されて、層間
絶縁膜であるＢＰＳＧ膜６にＰ+ 型拡散層４およびＮ+
型拡散層５にそれぞれ達する第１および第２のコンタク
トホール（開口部）７，８が形成される（図１０
（Ａ））。次に、第２のコンタクトホール８内およびそ
の周辺上をフォトレジスト膜９でマスクした状態で、第
１のコンタクトホール７を通してフッ化ホウ素（Ｂ
Ｆ2 ）をＰ+ 型拡散層４の表面およびその周囲の基板表
面にイオン注入することにより第１のコンタクトホール
７に露出したＰ+ 型拡散層４の表面は、図で×で示すア
モルファス（非晶質）シリコン層１０となる（図１０
（Ｂ））。次に、フォトレジスト膜９を除去した後、第
１のコンタクトホール７内およびその周辺上をフォトレ
ジスト膜１１でマスクした状態で、第２のコンタクトホ
ール８を通してリンをＮ+ 型拡散層５の表面およびその
周囲の基板表面にイオン注入することにより第２のコン
タクトホール８に露出したＮ+ 型拡散層５の表面は、図
で×で示すアモルファス（非晶質）シリコン層１２とな
る（図１０（Ｃ））。
（Ａ）、（Ｂ）、（Ｃ）と同様である。すなわち、Ｐ型
シリコン基板１の主面にフィールド絶縁膜としてシリコ
ン酸化膜３が形成され、素子領域として、Ｎ- 型拡散層
２が形成され、Ｎ- 型拡散層２内にＰ+ 型拡散層４が形
成され、他の箇所にＮ+ 型拡散層５が形成されて、層間
絶縁膜であるＢＰＳＧ膜６にＰ+ 型拡散層４およびＮ+
型拡散層５にそれぞれ達する第１および第２のコンタク
トホール（開口部）７，８が形成される（図１０
（Ａ））。次に、第２のコンタクトホール８内およびそ
の周辺上をフォトレジスト膜９でマスクした状態で、第
１のコンタクトホール７を通してフッ化ホウ素（Ｂ
Ｆ2 ）をＰ+ 型拡散層４の表面およびその周囲の基板表
面にイオン注入することにより第１のコンタクトホール
７に露出したＰ+ 型拡散層４の表面は、図で×で示すア
モルファス（非晶質）シリコン層１０となる（図１０
（Ｂ））。次に、フォトレジスト膜９を除去した後、第
１のコンタクトホール７内およびその周辺上をフォトレ
ジスト膜１１でマスクした状態で、第２のコンタクトホ
ール８を通してリンをＮ+ 型拡散層５の表面およびその
周囲の基板表面にイオン注入することにより第２のコン
タクトホール８に露出したＮ+ 型拡散層５の表面は、図
で×で示すアモルファス（非晶質）シリコン層１２とな
る（図１０（Ｃ））。
【００６２】次に図１１（Ａ）において、フォトレジス
ト膜１１を除去した後、プラズマ化学気相成長法（プラ
ズマＣＶＤ法）によりＴｉ膜（チタニウム膜）４１を形
成する。
ト膜１１を除去した後、プラズマ化学気相成長法（プラ
ズマＣＶＤ法）によりＴｉ膜（チタニウム膜）４１を形
成する。
【００６３】基板加熱温度４５０℃〜６００℃、成膜圧
力１〜１００Ｔｏｒｒ、ＴｉＣｌ４５〜２０ｓｃｃｍ、
Ｈ2 １０００〜２０００ｓｃｃｍ、Ａｒ２００〜５００
ｓｃｃｍの条件で行う。Ｔｉの成長膜厚は３〜２０ｎｍ
である。
力１〜１００Ｔｏｒｒ、ＴｉＣｌ４５〜２０ｓｃｃｍ、
Ｈ2 １０００〜２０００ｓｃｃｍ、Ａｒ２００〜５００
ｓｃｃｍの条件で行う。Ｔｉの成長膜厚は３〜２０ｎｍ
である。
【００６４】コンタクトホール底では、Ｔｉシリサイド
１５が成長し拡散層表面に非晶質層があるためＴｉＣｌ
4 を流してからＴｉ４１が成長するまでの遅れ時間が無
く、Ｐ+ 型拡散層４とＮ+ 型拡散層５とで等しい膜厚の
Ｔｉシリサイド層１５を形成することができる。Ｔｉ４
１の被覆率を１００％とするとＴｉシリサイド層１５の
成長膜厚は７．５〜５０ｎｍ程度である。
１５が成長し拡散層表面に非晶質層があるためＴｉＣｌ
4 を流してからＴｉ４１が成長するまでの遅れ時間が無
く、Ｐ+ 型拡散層４とＮ+ 型拡散層５とで等しい膜厚の
Ｔｉシリサイド層１５を形成することができる。Ｔｉ４
１の被覆率を１００％とするとＴｉシリサイド層１５の
成長膜厚は７．５〜５０ｎｍ程度である。
【００６５】続けてＬＰＣＶＤ法によりＴｉＮ膜４２を
形成する。このときの条件は、基板加熱温度４５０℃〜
６５０℃、成膜圧力１〜１００Ｔｏｒｒ、ＴｉＣｌ4 ２
０〜５０ｓｃｃｍ、ＮＨ3 ５０〜１００ｓｃｃｍ、Ｎ2
２０００〜５０００ｓｃｃｍであり、ＴｉＮの膜厚は３
０〜５０ｎｍである。
形成する。このときの条件は、基板加熱温度４５０℃〜
６５０℃、成膜圧力１〜１００Ｔｏｒｒ、ＴｉＣｌ4 ２
０〜５０ｓｃｃｍ、ＮＨ3 ５０〜１００ｓｃｃｍ、Ｎ2
２０００〜５０００ｓｃｃｍであり、ＴｉＮの膜厚は３
０〜５０ｎｍである。
【００６６】次に図１１（Ｂ）において、図２（Ｃ）と
同様に、ＴｉＮ膜４２上全面に化学気相法によりタング
ステン（Ｗ）を形成し、コンタクトホール７，８を埋込
んだ後、上面のＴｉＮ膜４２が露出するまでエッチング
し、コンタクトホール７，８の内部にのみタングステン
膜１６を残し、Ａｌ合金膜１７を形成し、Ａｌ合金膜１
７，ＴｉＮ膜４２，Ｔｉ膜４１を所望の形状にパターニ
ングしてＡｌ配線とする。
同様に、ＴｉＮ膜４２上全面に化学気相法によりタング
ステン（Ｗ）を形成し、コンタクトホール７，８を埋込
んだ後、上面のＴｉＮ膜４２が露出するまでエッチング
し、コンタクトホール７，８の内部にのみタングステン
膜１６を残し、Ａｌ合金膜１７を形成し、Ａｌ合金膜１
７，ＴｉＮ膜４２，Ｔｉ膜４１を所望の形状にパターニ
ングしてＡｌ配線とする。
【００６７】以上説明したようにこの実施の形態では、
コンタクトホールに露出したＳｉ基板の表面が非晶質で
活性なため、ＴｉＣｌ4 を流しながらＴｉが成長するま
での遅れ時間が無く、Ｐ+ ＳｉとＮ+ Ｓｉで等しい膜厚
のＴｉを形成することが可能となり、デバイスの電気特
性の低下を抑えることができる。
コンタクトホールに露出したＳｉ基板の表面が非晶質で
活性なため、ＴｉＣｌ4 を流しながらＴｉが成長するま
での遅れ時間が無く、Ｐ+ ＳｉとＮ+ Ｓｉで等しい膜厚
のＴｉを形成することが可能となり、デバイスの電気特
性の低下を抑えることができる。
【００６８】Ｔｉが成長するまでの遅れ時間のＰ+ Ｓｉ
とＮ+ Ｓｉの差は成長温度が低い方が顕著であるため、
本発明の効果はＴｉの成長温度が低いほど著しく、特に
６００℃以下で効果が大きい。
とＮ+ Ｓｉの差は成長温度が低い方が顕著であるため、
本発明の効果はＴｉの成長温度が低いほど著しく、特に
６００℃以下で効果が大きい。
【００６９】またこの実施の形態においてＴｉ膜４１は
ＣＶＤ法で形成しているため、スパッタ法に比べ被覆性
が優れており、高アスペクト比のコンタクトホール底に
も容易に１０ｎｍＴｉ（Ｔｉシリサイドは２５ｎｍ）が
形成可能であり、Ｔｉ膜４１のコンタクト底での膜厚は
特には１０ｎｍ以下とする必要はないが、厚過ぎるとコ
ンタクト抵抗の上昇等の発生が問題になる場合には１０
ｎｍ以下とした方がよい。
ＣＶＤ法で形成しているため、スパッタ法に比べ被覆性
が優れており、高アスペクト比のコンタクトホール底に
も容易に１０ｎｍＴｉ（Ｔｉシリサイドは２５ｎｍ）が
形成可能であり、Ｔｉ膜４１のコンタクト底での膜厚は
特には１０ｎｍ以下とする必要はないが、厚過ぎるとコ
ンタクト抵抗の上昇等の発生が問題になる場合には１０
ｎｍ以下とした方がよい。
【００７０】これに対して図１２は上記本発明と異な
り、コンタクトホールを開口後、図１０（Ｂ）および
（Ｃ）の工程を行わないで、コンタクトホールの底に露
出する単結晶のＰ+ 型拡散層表面上および単結晶のＮ+
型拡散層表面上にＴｉ膜を化学気相成長法によりＴｉＣ
ｌ4 を還元して形成した場合のＴｉ膜の膜厚を示すグラ
フであり、Ｐ+ 型拡散層表面上の膜厚（Ｐ+ ）とＮ+ 型
拡散層表面上の膜厚（Ｎ+）とが大きく異なることが判
る。これはＴｉＣｌ4 を流してからＴｉが成長するまで
の遅れ時間がＰ+ ＳｉとＮ+ Ｓｉとで異なるからであ
る。このため一方の膜厚を最適化する時に、もう一方の
膜厚が厚すぎればリーク電流が増加したり電気抵抗が増
加し、薄すぎればやはり電気抵抗が増加するなどのデバ
イスの電気抵抗が低下するという問題を有する。
り、コンタクトホールを開口後、図１０（Ｂ）および
（Ｃ）の工程を行わないで、コンタクトホールの底に露
出する単結晶のＰ+ 型拡散層表面上および単結晶のＮ+
型拡散層表面上にＴｉ膜を化学気相成長法によりＴｉＣ
ｌ4 を還元して形成した場合のＴｉ膜の膜厚を示すグラ
フであり、Ｐ+ 型拡散層表面上の膜厚（Ｐ+ ）とＮ+ 型
拡散層表面上の膜厚（Ｎ+）とが大きく異なることが判
る。これはＴｉＣｌ4 を流してからＴｉが成長するまで
の遅れ時間がＰ+ ＳｉとＮ+ Ｓｉとで異なるからであ
る。このため一方の膜厚を最適化する時に、もう一方の
膜厚が厚すぎればリーク電流が増加したり電気抵抗が増
加し、薄すぎればやはり電気抵抗が増加するなどのデバ
イスの電気抵抗が低下するという問題を有する。
【００７１】尚、以上のそれぞれの実施の形態では高融
点金属としてＴｉを例示したが、他の高融点金属でも同
様の効果が期待できる。
点金属としてＴｉを例示したが、他の高融点金属でも同
様の効果が期待できる。
【００７２】
【発明の効果】以上説明したように本発明によれば、非
晶質（アモルファス）化した半導体基板表面に高融点金
属膜を形成して高融点シリサイド層を形成するから、そ
の形成を、例えば４００〜５００℃の低温熱処理で行な
うことができ、これにより既に形成されてある他の素子
領域への悪影響を抑制することができる。
晶質（アモルファス）化した半導体基板表面に高融点金
属膜を形成して高融点シリサイド層を形成するから、そ
の形成を、例えば４００〜５００℃の低温熱処理で行な
うことができ、これにより既に形成されてある他の素子
領域への悪影響を抑制することができる。
【００７３】また前記高融点金属膜の膜厚を、３ｎｍ以
上にしたからコンタクト抵抗を小さくするのに必要な高
融点金属シリサイド層の膜厚が得られ、１０ｎｍ以下に
したから高融点金属シリサイド層中に多くのＰ型やＮ型
の不純物が拡散してきて、Ｐ型拡散層やＮ型拡散層中の
不純物濃度が減少してコンタクト抵抗が高くなることが
防止される。
上にしたからコンタクト抵抗を小さくするのに必要な高
融点金属シリサイド層の膜厚が得られ、１０ｎｍ以下に
したから高融点金属シリサイド層中に多くのＰ型やＮ型
の不純物が拡散してきて、Ｐ型拡散層やＮ型拡散層中の
不純物濃度が減少してコンタクト抵抗が高くなることが
防止される。
【００７４】また本発明では、化学気相成長法により高
融点金属又は高融点金属シリサイドを形成するから高ア
スペクト比の開口部（コンタクトホール）の底の被覆率
の低下を抑えることが出来、さらにこの形成に先立って
半導体基板表面を非晶質化しておくからＰ型拡散層上と
Ｎ型拡散層上とにおける高融点金属又は高融点金属シリ
サイドの膜厚差を抑制することができ、これにより所定
のデバイス電気特性を得ることができる。
融点金属又は高融点金属シリサイドを形成するから高ア
スペクト比の開口部（コンタクトホール）の底の被覆率
の低下を抑えることが出来、さらにこの形成に先立って
半導体基板表面を非晶質化しておくからＰ型拡散層上と
Ｎ型拡散層上とにおける高融点金属又は高融点金属シリ
サイドの膜厚差を抑制することができ、これにより所定
のデバイス電気特性を得ることができる。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】図１の続きの工程を順に示す断面図である。
【図３】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】本発明の第３の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図６】図５の続きの工程を順に示す断面図である。
【図７】図６の続きの工程を順に示す断面図である。
【図８】本発明の第４の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図９】本発明の効果を示す図である。
【図１０】本発明の第５の実施の形態の半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１１】図１０の続きの工程を順に示す断面図であ
る。
る。
【図１２】本発明とは異なる製造方法の不都合を示す図
である。
である。
１，３１ Ｐ型シリコン基板 ２，３２ Ｎ- 型拡散層 ３，３３ シリコン酸化膜 ４，３４ Ｐ+ 型拡散層 ４′ ずれた箇所に形成されたＰ型拡散層 ５，３５ Ｎ+ 型拡散層 ５′ ずれた箇所に形成されたＮ型拡散層 ６，３６ ＢＰＳＧ膜 ７，３７ 第１のコンタクトホール（開口部） ８，３８ 第２のコンタクトホール（開口部） ９，１１，２１ フォトレジスト膜 １０，１２，２０，２２，３９ アモルファスシリコ
ン層 １３ Ｔｉ膜 チタニウム膜） １４ ＴｉＮ膜（窒化チタニウム膜） １５，１９ Ｔｉシリサイド層 １６ タングステン膜 １７ Ａｌ合金膜 ４１ Ｔｉ膜 ４２ ＴｉＮ膜
ン層 １３ Ｔｉ膜 チタニウム膜） １４ ＴｉＮ膜（窒化チタニウム膜） １５，１９ Ｔｉシリサイド層 １６ タングステン膜 １７ Ａｌ合金膜 ４１ Ｔｉ膜 ４２ ＴｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 占部 耕児 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 山田 義明 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平７−254574（ＪＰ，Ａ) 特開 平７−211903（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/336 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/78
Claims (5)
- 【請求項１】 半導体基板に達する開口部を有する絶縁
膜を前記半導体基板上に形成する工程と、高融点金属膜
を形成する工程と、熱処理により、前記半導体基板と前
記高融点金属膜を反応させて高融点金属シリサイド層を
形成する工程とを含み、前記高融点金属膜を形成する前
に前記開口部に露出した半導体基板の表面をホウ素、フ
ッ化ホウ素（ＢＦ 2 ）、リン又は砒素のイオン注入によ
り非晶質化した後に、前記開口部の底に前記高融点金属
膜を３〜１０ｎｍの膜厚に形成する半導体装置の製造方
法であって、前記開口部が複数個設けられており、前記
複数個の開口部を通してリン又は砒素をイオン注入して
それぞれの半導体基板の表面を非晶質化する工程と、前
記複数の開口部のうち接続される素子領域がＰ型拡散層
の開口部のみを通してホウ素又はフッ化ホウ素を前記リ
ン又は砒素のイオン注入よりも高濃度でイオン注入する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に達する開口部を有する絶縁
膜を前記半導体基板上に形成する工程と、高融点金属膜
を形成する工程と、熱処理により、前記半導体基板と前
記高融点金属膜を反応させて高融点金属シリサイド層を
形成する工程とを含み、前記高融点金属膜を形成する前
に前記開口部に露出した半導体基板の表面をホウ素、フ
ッ化ホウ素（ＢＦ 2 ）、リン又は砒素のイオン注入によ
り非晶質化した後に、前記開口部の底に前記高融点金属
膜を３〜１０ｎｍの膜厚に形成する半導体装置の製造方
法であって、前記開口部が複数個設けられており、前記
複数個の開口部を通してホウ素又はフッ化ホウ素をイオ
ン注入してそれぞれの半導体基板の表面を非晶質化する
工程と、前記複数の開口部のうち接続される素子領域が
Ｎ型拡散層の開口部のみを通してリン又は砒素を前記ホ
ウ素又はフッ化ホウ素のイオン注入よりも高濃度でイオ
ン注入する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項３】 前記高融点金属膜がチタニウム膜である
ことを特徴とする請求項１又は請求項２のいずれかに記
載の半導体装置の製造方法。 - 【請求項４】 半導体基板に達する開口部を有する絶縁
膜を前記半導体基板上に形成する工程と、チタニウム膜
を形成する工程と、熱処理により、前記半導 体基板と前
記チタニウム膜を反応させてチタンシリサイド層を形成
する工程とを含み、前記チタニウム膜を形成する前に前
記開口部に露出した半導体基板の表面を非晶質化した後
に、前記開口部の底に前記チタニウム膜を３〜１０ｎｍ
の膜厚に形成する半導体装置の製造方法であって、前記
チタニウム膜の形成後、全面に窒化チタニウム膜をスパ
ッタ法又は化学気相成長法により形成する工程を含み、
且つ前記チタンシリサイド層を形成する熱処理温度が４
００〜５００℃であることを特徴とする半導体装置の製
造方法。 - 【請求項５】 前記窒化チタニウム膜上にタングステン
膜を化学気相成長法で全面成長させた後、前記タングス
テン膜を前記窒化チタニウム膜が露出するまで全面エッ
チングして前記開口部内にのみに前記タングステン膜を
残す工程を含むことを特徴とする請求項４記載の半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667996A JP2848333B2 (ja) | 1995-07-28 | 1996-05-30 | 半導体装置の製造方法 |
| US08/866,330 US6440828B1 (en) | 1996-05-30 | 1997-05-30 | Process of fabricating semiconductor device having low-resistive contact without high temperature heat treatment |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-193689 | 1995-07-28 | ||
| JP19368995 | 1995-07-28 | ||
| JP13667996A JP2848333B2 (ja) | 1995-07-28 | 1996-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102469A JPH09102469A (ja) | 1997-04-15 |
| JP2848333B2 true JP2848333B2 (ja) | 1999-01-20 |
Family
ID=26470184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13667996A Expired - Fee Related JP2848333B2 (ja) | 1995-07-28 | 1996-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848333B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3399814B2 (ja) * | 1997-11-27 | 2003-04-21 | 科学技術振興事業団 | 微細突起構造体の製造方法 |
| KR100443079B1 (ko) * | 2002-08-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| KR100562650B1 (ko) * | 2004-06-25 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR101669470B1 (ko) * | 2009-10-14 | 2016-10-26 | 삼성전자주식회사 | 금속 실리사이드층을 포함하는 반도체 소자 |
| JP6004765B2 (ja) * | 2012-06-13 | 2016-10-12 | 住友重機械工業株式会社 | 半導体装置の製造方法及びレーザアニール装置 |
| JP2014090051A (ja) * | 2012-10-30 | 2014-05-15 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-05-30 JP JP13667996A patent/JP2848333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09102469A (ja) | 1997-04-15 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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