JP2014090051A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置において、層間絶縁膜ＩＬ１に形成されたコンタクトホールＣＨｆｄに露出した、シリコンからなるフローティングディフュージョンＦＤ上に、バリアメタル膜ＢＭｆｄが形成されている。バリアメタル膜ＢＭｆｄ上には、コンタクトホールＣＨｆｄの内部を埋め込むように、導電膜Ｍｆｄが形成されている。バリアメタル膜ＢＭｆｄは、フローティングディフュージョンＦＤ上に形成され、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層ＢＭｆｄ１と、層ＢＭｆｄ１上に形成され、チタンおよび窒素を含む層ＢＭｆｄ２とを有する。
【選択図】図９

Description

本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
フォトダイオードおよび転送用トランジスタは、半導体基板の画素領域に形成される。この転送用トランジスタでは、ゲート電極の一方の側には、例えばｎ型の高濃度半導体領域よりなるフローティングディフュージョンが形成される。
一方、半導体基板の周辺回路領域には、論理回路を構成するトランジスタ（ロジックトランジスタ）が形成される。このロジックトランジスタでは、ゲート電極の両側のソース・ドレイン領域は、例えばｎ型の半導体領域よりなり、その半導体領域の表面には、例えばニッケルシリサイドからなるシリサイド層（金属シリサイド層）が形成される。シリサイド層の上方には、層間絶縁膜が形成され、層間絶縁膜中には、コンタクトホールが形成され、コンタクトホールの内部を埋め込むように、導電膜からなるコンタクト部が形成される。
このようなシリサイド層の上方に形成されたコンタクト部は、導電膜に加え、コンタクトホールの底部に露出したシリサイド層と、導電膜との間に形成されるバリアメタル膜を有する。このバリアメタル膜は、シリサイド層上に形成されている。
例えば、下記特許文献１（特開２００８−１０３３７０号公報）には、半導体ウェハの主面に形成された絶縁膜に開口された接続孔の底部に露出したニッケルシリサイド層の表面に、チタンおよび窒化チタンからなるバリアメタル膜を形成する技術が開示されている。
また、下記特許文献２（特開２００９−２６０００４号公報）には、半導体基板上の絶縁膜に形成されたコンタクトホールの底部に露出したシリサイド層上に、プラズマＣＶＤ（Chemical Vapor Deposition；化学気相成長）法によりチタン膜などからなるバリア導体膜を形成する技術が開示されている。
また、下記特許文献３（特開平９−２９３６９０号公報）には、半導体基板上の絶縁膜に形成されたコンタクトホールの底部に露出したシリコン（Ｓｉ）上に、チタン（Ｔｉ）膜を堆積した後、加熱して、アモルファスＴｉＳｉｘを形成する技術が開示されている。
さらに、下記非特許文献１には、清浄なシリコン基板上に、酸素がない雰囲気中で遷移金属を堆積することで、シリコンと遷移金属を含み、アモルファス相からなる膜を形成する技術が開示されている。
特開２００８−１０３３７０号公報 特開２００９−２６０００４号公報 特開平９−２９３６９０号公報
R. M. Walser and R. W. Bene, "First phase nucleation in silicon-transition-metal planar interfaces," Appl. Phys. Lett. 28 (1976) 624.
画素領域における転送用トランジスタでは、フローティングディフュージョンは、例えばｎ型の半導体領域からなるが、この半導体領域の表面には、シリサイド層が形成されない場合がある。このような、表面にシリサイド層が形成されない半導体領域の上方にも、層間絶縁膜が形成され、層間絶縁膜中には、コンタクトホールが形成され、コンタクトホールの内部を埋め込むように、導電膜からなるコンタクト部が形成される。
このような、表面にシリサイド層が形成されない半導体領域の上方に形成されたコンタクト部は、導電膜に加え、コンタクトホールの底部に露出した、シリコンからなる半導体領域と、導電膜との間に形成された、バリアメタル膜を有する。このバリアメタル膜は、例えばチタン膜からなり、シリコンからなる半導体領域上に、形成されている。このとき、シリコン上に形成されたチタン膜の比抵抗を十分低下させるには、チタン（Ｔｉ）とシリコン（Ｓｉ）との反応により形成されるＴｉＳｉｘを低抵抗化するために、半導体基板を７００℃程度の高い温度で熱処理する必要がある。
しかし、シリサイド層の耐熱温度は、６００℃であるため、シリサイド層の耐熱温度を超えないように、半導体基板の温度を６００℃以下の温度とした状態でバリアメタル膜を形成することになる。そのため、バリアメタル膜の比抵抗を低減することができず、シリコンからなる半導体領域とコンタクト部とを電気的に低抵抗で接続することができず、コンタクト部のコンタクト抵抗を低減することができない。
シリサイド層を形成する前に、フローティングディフュージョン上に、チタン膜を形成し、形成されたチタン膜を、シリサイド層の耐熱温度を超える７００℃程度の高い温度で熱処理することも考えられる。しかし、このような製造方法によれば、工程数が増加してしまう。そのため、工程数を増加させることなくバリアメタル膜の比抵抗を低減することができず、コンタクト部のコンタクト抵抗を低減することができず、半導体装置の性能を向上させることができない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置において、層間絶縁膜に形成された第１コンタクトホールに露出した、シリコンからなる半導体領域上に、第１バリアメタル膜が形成されている。第１バリアメタル膜上には、第１コンタクトホールを埋め込むように、第１導電膜が形成されている。第１バリアメタル膜は、第１半導体領域上に形成され、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる第１層と、第１層上に形成され、チタンおよび窒素を含む第２層とを有する。
また、他の実施の形態によれば、半導体装置の製造方法において、層間絶縁膜に形成された第１コンタクトホールに露出した、シリコンからなる半導体領域上に、第１バリアメタル膜を形成し、層間絶縁膜に形成された第２コンタクトホールに露出したシリサイド層上に、第２バリアメタル膜を形成する。この際、半導体領域上に、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる第１層を形成し、第１層上に、チタンおよび窒素を含む第２層を形成することで、第１層と第２層とを有する第１バリアメタル膜を形成する。その後、第１コンタクトホールを埋め込むように、第１導電膜を形成し、第２コンタクトホールを埋め込むように、第２導電膜を形成する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の構成例を示す回路ブロック図である。 画素の構成例を示す回路図である。 実施の形態１の半導体装置の画素を示す平面図である。 各コンタクト部の結線例の一例を示す図である。 実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。 実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。 コンタクト部を形成するための成膜装置の概略平面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。 実施の形態１の第１変形例におけるコンタクト部の形成工程を示すフロー図である。 比較例の半導体装置におけるバリアメタル膜の要部拡大断面図である。 比較例において表面が清浄化されていないシリコン上に形成されたチタン膜を熱処理したときの、熱処理後のチタン膜の比抵抗の熱処理温度依存性を示すグラフである。 シリコン上に形成された複数のコンタクト部のコンタクト抵抗の累積分布を示すグラフである。 実施の形態１の半導体装置におけるバリアメタル膜の要部拡大断面図である。 実施例１の半導体装置におけるバリアメタル膜の要部拡大断面図である。 実施例１の半導体装置におけるバリアメタル膜の組成の高さ方向の位置依存性を示すグラフである。 実施の形態１におけるケミカルドライクリーニング工程により表面が清浄化されたシリコン上に形成されたチタン膜を熱処理したときの、熱処理後のチタン膜の比抵抗の熱処理温度依存性を示すグラフである。 Ｓｉ−Ｔｉ二元系状態図である。 実施の形態２の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態２の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態２の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。 実施の形態２の第１変形例におけるコンタクト部の形成工程を示すフロー図である。 実施の形態３の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態３の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態３の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。 実施の形態３の第１変形例におけるコンタクト部の形成工程を示すフロー図である。 実施の形態４の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態４の半導体装置におけるコンタクト部の要部拡大断面図である。 実施の形態４の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
なお、以下の実施の形態においてＡ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
また、以下の実施の形態において、チタン（Ｔｉ）とシリコン（Ｓｉ）からなる化合物の組成を、説明の便宜上、ＴｉＳｉｘとして表す場合と、ＴｉｘＳｉ１−ｘとして表す場合とがある。しかし、ＴｉＳｉｘの組成式におけるｘと、ＴｉｘＳｉ１−ｘの組成式におけるｘとは、それぞれ独立した変数である。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（ＣＭＯＳイメージセンサ）の構造および製造工程について詳細に説明する。
＜半導体装置の構造＞
図１は、実施の形態１の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示す画素領域１Ａには、複数の画素がアレイ状に配置され、その周囲には、垂直走査回路１０２や水平走査回路１０５などの駆動回路が配置されている。すなわち、本実施の形態１の半導体装置は、画素がアレイ状に複数配置された画素アレイを有する。
各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路１０２と接続され、出力線ＯＬはそれぞれ列回路１０３と接続されている。列回路１０３はスイッチＳｗを介して出力アンプ１０４と接続されている。各スイッチＳｗは水平走査回路１０５と接続され、水平走査回路１０５により制御される。
例えば、垂直走査回路１０２および水平走査回路１０５により選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプ１０４を介して出力される。
画素ＰＵの構成は、例えば、図２に示すように、フォトダイオードＰＤと、４つのＭＯＳＦＥＴ（ＲＳＴ、ＴＸ、ＳＥＬ、ＡＭＩ）とで構成される。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送用トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。なお、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。また、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と示されることもある。さらに、ＦＥＴ（Field Effect Transistor）は、電界効果トランジスタの略である。
図２に示す回路例においては、接地電位（ＧＮＤ）とノードｎ１との間にフォトダイオードＰＤと転送用トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位（ＶＤＤ）との間にはリセットトランジスタＲＳＴが接続されている。電源電位（ＶＤＤ）は、電源電位線ＬＶＤＤ（後述する図４参照）の電位である。電源電位（ＶＤＤ）と出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送用トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送用トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送用トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送用トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送用トランジスタＴＸのノードｎ１側の端部（後述する図３に示すフローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路１０３およびスイッチＳｗを介して出力アンプ１０４から出力信号として読み出される。
図３は、実施の形態１の半導体装置の画素を示す平面図である。また、図４は、各コンタクト部の結線例の一例を示す図である。
図３および図４に示すように、本実施の形態１の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送用トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有する。さらに、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位線ＬＧＮＤと接続されているコンタクト部（コンタクトプラグ、プラグ、接続部）Ｐｇが配置されている活性領域ＡｃＧとを有する。
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはコンタクト部Ｐｒ１、Ｐｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置（形成）されている。また、平面視において、ゲート電極Ｇｔの両側のうちの他方には、電荷蓄積部または浮遊拡散層としての機能を有する、フローティングディフュージョンＦＤが配置（形成）されている。フォトダイオードＰＤは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域（半導体領域）より構成される。また、フローティングディフュージョンＦＤは、例えば、ｎ型の不純物領域（半導体領域）で構成される。このフローティングディフュージョン（半導体領域）ＦＤ上には、コンタクト部Ｐｆｄが配置されている。
すなわち、フローティングディフュージョン（半導体領域）ＦＤは、活性領域ＡｃＴＰの内部に形成されている。
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、ゲート電極Ｇａ側の端部にはコンタクト部Ｐａが配置され、ゲート電極Ｇｓ側の端部にはコンタクト部Ｐｓが配置されている。ゲート電極（Ｇａ、Ｇｓ）の両側は、ソース・ドレイン領域であり、このゲート電極（Ｇａ、Ｇｓ）とソース・ドレイン領域とにより直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
活性領域ＡｃＧの上部にはコンタクト部Ｐｇが配置されている。このコンタクト部Ｐｇは、接地電位線（ＬＧＮＤ）と接続される。よって、活性領域ＡｃＧは、半導体基板（ウェル領域）に、接地電位ＧＮＤを印加するための給電領域である。
なお、活性領域ＡｃＧの表面部にゲッタリング領域を設けてもよい。このとき、汚染金属（例えば、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｎｉ等）を捕獲することができる。また、汚染金属からの電子を、接地電位ＧＮＤに接続されているコンタクト部Ｐｇを介して逃がすことができる。
上記コンタクト部（Ｐｒ１、Ｐｒ２、Ｐｇ、Ｐｆｄ、Ｐａ、Ｐｓ）およびゲート電極（Ｇｒ、Ｇｔ、Ｇａ、Ｇｓ）上のコンタクト部（Ｐｒｇ、Ｐｔｇ、Ｐａｇ、Ｐｓｇ）を、複数の配線層（例えば、後述する図３３に示す第１層配線Ｍ１〜第３層配線Ｍ３）により接続する。これにより、図１および図２に示す回路を構成することができる。
図５は、実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。図５に示すように、半導体基板（半導体ウェハ）１Ｓは、半導体基板１Ｓの上面（第１主面）側に、複数の素子領域ＣＨＰを有し、図１に示す画素領域１Ａは、画素領域１Ａと異なる周辺回路領域２Ａとともに１つの素子領域ＣＨＰに形成される。前述した活性領域ＡｃＴＰは、半導体基板１Ｓの上面（第１主面）側の画素領域１Ａに形成されている。また、周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。
なお、半導体基板１Ｓは、上面（第１主面）と、上面（第１主面）と反対側の下面（第２主面）を有するものとし、上面（第１主面）側に、素子領域ＣＨＰが形成されるものとする。
図６は、実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
図６に示すように、周辺回路領域２Ａには、トランジスタ（ロジックトランジスタ）ＬＴが配置されている。このトランジスタＬＴは、電子をキャリアとするＮ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）および正孔をキャリアとするＰ型ＭＯＳＦＥＴで構成され、図６は、論理回路を構成するトランジスタ、例えばＮＭＯＳＦＥＴのうちの一つである。半導体基板１Ｓの上面（第１主面）側の周辺回路領域２Ａには、活性領域ＡｃＬが形成されている。活性領域ＡｃＬには、ゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、図８を用いて後述する高濃度半導体領域ＮＲを含むソース・ドレイン領域が形成されている。また、ソース・ドレイン領域上（活性領域ＡｃＬ上）にはコンタクト部Ｐｔ１、Ｐｔ２が配置されている。
図６においては、１つのトランジスタＬＴのみを示している。しかし、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のコンタクト部またはゲート電極上のコンタクト部を複数の配線層（例えば、後述する図３３に示す第１層配線Ｍ１〜第３層配線Ｍ３）により接続することで、論理回路を構成することができる。また、トランジスタ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
次いで、本実施の形態１の半導体装置の断面図を参照しながら、本実施の形態１の半導体装置の構成を説明する。
図７および図８は、実施の形態１の半導体装置の構成を示す断面図である。図７は、図３のＡ−Ａ断面に対応し、図８は、図６のＢ−Ｂ断面に対応している。
図７に示すように、半導体基板１Ｓの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオード（ｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬ、ＰＤ）と転送用トランジスタＴＸが形成されている。図８に示すように、半導体基板１Ｓの周辺回路領域２Ａの活性領域ＡｃＬには、トランジスタＬＴが形成されている。
半導体基板１Ｓは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を含有する単結晶シリコンである。活性領域ＡｃＴＰの外周には素子分離領域ＬＣＳが配置されている。このように、素子分離領域ＬＣＳで囲まれた半導体基板１Ｓの露出領域が活性領域（ＡｃＴＰ、ＡｃＬ等）となる。
活性領域（ＡｃＴＰ、ＡｃＬ等）には、ホウ素（Ｂ）などのｐ型不純物を導入したｐ型ウェルＰＷＬが形成されている。
図７に示すように、活性領域ＡｃＴＰにおいては、ｐ型ウェルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウェルＮＷＬが形成されている。このｐ型ウェルＰＷＬ（ｐ−型半導体領域）とｎ型ウェルＮＷＬ（ｎ−型半導体領域）によって、フォトダイオード（ｐｎ接合ダイオード、ＰＤ）が構成される。
このｎ型ウェルＮＷＬの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型ウェルＮＷＬの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。
また、ｎ型ウェルＮＷＬの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを介して配置され、その両側の側壁には、サイドウォール（側壁膜）ＳＷが形成されている。
このゲート電極Ｇｔの一方（フォトダイオードＰＤと逆側）には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ＋型半導体領域よりなるフローティングディフュージョン（半導体領域）ＦＤが形成されている。
フォトダイオード（ＰＤ）の表面（ｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面）には、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、半導体基板１Ｓの表面特性（界面特性）を良好に保つために形成される。このキャップ絶縁膜ＣＡＰ上には、反射防止膜ＡＲＦが形成されている。
一方、図８に示すように、活性領域ＡｃＬのｐ型ウェルＰＷＬ上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｌｔが形成されている。このゲート電極Ｇｌｔの両側のｐ型ウェルＰＷＬ中には、ソース・ドレイン領域が形成されている。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域（ｎ−型半導体領域）ＮＭおよびｎ型の高濃度半導体領域（ｎ＋型半導体領域）ＮＲよりなる。また、ｎ型の高濃度半導体領域ＮＲの表面には、例えばニッケルシリサイドなどの金属シリサイドからなるシリサイド層ＳＩＬが形成されている。すなわち、ｎ型の高濃度半導体領域ＮＲの上層部には、シリサイド層（金属シリサイド層）ＳＩＬが形成されている。
なお、フローティングディフュージョン（半導体領域）ＦＤの表面には、シリサイド層（金属シリサイド層）が形成されていない。すなわち、フローティングディフュージョンＦＤの上層部には、シリサイド層（金属シリサイド層）が形成されていない。
反射防止膜ＡＲＦ、転送用トランジスタＴＸおよびトランジスタＬＴ等の上部には、層間絶縁膜（絶縁膜）ＩＬ１が形成されている。層間絶縁膜ＩＬ１中には、コンタクトホール（ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２等）が形成されており、コンタクトホール（ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２等）の内部には、導電膜よりなるコンタクト部（Ｐｆｄ、Ｐｔ１、Ｐｔ２等）が形成されている。
コンタクトホール（孔部）ＣＨｆｄは、フローティングディフュージョン（半導体領域）ＦＤの上方に形成されている。また、コンタクトホール（孔部）ＣＨｔ１、ＣＨｔ２は、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の表面（上層部）に形成されたシリサイド層ＳＩＬの上方に形成されている。コンタクトホールＣＨｆｄは、層間絶縁膜ＩＬ１を貫通してフローティングディフュージョン（半導体領域）ＦＤに達する。コンタクトホールＣＨｔ１、ＣＨｔ２は、層間絶縁膜ＩＬ１を貫通してシリサイド層ＳＩＬに達する。
コンタクトホールＣＨｆｄの内部には、コンタクト部Ｐｆｄが形成されている。コンタクトホールＣＨｔ１、ＣＨｔ２の内部には、コンタクト部Ｐｔ１、Ｐｔ２が形成されている。すなわち、コンタクト部Ｐｆｄは、フローティングディフュージョンＦＤの上方に形成され、コンタクト部Ｐｔ１、Ｐｔ２は、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方に形成されている。
コンタクト部Ｐｆｄは、バリアメタル膜ＢＭｆｄおよび導電膜Ｍｆｄを有し、コンタクト部Ｐｔ１、Ｐｔ２は、それぞれバリアメタル膜ＢＭｔおよび導電膜Ｍｔを有する。なお、コンタクト部Ｐｆｄ、Ｐｔ１の詳細な構造については、後述する。
層間絶縁膜ＩＬ１上には層間絶縁膜ＩＬ２が形成され、コンタクト部（Ｐｆｄ、Ｐｔ１、Ｐｔ２等）上には第１層配線Ｍ１が形成されている。この第１層配線Ｍ１上には、さらに、層間絶縁膜や配線が積層されている（後述する図３３および図３４参照）。
なお、図７および図８に表れないコンタクト部も層間絶縁膜ＩＬ１中に形成されている。また、図７および図８には表れないが、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩも、ｐ型ウェルＰＷＬ上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のｐ型ウェルＰＷＬ中に形成されたソース・ドレイン領域を有する（図３参照）。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは直列に接続されているため、一方のソース・ドレイン領域を共有している（図３参照）。
＜コンタクト部の構造＞
次いで、図９および図１０を参照しながら、コンタクト部Ｐｆｄ、Ｐｔ１の構造について説明する。なお、コンタクト部Ｐｔ２の構造については、コンタクト部Ｐｔ１の構造と同様であり、その説明を省略する。
図９および図１０は、実施の形態１の半導体装置におけるコンタクト部の要部拡大断面図である。図９は、図７のコンタクト部Ｐｆｄの要部拡大断面図であり、図１０は、図８のコンタクト部Ｐｔ１の要部拡大断面図である。したがって、図９または図１０の各断面図は、図３のＡ−Ａ断面または図６のＢ−Ｂ断面に対応する。なお、図９および図１０では、理解を簡単にするために、層間絶縁膜ＩＬ２、第１層配線Ｍ１、および、さらに上層に積層された層間絶縁膜や配線の図示を省略している。
図９に示すように、フローティングディフュージョンＦＤ（図７参照）の上方に形成されたコンタクト部Ｐｆｄは、バリアメタル膜ＢＭｆｄおよび導電膜Ｍｆｄを有する。
フローティングディフュージョンＦＤの上方では、フローティングディフュージョンＦＤ上に層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してフローティングディフュージョンＦＤに達するコンタクトホール（孔部）ＣＨｆｄが形成されている。コンタクトホールＣＨｆｄの底部に露出したフローティングディフュージョンＦＤ上には、バリアメタル膜ＢＭｆｄが形成されている。バリアメタル膜ＢＭｆｄは、フローティングディフュージョンＦＤ上に形成され、チタン（Ｔｉ）およびシリコン（Ｓｉ）を含む層ＢＭｆｄ１と、層ＢＭｆｄ１上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｆｄ２とを有する。層ＢＭｆｄ１は、チタン膜（金属膜）ＴＦ１の下層部に形成されたものであり、層ＢＭｆｄ２は、チタン膜ＴＦ１の上層部に形成されたものである。層ＢＭｆｄ２上には、コンタクトホールＣＨｆｄの内部を埋め込むように、導電膜Ｍｆｄが形成されている。導電膜Ｍｆｄは、例えばタングステン（Ｗ）からなる。
なお、コンタクトホールＣＨｆｄの内壁（壁部）に形成されたチタン膜ＴＦ１のうち、コンタクトホールＣＨｆｄの内壁から近い部分は、チタン膜ＴＦ１がそのまま残っており、コンタクトホールＣＨｆｄの内壁から遠い部分は、層ＢＭｆｄ２となっている。
図１０に示すように、トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方に形成されたコンタクト部Ｐｔ１は、バリアメタル膜ＢＭｔおよび導電膜Ｍｔを有する。
トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方では、ソース・ドレイン領域の表面（上層部）に形成されたシリサイド層ＳＩＬ上に、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通してシリサイド層ＳＩＬに達するコンタクトホール（孔部）ＣＨｔ１が形成されている。コンタクトホールＣＨｔ１の底部に露出したシリサイド層ＳＩＬ上には、バリアメタル膜ＢＭｔが形成されている。バリアメタル膜ＢＭｔは、シリサイド層ＳＩＬ上に形成され、チタン（Ｔｉ）を含む層ＢＭｔ１と、層ＢＭｔ１上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｔ２とを有する。層ＢＭｔ１は、チタン膜（金属膜）ＴＦ１の下層部からなり、層ＢＭｔ２は、チタン膜ＴＦ１の上層部に形成されたものである。層ＢＭｔ２上には、コンタクトホールＣＨｔ１の内部を埋め込むように、導電膜Ｍｔが形成されている。導電膜Ｍｔは、例えばタングステン（Ｗ）からなる金属膜である。
なお、コンタクトホールＣＨｔ１の内壁（壁部）に形成されたチタン膜ＴＦ１のうち、コンタクトホールＣＨｔ１の内壁から近い部分は、層ＢＭｔ１となっており、コンタクトホールＣＨｔ１の内壁から遠い部分は、層ＢＭｔ２となっている。
前述したように、導電膜Ｍｆｄ、Ｍｔは、例えばタングステン（Ｗ）からなる。しかし、導電膜Ｍｆｄ、Ｍｔの材料として、タングステンに代え、銅（Ｃｕ）など各種の金属材料を用いることができる。また、導電膜Ｍｆｄ、Ｍｔの材料として、金属材料以外にも、各種の導電材料を用いることができる。
導電膜Ｍｆｄと導電膜Ｍｔとは、好適には、互いに同層の膜である。これにより、導電膜Ｍｆｄと導電膜Ｍｔとを同一の工程により形成することができる。しかし、導電膜Ｍｆｄと導電膜Ｍｔとは、互いに異なる工程により形成されたものであってもよく、互いに同層の膜でなくてもよい。
層ＢＭｆｄ１と層ＢＭｔ１とは、それぞれ同一のチタン膜ＴＦ１の下層部に形成されたものと、同一のチタン膜ＴＦ１の下層部がそのまま残っているものとである。層ＢＭｆｄ２および層ＢＭｔ２は、いずれも、同一のチタン膜ＴＦ１の上層部に形成されたものである。これにより、フローティングディフュージョンＦＤ上のチタン膜、および、シリサイド層ＳＩＬ上のチタン膜を、同一の工程により、形成することができる。しかし、フローティングディフュージョンＦＤ上のチタン膜、および、シリサイド層ＳＩＬ上のチタン膜とは、互いに異なる工程により形成されたものであってもよく、同一の膜でなくてもよい。
さらに、本実施の形態１では、フローティングディフュージョンＦＤ上、および、シリサイド層ＳＩＬ上に、同一の層間絶縁膜ＩＬ１が一体として形成されている。しかし、フローティングディフュージョンＦＤ上の層間絶縁膜と、シリサイド層ＳＩＬ上の層間絶縁膜とは、互いに同層の膜であればよく、一体として形成されていなくてもよい。したがって、フローティングディフュージョンＦＤ上の層間絶縁膜と、シリサイド層ＳＩＬ上の層間絶縁膜とは、互いに異なる工程により形成されたものであってもよい。
層Ｍｆｄ１は、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層（結晶層）である。後述するように、バリアメタル膜ＢＭｆｄとバリアメタル膜ＢＭｔとを同一の工程により形成する際に、半導体基板の温度がシリサイド層ＳＩＬの耐熱温度により制限される場合でも、バリアメタル膜ＢＭｆｄの比抵抗（電気抵抗）を低減することができる。そのため、フローティングディフュージョンＦＤとコンタクト部Ｐｆｄとを、電気的に低抵抗で接続することができ、コンタクト部Ｐｆｄのコンタクト抵抗を低減することができる。
また、層ＢＭｆｄ１は、好適には、Ｔｉ０．０５Ｓｉ０．９５の組成を有する。層ＢＭｆｄ１がこのような組成を有するとき、バリアメタル膜ＢＭｆｄの比抵抗（電気抵抗）をさらに低減することができる。そのため、フローティングディフュージョンＦＤとコンタクト部Ｐｆｄとを、さらに電気的に低抵抗で接続することができ、コンタクト部Ｐｆｄのコンタクト抵抗をさらに低減することができる。
＜半導体装置の製造工程＞
次いで、図１１〜図３４を参照しながら、本実施の形態１の半導体装置の製造工程について説明する。
図１１〜図３４は、実施の形態１の半導体装置の製造工程を示す断面図である。各断面図は、図３のＡ−Ａ断面または図６のＢ−Ｂ断面に対応する。
図１１および図１２に示すように、半導体基板１Ｓとして、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有した単結晶シリコン基板を準備する。
次いで、半導体基板１Ｓに素子分離領域ＬＣＳを形成する。素子分離領域ＬＣＳは、熱酸化膜よりなる。例えば、半導体基板１Ｓの活性領域（ＡｃＴＰ、ＡｃＬ等）となる領域を窒化シリコン膜で覆い、熱酸化することにより、酸化シリコン膜等の絶縁部材よりなる素子分離領域ＬＣＳを形成する。このような素子分離方法をＬＯＣＯＳ（Local oxidation of silicon）法という。この素子分離領域ＬＣＳにより活性領域（ＡｃＴＰ、ＡｃＬ等）が区画（形成）される。
なお、活性領域ＡｃＴＰは、画素領域１Ａに形成され、活性領域ＡｃＬは、周辺回路領域２Ａに形成される。
ＬＯＣＯＳ法に代えてＳＴＩ（Shallow trench isolation）法を用いて素子分離領域を形成してもよい。この場合、素子分離領域は、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材よりなる。例えば、上記窒化シリコン膜をマスクとして半導体基板１Ｓをエッチングすることにより、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域（トレンチ分離）を形成する。
次いで、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ（活性領域（ＡｃＴＰ、ＡｃＬ等））内に、ボロン（Ｂ）などのｐ型不純物を導入することにより、ｐ型ウェルＰＷＬを形成する。
なお、フォトリソグラフィ技術およびイオン注入法を使用し、活性領域ＡｃＧの表面にゲッタリング用の不純物を導入することにより、ゲッタリング領域を形成してもよい。
次いで、図１３および図１４に示すように、画素領域１Ａおよび周辺回路領域２Ａに、ゲート絶縁膜ＧＯＸを介してゲート電極（Ｇｔ、Ｇｌｔ）を形成する。例えば、半導体基板１Ｓを熱酸化することにより、ｐ型ウェルＰＷＬの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸとして、窒化シリコン膜や酸窒化シリコン膜などを用いてもよい。また、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜などのいわゆる高誘電体膜（酸化シリコン膜よりも誘電率の高い膜）を用いてもよい。これらの膜は、例えば、ＣＶＤ法を用いて形成することができる。
次いで、ゲート絶縁膜ＧＯＸ上を含む半導体基板１Ｓ上に、導電膜として、例えば、多結晶シリコン膜を、ＣＶＤ法などを用いて形成する。次いで、導電膜をパターニングする。具体的には、導電膜上にフォトレジスト膜（図示せず）を形成し、露光・現像（フォトリソグラフィ）することにより、ゲート電極（Ｇｔ、Ｇｌｔ）の形成予定領域にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、導電膜および酸化シリコン膜（ゲート絶縁膜ＧＯＸ）をエッチングすることにより、ゲート電極（Ｇｔ、Ｇｌｔ）を形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。このようなフォトレジスト膜の形成から除去までの工程をパターニングという。なお、この際、例えば図３に示した他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のゲート電極（Ｇｒ、Ｇｓ、Ｇａ）を形成してもよい。
次いで、ゲート電極Ｇｌｔの両側のｐ型ウェルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する。例えば、周辺回路領域２Ａを開口したフォトレジスト膜（図示せず）およびゲート電極Ｇｌｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極Ｇｌｔの両側のｐ型ウェルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する（図１４）。
次いで、図１５および図１６に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの一方の側（図１５中の左側）のｐ型ウェルＰＷＬ中に、ｎ型ウェルＮＷＬを形成する。例えば、ゲート電極Ｇｔの一方の側を開口したフォトレジスト膜（図示せず）をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ｐ型ウェルＰＷＬに内包されたｎ型ウェルＮＷＬを形成する（図１５）。このｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオードが構成される。そして、このｎ型ウェルＮＷＬの一部は、転送用トランジスタのゲート電極Ｇｔと平面視においてオーバラップするように形成される。このようにｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極Ｇｔとをオーバラップさせることにより、ｎ型ウェルＮＷＬを転送用トランジスタのソース領域としても機能させることができる。
次いで、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウェルＮＷＬの表面領域に、ｐ型の不純物イオンをイオン注入する。これにより、ｎ型ウェルＮＷＬの表面領域にｐ＋型半導体領域ＰＲを形成する（図１５）。次いで、アニール処理（熱処理）を施し、ｎ型ウェルＮＷＬにおいてイオン注入により形成された結晶欠陥を回復させる。
次いで、図１７および図１８に示すように、ゲート電極（Ｇｔ、Ｇｌｔ）の側壁に絶縁膜よりなるサイドウォール（側壁絶縁膜）ＳＷを形成し、さらに、ゲート電極ＧｌｔおよびサイドウォールＳＷの合成体の両側のｐ型ウェルＰＷＬ中に、ｎ型の高濃度半導体領域ＮＲを形成する。
例えば、半導体基板１Ｓ上に絶縁膜として酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を、ＣＶＤ法などを用いて堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などを用いて異方性エッチングする。これにより、ゲート電極（Ｇｔ、Ｇｌｔ）の側壁に絶縁膜よりなるサイドウォールＳＷを残存させることができる。
次いで、例えば、周辺回路領域２Ａを開口したフォトレジスト膜（図示せず）、ゲート電極ＧｌｔおよびサイドウォールＳＷをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極ＧｌｔおよびサイドウォールＳＷの合成体の両側のｐ型ウェルＰＷＬ中にｎ型の高濃度半導体領域ＮＲを形成する（図１８）。
次いで、イオン注入に用いたフォトレジスト膜（図示せず）を、アッシングなどにより除去する。これにより、トランジスタＬＴのソース・ドレイン領域、すなわち、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲよりなるＬＤＤ構造のソース・ドレイン領域を形成することができる。
次いで、図１９および図２０に示すように、画素領域１Ａにおいて、キャップ絶縁膜ＣＡＰおよび反射防止膜ＡＲＦを形成する。例えば、半導体基板１Ｓ上に、絶縁膜として酸化シリコン膜をＣＶＤ法などにより形成した後、この絶縁膜をパターニングする。これにより、ゲート電極Ｇｔの一方の側のｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面領域に酸化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成する。酸化シリコン膜に代えて窒化シリコン膜を用いてもよい。
次いで、半導体基板１Ｓ上に、反射防止膜ＡＲＦとして、例えば、酸窒化シリコン膜をＣＶＤ法などにより形成した後、この酸窒化シリコン膜をパターニングする。これにより、ゲート電極Ｇｔの一方の側のキャップ絶縁膜ＣＡＰ上に反射防止膜ＡＲＦを形成する。
次いで、図２１および図２２に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの他方の側（図２１中の右側）のｐ型ウェルＰＷＬ中に、フローティングディフュージョン（半導体領域）ＦＤを形成する。例えば、ゲート電極Ｇｔの他方の側を開口したフォトレジスト膜（図示せず）およびゲート電極Ｇｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、転送用トランジスタＴＸのゲート電極Ｇｔの他方の側（図２１中の右側）のｐ型ウェルＰＷＬ中に、フローティングディフュージョンＦＤを形成する（図２１）。
なお、この工程を利用して、例えば図３に示した他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のソース・ドレイン領域（ｎ型の高濃度半導体領域）を形成してもよい。また、この工程を利用して、上記トランジスタＬＴのソース・ドレイン領域（ｎ型の高濃度半導体領域）を形成してもよい。
次いで、周辺回路領域２ＡのＰ型ＭＯＳＦＥＴのソース・ドレイン領域（ｐ型の高濃度半導体領域）を形成してもよい。例えば、周辺回路領域２Ａの図示しないＰ型ＭＯＳＦＥＴのゲート電極の両側のｎ型ウェル中にｐ型の不純物イオンをイオン注入する。このｐ型の不純物イオンとしては、例えば、ホウ素（Ｂ）を用いることができる。この際、活性領域ＡｃＧにホウ素（Ｂ）をイオン注入してもよい。
次いで、以上の工程で注入した不純物を活性化させるために、活性化アニールを行う。なお、各不純物の注入の順序は上記工程の順序に制限されるものではない。また、複数の同じ導電型の半導体領域については、一度の工程で同時に不純物を注入することが可能であり、各不純物の注入工程を調整することができる。
以上の工程により、半導体基板１Ｓの画素領域１Ａに、フォトダイオード（ＰＤ）、転送用トランジスタＴＸならびに図２１および図２２の断面図に表れない他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）が形成される。また、半導体基板１Ｓの周辺回路領域２Ａに、トランジスタＬＴが形成される（図３、図６参照）。
次いで、図２３および図２４に示すように、シリサイドブロッキング膜ＳＢＦを形成した後、金属膜ＭＦを形成する。例えば、半導体基板１Ｓ上に、絶縁膜として、酸化シリコン膜をＣＶＤ法などにより形成し、酸化シリコン膜をパターニングする。これにより、半導体基板１Ｓの画素領域１Ａでは、フローティングディフュージョンＦＤ上、反射防止膜ＡＲＦ上およびゲート電極Ｇｔ上を覆うシリサイドブロッキング膜ＳＢＦを形成する。また、この他、シリサイド層ＳＩＬの形成が不要な領域には、シリサイドブロッキング膜（酸化シリコン膜）ＳＢＦを残存させる。一方、半導体基板１Ｓの周辺回路領域２Ａでは、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の表面（上層部）にシリサイド層ＳＩＬを形成するため、トランジスタＬＴ上を覆うシリサイドブロッキング膜ＳＢＦを形成しない。
次いで、半導体基板１Ｓ上に、金属膜ＭＦとして例えばニッケル（Ｎｉ）膜を、スパッタリング法などを用いて形成する。ニッケル膜の他、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、またはプラチナ（Ｐｔ）膜などの金属およびこれらの合金膜を用いてもよい。次いで、半導体基板１Ｓに対して熱処理を施すことにより、半導体基板１Ｓの周辺回路領域２Ａで、金属膜ＭＦと半導体基板１Ｓ（高濃度半導体領域ＮＲ）を構成するシリコンとを反応させて、シリサイド層（ここでは、ニッケルシリサイド層）ＳＩＬを形成する。一方、半導体基板１Ｓの画素領域１Ａでは、シリサイド層を形成しない。次いで、未反応の金属膜ＭＦを除去する。
このようにして、画素領域１ＡのフローティングディフュージョンＦＤ上に、シリサイド層を形成せず、周辺回路領域２Ａの高濃度半導体領域ＮＲおよびゲート電極Ｇｌｔ上に、シリサイド層（金属シリサイド層）ＳＩＬを形成する（図２５および図２６）。
なお、この際、例えば図３に示した他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のゲート電極（Ｇｒ、Ｇｓ、Ｇａ）およびソース・ドレイン領域の表面（上層部）にもシリサイド層が形成される。このシリサイド層により各領域とコンタクト部との接続抵抗を小さくすることができる。
以上の工程を行って用意される半導体基板１Ｓは、画素領域１Ａに形成され、シリコンからなるフローティングディフュージョンＦＤを有する。また、半導体基板１Ｓは、周辺回路領域２Ａに形成され、シリコンからなる、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）を有する。さらに、半導体基板１Ｓは、高濃度半導体領域ＮＲの表面（上層部）に形成されたシリサイド層ＳＩＬを有する。また、後述するように、層間絶縁膜ＩＬ１には、コンタクトホールＣＨｆｄ、ＣＨｔ１が形成されている。
なお、この半導体基板１Ｓは、画素領域１Ａに形成された活性領域ＡｃＴＰと、周辺回路領域２Ａに形成された活性領域ＡｃＬとを有する。また、この半導体基板１Ｓは、活性領域ＡｃＴＰの内部に形成されたフォトダイオード（ＰＤ）および転送用トランジスタＴＸを有し、活性領域ＡｃＬに形成されたトランジスタＬＴを有する。
次いで、図２７および図２８に示すように、層間絶縁膜ＩＬ１を形成する。例えば、半導体基板１Ｓ上に、ＴＥＯＳ（Tetra ethyl ortho silicate）ガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて平坦化する。
次いで、図２９および図３０に示すように、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホール（ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２）を形成する。フローティングディフュージョンＦＤの上方で、層間絶縁膜ＩＬ１を貫通してフローティングディフュージョン（半導体領域）ＦＤに達するコンタクトホールＣＨｆｄを形成する（図２９）。また、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方で、層間絶縁膜ＩＬ１を貫通し、ソース・ドレイン領域（高濃度半導体領域ＮＲ）の表面（上層部）に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨｔ１、ＣＨｔ２を形成する。この際、転送用トランジスタＴＸのゲート電極Ｇｔ上にもコンタクトホールが形成される。また、この際、例えば図３に示した他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のゲート電極（Ｇｒ、Ｇｓ、Ｇａ）およびソース・ドレイン領域上にもコンタクトホールが形成される（図３参照）。
次いで、図３１および図３２に示すように、コンタクトホール（ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２）の内部に導電膜（Ｍｆｄ、Ｍｔ）を埋め込むことにより、コンタクト部（Ｐｆｄ、Ｐｔ１、Ｐｔ２）を形成する。このコンタクト部の形成工程の詳細については後述するが、例えば、フローティングディフュージョンＦＤの上方で、コンタクトホールＣＨｆｄの内部を含む層間絶縁膜ＩＬ１上に、バリアメタル膜ＢＭｆｄを形成（堆積）する。また、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方で、コンタクトホールＣＨｔ１、ＣＨｔ２の内部を含む層間絶縁膜ＩＬ１上に、バリアメタル膜ＢＭｔを形成（堆積）する。このバリアメタル膜（ＢＭｆｄ、ＢＭｔ）は、導電膜（Ｍｆｄ、Ｍｔ）が、半導体基板１Ｓ中の各構成部位へ拡散するのを低減する機能を有する。
次いで、バリアメタル膜（ＢＭｆｄ、ＢＭｔ）上に、導電膜（Ｍｆｄ、Ｍｔ）として、タングステン（Ｗ）膜を、コンタクトホール（ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２）を埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリアメタル膜（ＢＭｆｄ、ＢＭｔ）および導電膜（Ｍｆｄ、Ｍｔ）を、ＣＭＰ法などを用いて除去する。これにより、コンタクトホール（ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２）の内部に、バリアメタル膜（ＢＭｆｄ、ＢＭｔ）および導電膜（Ｍｆｄ、Ｍｔ）よりなるコンタクト部（Ｐｆｄ、Ｐｔ１、Ｐｔ２）が形成される。
次いで、図３３および図３４に示すように、コンタクト部（Ｐｆｄ、Ｐｇ、Ｐｔ１、Ｐｔ２等）の上方の層間絶縁膜（ＩＬ２〜ＩＬ４）および配線（Ｍ１〜Ｍ３）を形成する。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜とその上部の酸化シリコン膜との積層膜をＣＶＤ法などで形成する。次いで、これらの積層膜をパターニングすることにより、配線溝を形成する。次いで、配線溝の内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリア膜上にシード膜（図示せず）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。
次いで、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより第１層配線Ｍ１を形成することができる（シングルダマシン法）。
次いで、層間絶縁膜ＩＬ３中にコンタクト部（図示せず）および第２層配線Ｍ２を形成し、層間絶縁膜ＩＬ４中にコンタクト部（図示せず）および第３層配線Ｍ３を形成する。例えば、層間絶縁膜ＩＬ３中に、コンタクトホールおよび配線溝を形成し、これらの内部にバリア膜、シード膜および銅膜を埋め込むことにより、コンタクト部（図示せず）および第２層配線Ｍ２を同時に形成する（デュアルダマシン法）。また、層間絶縁膜ＩＬ４中のコンタクト部（図示せず）および第３層配線Ｍ３も同様に形成することができる。この第３層配線Ｍ３の上部にさらに配線を形成してもよい。
なお、上記工程においては、配線溝に銅膜などの導電膜を埋め込むこと（ダマシン法）により配線を形成したが、パターニングにより配線を形成してもよい。例えば、層間絶縁膜ＩＬ１上に、アルミニウム膜などよりなる導電膜をスパッタリング法などで堆積した後、この導電膜をパターニングすることにより第１層配線Ｍ１を形成してもよい。第２層配線Ｍ２および第３層配線Ｍ３も同様に導電膜のパターニングにより形成してもよい。
次いで、最上層の層間絶縁膜ＩＬ４上に、フォトダイオード（ｎ型ウェルＮＷＬ）と平面視において重なるようにマイクロレンズ（オンチップレンズ）ＭＬを取り付ける（図３３）。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。
以上の工程により、本実施の形態の半導体装置を製造することができる。
＜コンタクト部の形成工程＞
次に、図３５〜図４４を参照し、コンタクト部の形成工程について説明する。
図３５は、実施の形態１の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。図３６は、コンタクト部を形成するための成膜装置の概略平面図である。図３７〜図４４は、実施の形態１の半導体装置の製造工程におけるコンタクト部の要部拡大断面図である。したがって、図３７〜図４４の各断面図は、図３のＡ−Ａ断面または図６のＢ−Ｂ断面に対応する。
コンタクト部の形成工程には、バリアメタル膜の成膜工程、および、導電膜の成膜工程が含まれる。
コンタクト部の形成工程には、図３６に示す成膜装置５０が用いられる。成膜装置５０は、搬送室５１の周囲に開閉手段であるゲートバルブ５２を介してロードロック室５３および４つのチャンバ５４、５５、５６、５７が備わったマルチチャンバタイプのものである。ロードロック室５３の搬送室５１と反対側にはウェハ搬入出室５８が設けられている。ウェハ搬入出室５８のロードロック室５３と反対側には、半導体基板（半導体ウェハ）１Ｓを収納するフープ（Front Open Unified Pod）５９を取り付けるポート６０が設けられている。
搬送室５１は排気機構等により所定の真空度に保持され、その中央部には半導体基板１Ｓを搬送するための多関節アーム構造の搬送用ロボット６１が設けられている。
搬送室５１に備えられたチャンバ５４、５５、５６、５７のうち、チャンバ５４は、ケミカルドライクリーニング用のチャンバであり、チャンバ５５は、熱処理用のチャンバである。また、チャンバ５６はバリアメタル膜の成膜用のチャンバであり、チャンバ５７は、導電膜の成膜用のチャンバである。なお、成膜装置５０では、搬送室５１に備わるチャンバを４つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
まず、図２９および図３０に示した半導体基板１Ｓを準備し、フープ５９に収納した状態で、ポート６０に取り付ける。次に、１枚の半導体基板１Ｓを、ウェハ搬入出室５８内に設置された搬送用ロボット６２により、いずれかのフープ５９から取り出し、いずれかのロードロック室５３へ搬入する。フープ５９は半導体基板１Ｓのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体基板１Ｓを収納する。フープ５９の容器外壁は微細な通気フィルタ部を除いて気密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置５０とのドッキングは、フープ５９の扉をポート６０に取り付けて、ウェハ搬入出室５８の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室５３内を真空引きした後、半導体基板１Ｓを、搬送用ロボット６１により、搬送室５１へ搬入する。
図３７に示すように、フローティングディフュージョン（半導体領域）ＦＤの上方で、層間絶縁膜ＩＬ１には、コンタクトホールＣＨｆｄが形成されており、コンタクトホールＣＨｆｄの底部には、フローティングディフュージョンＦＤが露出している。また、図３８に示すように、高濃度半導体領域ＮＲの表面（上層部）に形成されたシリサイド層ＳＩＬの上方で、層間絶縁膜ＩＬ１には、コンタクトホールＣＨｔ１が形成されており、コンタクトホールＣＨｔ１の底部には、シリサイド層ＳＩＬが露出している。
まず、ケミカルドライクリーニングを行う（ケミカルドライクリーニング工程、ステップＳ１１）。
このステップＳ１１では、搬送用ロボット６１により、半導体基板１Ｓを、搬送室５１からケミカルドライクリーニング用のチャンバ５４へ真空搬送し、チャンバ５４に備わるステージ上に載せる。
ケミカルドライクリーニング工程（ステップＳ１１）では、還元ガス、例えばフッ化水素（ＨＦ）ガスおよびアンモニア（ＮＨ３）ガスを添加したアルゴン（Ａｒ）ガスをチャンバ５４内へ導入し、例えばシャワーヘッドを介して半導体基板１Ｓの上面（第１主面）上に供給する。これにより、コンタクトホールＣＨｆｄの底部に露出したフローティングディフュージョンＦＤと、還元ガスとの間で、例えば式（１）に示す還元反応が起こり、露出したフローティングディフュージョンＦＤの表面において、自然酸化膜が除去される。また、コンタクトホールＣＨｔ１の底部に露出したシリサイド層ＳＩＬと、還元ガスとの間で、例えば式（１）に示す還元反応が起こり、露出したシリサイド層ＳＩＬの表面において、自然酸化膜が除去される。
ＳｉＯ２＋６ＨＦ＋２ＮＨ３→（ＮＨ４）２ＳｉＦ６＋２Ｈ２Ｏ 式（１）
すなわち、コンタクトホールＣＨｆｄの底部に露出したフローティングディフュージョンＦＤの表面が清浄化され（クリーニングされ）、コンタクトホールＣＨｔ１の底部に露出したシリサイド層ＳＩＬの表面が清浄化される（クリーニングされる）。
ケミカルドライクリーニング工程（ステップＳ１１）では、ステージの設定温度（半導体基板１Ｓ）については、例えば４５℃程度とすることができる。また、ＨＦガスの流量は、例えば８０ｓｃｃｍであり、ＮＨ３ガスの流量は、例えば３８ｓｃｃｍであり、Ａｒガスの流量は、例えば５ｓｃｃｍであり、チャンバ５４内の圧力は、例えば１．３Ｐａである。
なお、上記ケミカルドライクリーニング工程（ステップＳ１１）では、還元ガスにＨＦガスとＮＨ３ガスを用いたが、還元ガス等の反応ガスは上記ガスに限らず、酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。例えば還元ガスとして三フッ化窒素（ＮＦ３）ガスと水素（Ｈ２）ガスを用いてもよい。
また、上記ケミカルドライクリーニング工程（ステップＳ１１）では、還元ガス等の反応ガスをチャンバ５４内へ導入して自然酸化膜を還元反応により除去したが、プラズマを用いてもよい。例えば、リモートプラズマ発生装置を用いて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ５４内へ導入して自然酸化膜を還元反応により除去してもよい。
なお、ケミカルドライクリーニング工程（ステップＳ１１）の後、図３５を用いて後述するチタン成膜前還元熱処理工程（ステップＳ１２）の前に、熱処理用のチャンバ５５を用いて、半導体基板１Ｓを例えば１５０〜４００℃の温度で熱処理してもよい。そしてこの熱処理により、ケミカルドライクリーニングの際に生成された生成物を除去してもよい。
次に、半導体基板１Ｓを、搬送用ロボット６１により、熱処理用のチャンバ５４（またはチャンバ５５）からバリアメタル膜の成膜用のチャンバ５６へ搬送室５１を介して真空搬送し、チャンバ５６に備わるステージ上に載せる。そして、チャンバ５６を用いて、バリアメタル膜の成膜工程が行われる。
バリアメタル膜ＢＭｆｄ、ＢＭｔは、上記チャンバ５６において、以下に説明するＰＥＣＶＤ（Plasma-enhanced Chemical Vapor Deposition；プラズマＣＶＤ）法により半導体基板１Ｓの上面（第１主面）上に、形成（成膜）される。ここでは、バリアメタル膜ＢＭｆｄ、ＢＭｔの成膜方法の一例として、以下のような方法について説明する。しかし、後述する実施の形態および変形例に示すように、バリアメタル膜ＢＭｆｄ、ＢＭｔの成膜方法は、以下の方法に限定されるものではなく、種々変更することが可能である。
まず、チタン成膜前の還元熱処理を行う（チタン成膜前還元熱処理工程、ステップＳ１２）。
ヒータにより、ステージの設定温度を所定の温度に設定することで、ステージ上に載せられた半導体基板１Ｓの温度を所定の温度に保持する。
ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬがＮｉＳｉ２相となって異常成長することを防止する等の観点から、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されるチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４６０℃を超えないような所定の温度、例えば４５０℃とすることができる。
なお、ステージの設定温度（半導体基板１Ｓの温度）の下限は、ニッケル、チタン等の界面反応が十分に起こること等を考慮して、例えば３００℃程度とすることができる。
また、図３５を用いて後述するプラズマ窒化処理工程（ステップＳ１７）が完了するまで、ステージの設定温度（半導体基板１Ｓの温度）は、一定にすることができる。これにより、各工程の間で温度変更がないので、変更後の温度が安定するまで待つ時間がなく、各工程の時間を短縮することができる。また、各工程の間で温度変更がないので、温度を安定して制御することができ、例えば半導体基板の面内における温度のばらつきを低減することができる。
半導体基板１Ｓの温度（熱処理温度）を、前述の例えば４５０℃とした状態で、排気機構（図示は省略）によりチャンバ５６内を排気する。そして、チャンバ５６内の圧力が、所定の圧力、例えば６６７Ｐａとなるように、チャンバ５６内へＮＨ３ガス、ＡｒガスおよびＨ２ガスを導入する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍであり、Ａｒガスの流量は、例えば８００ｓｃｃｍであり、Ｈ２ガスの流量は、例えば４０００ｓｃｃｍである。熱処理時間は、例えば１５秒程度であり、好適な範囲としては、例えば５〜３０秒程度である。このとき、プラズマはオフ状態である。
この還元熱処理により、フローティングディフュージョンＦＤの表面、および、シリサイド層ＳＩＬの表面に残存する酸化シリコン膜（自然酸化膜等）が効率的に除去される。
なお、図３５を用いて後述するプラズマ窒化処理工程（ステップＳ１７）が完了するまで、ステージの設定温度と同様に、Ｈ２ガスの流量、Ａｒガスの流量、処理中の真空度（ガス置換中は変化することがある）等は、前記のままとすることができる。
このチタン成膜前還元熱処理工程（ステップＳ１２）の気相雰囲気は、非プラズマ性雰囲気が好適である。非プラズマ性雰囲気とするのは、プラズマ性雰囲気では、フローティングディフュージョンＦＤ、および、シリサイド層ＳＩＬに対して、酸化シリコン膜（自然酸化膜等）の除去よりも窒化が先行して進み、却って比抵抗（電気抵抗）を上昇させるおそれがあるからである。また、図３５を用いて後述するチタン成膜後還元熱処理工程（ステップＳ１６）の気相雰囲気についても、上記チタン成膜前還元熱処理工程（ステップＳ１２）の気相雰囲気と同様である。
次に、下地チタン膜を形成する（下地チタン膜形成工程、ステップＳ１３）。
このステップＳ１３では、チタン成膜前還元熱処理工程（ステップＳ１２）の後、ＮＨ３ガスのみが停止され、チャンバ５６内のガス置換が行われる。チャンバ５６内の圧力、ガスの流量、プラズマのオン・オフ等の条件は、チタン成膜前還元熱処理工程（ステップＳ１２）における条件と同一とすることができる。
下地チタン膜形成工程（ステップＳ１３）では、ステージの設定温度（半導体基板１Ｓの温度）については、前述したように、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されるチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４３０〜４６０℃、例えば４５０℃とすることができる。
そして、ガス置換が完了した後、下地チタン膜の形成が開始される。他の条件はそのままで、すなわち、半導体基板の温度を４５０℃とした状態で、チタンを含む原料ガス（反応ガス）であるＴｉＣｌ４ガスのチャンバ５６への供給が開始される。すなわち、ＴｉＣｌ４ガスをチャンバ５６内へ導入して、熱反応により下地チタン膜（図示は省略）を形成する。ＴｉＣｌ４ガスの流量は、例えば６．７ｓｃｃｍである。熱処理時間は、例えば３０秒程度であり、好適な範囲としては、例えば５〜６０秒程度である。
下地チタン膜形成工程（ステップＳ１３）を行うことで、フローティングディフュージョンＦＤの上方では、コンタクトホールＣＨｆｄの底部に露出したフローティングディフュージョンＦＤ上に、下地チタン膜（図示は省略）が形成される。また、トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方では、コンタクトホールＣＨｔ１の底部に露出したシリサイド層ＳＩＬ上に、下地チタン膜（図示は省略）が形成される。下地チタン膜の厚さは、例えば１ｎｍ以下である。
ここで、下地チタン膜は、コンタクトホールＣＨｔ１の底部に露出したシリサイド層ＳＩＬの表面のみに形成されるようにすることができる。一方、下地チタン膜は、コンタクトホールＣＨｆｄの底部に露出したフローティングディフュージョンＦＤの表面、コンタクトホールＣＨｆｄ、ＣＨｔ１の内壁（壁部）、および、層間絶縁膜ＩＬ１の上面には形成されないようにすることができる。
次に、チタン膜を形成する（チタン膜形成工程、ステップＳ１４）。
このステップＳ１４では、下地チタン膜形成工程（ステップＳ１３）の後、図３６の成膜装置５０に備えられた高周波電源（図示は省略）がオン状態となり、チャンバ５６内にプラズマを生成し、ＰＥＣＶＤ法によりチタン膜の形成を開始する。すなわち、高周波電力を印加してチャンバ５６内にプラズマを生成することにより、チタン膜（金属膜）ＴＦ１を形成する。
チタン膜形成工程（ステップＳ１４）でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されるチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４３０〜４６０℃、例えば４５０℃とすることができる。
また、ＴｉＣｌ４ガス（反応ガス）の流量は、例えば６．７ｓｃｃｍであり、高周波電力は、例えば４５０ｋＨｚで８００Ｗであり、下地チタン膜ＴＦ１を形成するための時間は、例えば２５秒である。
図３９に示すように、チタン膜形成工程（ステップＳ１４）を行うことで、フローティングディフュージョンＦＤの上方では、コンタクトホールＣＨｆｄの底部に露出したフローティングディフュージョンＦＤ上に、チタン膜（金属膜）ＴＦ１が形成される。また、図４０に示すように、チタン膜形成工程（ステップＳ１４）を行うことで、トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方では、コンタクトホールＣＨｔ１の底部に露出したシリサイド層ＳＩＬ上に、チタン膜（金属膜）ＴＦ１が形成される。チタン膜ＴＦ１の厚さは、例えば３〜７ｎｍである。
なお、下地チタン膜形成工程（ステップＳ１３）については、行わなくてもよい。この場合、チタン成膜前還元熱処理工程（ステップＳ１２）の後、下地チタン膜形成工程（ステップＳ１３）を行わず、チタン膜形成工程（ステップＳ１４）を行う（以下、実施の形態１の第１変形例においても同様）。そして、チタン膜形成工程（ステップＳ１４）を行うことで、フローティングディフュージョンＦＤの上方では、コンタクトホールＣＨｆｄの底部に露出したフローティングディフュージョンＦＤ上に、チタン膜ＴＦ１が形成される。また、チタン膜形成工程（ステップＳ１４）を行うことで、トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方では、コンタクトホールＣＨｔ１の底部に露出したシリサイド層ＳＩＬ上に、直接チタン膜ＴＦ１が形成される。
図３９に示すように、表面が清浄化されたフローティングディフュージョンＦＤと、チタン膜ＴＦ１とが反応することで、チタン膜ＴＦ１の下層部に、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層ＢＭｆｄ１が形成される。
なお、チタン膜ＴＦ１として、チタン膜に代え、チタンを含む金属膜を用いることもできる。
次に、ハロゲン除去のためのプラズマ処理を行う（ハロゲン除去プラズマ処理工程、ステップＳ１５）。
このステップＳ１５では、チタン膜形成工程（ステップＳ１４）の後、ＴｉＣｌ４ガスのみの供給が止められ、そのままの状態で図３５のハロゲン除去プラズマ処理工程が開始される。すなわち、チャンバ５６内へのＴｉＣｌ４ガスの導入のみを止めて、Ｈ２ガスによるチタン膜（金属膜）ＴＦ１のプラズマ処理を行い、チタン膜ＴＦ１の塩素濃度を低減する。これにより、コンタクトホールＣＨｆｄの底部において、チタン膜ＴＦ１と、フローティングディフュージョンＦＤとの間に残存する酸化膜を還元する。また、コンタクトホールＣＨｔ１の底部において、チタン膜ＴＦ１と、シリサイド層ＳＩＬとの間に残存する酸化膜を還元する。ハロゲン除去プラズマ処理工程における処理時間は、例えば５秒程度であり、好適な範囲としては、例えば５〜３０秒程度である。
なお、ハロゲン除去プラズマ処理工程（ステップＳ１５）でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されたチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４３０〜４６０℃、例えば４５０℃とすることができる。
また、ハロゲン除去プラズマ処理工程（ステップＳ１５）によりチタン膜ＴＦ１の塩素等の不純物濃度が低減する。これにより、例えばシリサイド層ＳＩＬの上方では、塩素等の不純物濃度の低いバリアメタル膜ＢＭｔを形成することができるので、シリサイド層ＳＩＬとバリアメタル膜ＢＭｔとの界面抵抗が低減し、さらにバリアメタル膜ＢＭｔの剥がれやマイクロ・クラック等を防止することができる。
次に、チタン成膜後の還元熱処理を行う（チタン成膜後還元熱処理工程、ステップＳ１６）。
このステップＳ１６では、ハロゲン除去プラズマ処理工程（ステップＳ１５）の後、プラズマはオフ状態とされ、ガス置換が行われる。ガス置換が完了すると、ＮＨ３ガスの供給が開始され、図３５のチタン成膜後還元熱処理工程が開始される。すなわち、ＮＨ３ガスをチャンバ５６内へ導入してチタン膜ＴＦ１の表面を熱反応により処理し、コンタクトホールＣＨｆｄの底部において、フローティングディフュージョンＦＤと、チタン膜ＴＦ１との間に残存する酸化膜を還元する。また、コンタクトホールＣＨｔ１の底部において、シリサイド層ＳＩＬと、チタン膜ＴＦ１との間に残存する酸化膜を還元する。ＮＨ３ガスの流量は、例えば５００ｓｃｃｍである。また、熱処理時間は、例えば１０秒程度であり、好適な範囲としては、例えば５〜９０秒程度である。
なお、チタン成膜後還元熱処理工程（ステップＳ１６）でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されたチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４３０〜４６０℃、例えば４５０℃とすることができる。
また、チタン成膜前還元熱処理工程（ステップＳ１２）を行うときは、チタン成膜後還元熱処理工程（ステップＳ１６）を行わなくてもよい。しかし、チタン成膜後還元熱処理工程（ステップＳ１６）を行うことで、バリアメタル膜ＢＭｆｄ、ＢＭｔの比抵抗（電気抵抗）をさらに低減することができる。
次に、チタン膜のプラズマ窒化処理を行う（プラズマ窒化処理工程、ステップＳ１７）。
このステップＳ１７では、チタン成膜後還元熱処理工程（ステップＳ１６）の後、そのままの状態で、図３６の成膜装置５０に備えられた高周波電源（図示は省略）がオン状態となり、チタン膜のプラズマ窒化処理を開始する。すなわち、高周波電力を印加してチャンバ５６内にプラズマを生成することにより、チタン膜（金属膜）ＴＦ１を窒化し、チタン膜ＴＦ１の上層部に、窒化チタン（ＴｉＮ）膜からなる層ＢＭｆｄ２、ＢＭｔ２を形成する。層ＢＭｆｄ２、ＢＭｔ２は、例えば化学量論的組成よりも窒素の量がわずかに多い窒化チタンからなる。また、コンタクトホールＣＨｆｄの底部において、フローティングディフュージョンＦＤと、チタン膜ＴＦ１との間に残存する酸化膜を還元し、コンタクトホールＣＨｔ１の底部において、シリサイド層ＳＩＬと、チタン膜ＴＦ１との間に残存する酸化膜を還元する。高周波電力は、例えば４５０ｋＨｚで８００Ｗであり、窒化処理を行うための時間は、例えば２５秒程度であり、好適な範囲としては、例えば１０〜９０秒程度である。
なお、プラズマ窒化処理工程（ステップＳ１７）でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されたチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４３０〜４６０℃、例えば４５０℃とすることができる。
図４１に示すように、プラズマ窒化処理工程（ステップＳ１７）を行うことで、フローティングディフュージョンＦＤの上方では、チタン膜ＴＦ１の上層部には、窒化チタンからなる（チタンおよび窒素を含む）層ＢＭｆｄ２が形成される。また、チタン膜ＴＦ１の下層部には、チタン膜形成工程（ステップＳ１４）において、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層ＢＭｆｄ１が形成されている。したがって、フローティングディフュージョンＦＤ上に層ＢＭｆｄ１を形成し、層ＢＭｆｄ１上に層ＢＭｆｄ２を形成することで、層ＢＭｆｄ１と層ＢＭｆｄ２とを有するバリアメタル膜ＢＭｆｄが形成される。
層ＢＭｆｄ１が上記のような組成を有するとき、バリアメタル膜ＢＭｆｄの比抵抗（電気抵抗）を低減することができるので、フローティングディフュージョンＦＤとコンタクト部Ｐｆｄ（図９参照）とを電気的に低抵抗で接続することができる。つまり、コンタクト部Ｐｆｄのコンタクト抵抗を低減することができる。
さらに、層ＢＭｆｄ１は、好適には、Ｔｉ０．０５Ｓｉ０．９５の組成を有する。層ＢＭｆｄ１がこのような組成を有するとき、バリアメタル膜ＢＭｆｄの比抵抗（電気抵抗）をさらに低減することができるので、フローティングディフュージョンＦＤとコンタクト部Ｐｆｄ（図９参照）とをさらに電気的に低抵抗で接続することができる。つまり、コンタクト部Ｐｆｄのコンタクト抵抗を、さらに低減することができる。
一方、層ＢＭｆｄ２は、コンタクト部Ｐｆｄの構成原子が拡散するのを抑制または防止するバリアメタル膜として有効である。
なお、チタン膜形成工程（ステップＳ１４）におけるステージの設定温度を低くすること等により、チタン膜形成工程（ステップＳ１４）で層ＢＭｆｄ１を形成せず、プラズマ窒化処理工程（ステップＳ１７）で層ＢＭｆｄ１を形成することもできる。
また、図４２に示すように、プラズマ窒化処理工程（ステップＳ１７）を行うことで、シリサイド層ＳＩＬの上方では、チタン膜ＴＦ１の上層部には、窒化チタンからなる（チタンおよび窒素を含む）層ＢＭｔ２が形成される。また、チタン膜ＴＦ１の下層部は、チタン膜ＴＦ１からなる（チタンを含む）層ＢＭｔ１となる。したがって、シリサイド層ＳＩＬ上に層ＢＭｔ１を形成し、層ＢＭｔ１上に層ＢＭｔ２を形成することで、層ＢＭｔ１と層ＢＭｔ２とを有するバリアメタル膜ＢＭｔが形成される。
チタン膜（金属膜）ＴＦ１の厚さは、例えば３〜７ｎｍであり、層ＢＭｆｄ１の厚さは、例えば１〜３ｎｍであり、層ＢＭｆｄ２の厚さは、例えば２〜４ｎｍであり、層ＢＭｔ１の厚さは、例えば１〜３ｎｍであり、層ＢＭｔ２の厚さは、例えば２〜４ｎｍである。
層ＢＭｔ１とシリサイド層ＳＩＬとの間は、電気的に低抵抗で接続することができる。これは、シリサイド層ＳＩＬと層ＢＭｔ１との界面に（ＮｉＴｉ１−ｘ）Ｓｉが生成されるためと考えられる。また、シリサイド層ＳＩＬとの界面反応によって純粋なチタンが生成されるためと考えられる。あるいは、ケミカルドライクリーニングの際に残留する超微量のフッ素によって塩化チタンが還元されるため等と考えられる。
一方、層ＢＭｔ２は、コンタクト部Ｐｔ１の構成原子が拡散するのを抑制または防止するバリアメタル膜として有効である。
次に、コンタクトホールＣＨｆｄ、ＣＨｔ１の内部を含む半導体基板１Ｓの上面（第１主面）上に、タングステンからなる導電膜Ｍｆｄ、Ｍｔを、ＣＶＤ法により堆積する。フローティングディフュージョンＦＤの上方では、バリアメタル膜ＢＭｆｄ上に、例えばタングステンからなる核膜（図示は省略）を形成し、その後、コンタクトホールＣＨｆｄの内部を埋め込むように、タングステンからなる導電膜Ｍｆｄを堆積する。シリサイド層ＳＩＬの上方では、バリアメタル膜ＢＭｔ上に、例えばタングステンからなる核膜（図示は省略）を形成し、その後、コンタクトホールＣＨｔ１の内部を埋め込むように、タングステンからなる導電膜Ｍｔを堆積する。
前述したプラズマ窒化処理工程（ステップＳ１７）の後、ＮＨ３ガスのチャンバ５６内への導入も止められ、チャンバ５６からＮＨ３ガスが排気される。ＡｒガスおよびＨ２ガスからなる雰囲気へのガス置換が完了すると、半導体基板１Ｓは、図３６に示すように、搬送用ロボット６１により、搬送室５１を経由して、バリアメタル膜の成膜用のチャンバ５６から導電膜の成膜用のチャンバ５７へ移送される。そして、チャンバ５７を用いて、導電膜の成膜工程が行われる。
まず、タングステンからなる核膜を形成する（核膜形成工程、ステップＳ１８）。
このステップＳ１８では、六フッ化タングステン（ＷＦ６）ガス、シラン（ＳｉＨ４）ガスおよびＨ２ガスをそれぞれ所定の流量でチャンバ５７内へ導入して、バリアメタル膜ＢＭｆｄ、ＢＭｔの表面に所定の厚さのタングステンからなる核膜（図示は省略）を形成（成膜）する。
なお、核膜形成工程（ステップＳ１８）でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されたチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４６０℃を超えない所定の温度とすることができる。具体的には、ステージの設定温度を、例えば４００℃以下、例えば３９０℃とすることができる。
チャンバ５７内の圧力を、例えば２６６７Ｐａとする。また、ステップＳ１８の時間を制御することにより、所望する厚さの核膜（図示は省略）が形成される。核膜（図示は省略）の厚さを、例えば７ｎｍとすることができる。ＷＦ６ガスとＳｉＨ４ガスとを同時にチャンバ５７内へ導入することにより、成膜と同時にフッ素を除去することができるので、フッ素の含有量の少ない核膜（図示は省略）を形成することができる。
次に、タングステンからなる導電膜を形成する（導電膜形成工程、ステップＳ１９）。
このステップＳ１９では、Ｈ２ガスを所定の流量でチャンバ５７内へ導入した後、ＷＦ６ガスを所定の流量、例えば２５０ｓｃｃｍでチャンバ５７内へ導入して、タングステンからなる核膜（図示は省略）上に、Ｈ２還元によるタングステンからなる導電膜Ｍｆｄ、Ｍｔを形成（成膜）する。導電膜Ｍｆｄと導電膜Ｍｔとは互いに同層である。
なお、導電膜形成工程（ステップＳ１９）でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されたチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４６０℃を超えない所定の温度とすることができる。具体的には、ステージの設定温度を、例えば４００℃以下、例えば３９０℃とすることができる。
チャンバ５７内の圧力を、例えば１０６６６Ｐａとする。また、ステップＳ１９の時間を制御することにより、所望する厚さの導電膜Ｍｆｄ、Ｍｔが形成される。導電膜Ｍｆｄ、Ｍｔの厚さを、例えば１９３ｎｍとすることができる。導電膜Ｍｆｄ、Ｍｔを形成した後は、チャンバ５７内の圧力を０Ｐａとし、ＷＦ６ガスの流量を０ｓｃｃｍとする。
図４３に示すように、導電膜形成工程（ステップＳ１９）を行うことで、フローティングディフュージョンＦＤの上方では、層ＢＭｆｄ２上に、コンタクトホールＣＨｆｄの内部を埋め込むように、タングステンからなる導電膜Ｍｆｄが形成される。また、図４４に示すように、導電膜形成工程（ステップＳ１９）を行うことで、シリサイド層ＳＩＬの上方では、層ＢＭｔ２上に、コンタクトホールＣＨｔ１の内部を埋め込むように、タングステンからなる導電膜Ｍｔが形成される。
導電膜形成工程（ステップＳ１９）では、半導体基板１Ｓの温度を４００℃以下、例えば３９０℃の比較的低い温度とした状態で、タングステンからなる導電膜Ｍｆｄ、Ｍｔを形成（成膜）する。これにより、導電膜Ｍｆｄ、Ｍｔの成膜の際に、ＷＦ６ガスに含まれるフッ素がバリアメタル膜ＢＭｆｄ、ＢＭｔへ侵入することを防止または抑制することができ、バリアメタル膜ＢＭｆｄ、ＢＭｔのフッ素による腐食を防止または抑制することができる。
なお、核膜形成工程（ステップＳ１８）を行わずに（核膜を形成せずに）、導電膜形成工程（ステップＳ１９）を行うことで、バリアメタル膜ＢＭｆｄ、ＢＭｔ上に直接タングステンからなる導電膜Ｍｆｄ、Ｍｔを形成することもできる。
また、上記導電膜形成工程（ステップＳ１９）では、互いに同層である導電膜Ｍｆｄと導電膜Ｍｔとを同一の工程により形成する例について説明した。しかし、導電膜Ｍｆｄと導電膜Ｍｔとは、互いに異なる工程により形成されたものであってもよい。したがって、導電膜Ｍｆｄと導電膜Ｍｔとは、互いに同層の膜でなくてもよい。
次に、表面を平坦化する（表面平坦化工程、ステップＳ２０）。このステップＳ２０では、例えば成膜装置５０の外部で、層間絶縁膜ＩＬ１上の不要な導電膜Ｍｆｄ、Ｍｔおよびバリアメタル膜ＢＭｆｄ、ＢＭｔを、例えばＣＭＰ（Chemical Mechanical Polishing）法により除去する。これにより、図９に示したように、フローティングディフュージョンＦＤの上方では、コンタクトホールＣＨｆｄの内部に埋め込まれた導電膜Ｍｆｄが形成される。また、図１０に示したように、シリサイド層ＳＩＬの上方では、コンタクトホールＣＨｔ１の内部に埋め込まれた導電膜Ｍｔが形成される。
なお、表面平坦化工程（ステップＳ２０）以後の各工程でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されたチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４６０℃を超えない所定の温度とすることができる。
＜コンタクト部の形成工程の第１変形例＞
次に、図４５を参照し、コンタクト部の形成工程の第１変形例について説明する。図４５は、実施の形態１の第１変形例におけるコンタクト部の形成工程を示すフロー図である。
本第１変形例におけるコンタクト部の形成工程は、ケミカルドライクリーニング工程（ステップＳ１１）および下地チタン膜形成工程（ステップＳ１３）を行わない点で、図３５を用いて前述した実施の形態１のコンタクト部の形成工程と異なる。
本第１変形例では、ケミカルドライクリーニング工程（図３５のステップＳ１１）を行わず、清浄化されていないフローティングディフュージョンＦＤの表面に、チタン成膜前還元熱処理工程（ステップＳ１２）を行った後、チタン膜形成工程（ステップＳ１４）を行う。このステップＳ１４では、シリコンからなるフローティングディフュージョンＦＤの表面は清浄化されていないため、層ＢＭｆｄ１は形成されない。
しかし、プラズマ窒化処理工程（ステップＳ１７）において、ＮＨ３ガスを用いたプラズマ処理が施されることにより、フローティングディフュージョンＦＤと、チタン膜ＴＦ１との間の酸化膜を還元することができる。これにより、チタン膜ＴＦ１の下層部において、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層ＢＭｆｄ１を形成することができる。
＜比較例におけるバリアメタル膜の組成および電気抵抗について＞
図４６は、比較例の半導体装置におけるバリアメタル膜の要部拡大断面図である。図４６は、フローティングディフュージョンＦＤ上に形成されたバリアメタル膜ＢＭｆｄ１００の構造を示している。
比較例の半導体装置も、フローティングディフュージョン上に形成されるバリアメタル膜と、シリサイド層上に形成されるコンタクト部とを有する。また、比較例の半導体装置のうち、フローティングディフュージョン上に形成されるバリアメタル膜以外の各部分については、実施の形態１の半導体装置における各部分と同一である。
比較例の半導体装置では、フローティングディフュージョンＦＤ上に形成されたバリアメタル膜ＢＭｆｄ１００は、層ＢＭｆｄ１０１および層ＢＭｆｄ１０２を有する。しかし、層ＢＭｆｄ１０１は、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有さない。すなわち、比較例の半導体装置におけるバリアメタル膜ＢＭｆｄ１００の層ＢＭｆｄ１０１の組成は、実施の形態１の半導体装置のバリアメタル膜ＢＭｆｄの層ＢＭｆｄ１の組成と異なる。
比較例の半導体装置の製造工程におけるコンタクト部の形成工程では、図３５のケミカルドライクリーニング工程（ステップＳ１１）に相当する工程が行われず、シリコン（フローティングディフュージョンＦＤ）の表面が清浄化されない。さらに、比較例の半導体装置の製造工程におけるコンタクト部の形成工程では、図３５のチタン膜形成工程（ステップＳ１４）に相当する工程以後の工程において、半導体基板の温度が４６０℃を超えることがある。
図４７は、比較例において表面が清浄化されていないシリコン上に形成されたチタン膜を熱処理したときの、熱処理後のチタン膜の比抵抗の熱処理温度依存性を示すグラフである（L. J. Chen, “Silicide formation,” in L. J. Chen ed., “Silicide technology for integrated circuits”, London, United Kingdom: The Institution of Electrical Engineers, 2004, ch. 2, sec. 5-6, pp. 37-42.）。図４７は、シリコン上に形成されたチタン膜（チタン膜ＴＦ１）に熱処理を行ったときの、チタン膜の比抵抗の変化を示すものである。また、図４７は、チタン膜（チタン膜ＴＦ１）とシリコン（フローティングディフュージョンＦＤ）との固相反応による比抵抗の変化を示すものである。
図４７では、室温で成膜した後、各温度（熱処理温度）で熱処理したチタン膜の比抵抗の熱処理温度依存性を示している。しかし、半導体基板の温度を、各熱処理温度と等しい温度（成膜温度）とした状態で成膜したチタン膜の比抵抗の成膜温度依存性も、同様の依存性を示す。
図４７に示すように、熱処理後のチタン膜の比抵抗は、以下に示すように、４つの温度領域（ＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４）において、互いに異なる熱処理温度依存性を有する。
第１温度領域ＴＲ１は、熱処理温度が室温以上４６０℃未満の領域であり、この第１温度領域ＴＲ１では、熱処理温度の増加に伴って、熱処理後のチタン膜の比抵抗は増加する。これは、第１温度領域ＴＲ１では、例えばチタン膜中にシリコン上の自然酸化膜が固溶するが、熱処理温度の増加に伴って、自然酸化膜の固溶量が増加するためと考えられる。
第２温度領域ＴＲ２は、熱処理温度が４６０℃以上６２５℃未満の領域であり、この第２温度領域ＴＲ２では、熱処理温度の増加に伴って、熱処理後のチタン膜の比抵抗は減少する。これは、第２温度領域ＴＲ２では、チタン膜中に例えばＴｉＳｉ２（Ｃ４９）相が析出するが、熱処理温度の増加に伴って、ＴｉＳｉ２（Ｃ４９）相の析出量が増加するためと考えられる。
第３温度領域ＴＲ３は、熱処理温度が６２５℃以上６５０℃未満の領域であり、この第３温度領域ＴＲ３における比抵抗は、略一定であり、後述する第４温度領域ＴＲ４における比抵抗に比べ、高い。これは、第３温度領域ＴＲ３では、例えばＴｉＳｉ２（Ｃ４９）相がチタン膜中に均一に形成されているためと考えられる。
第４温度領域ＴＲ４は、熱処理温度が７００℃以上の領域であり、この第４温度領域ＴＲ４における比抵抗は、略一定であり、前述した第３温度領域ＴＲ３における比抵抗に比べ、低い。これは、第４温度領域ＴＲ４では、例えばＴｉＳｉ２（Ｃ４９）相の比抵抗よりも低い比抵抗を有するＴｉＳｉ２（Ｃ５４）相が、チタン膜中に均一に形成されているためと考えられる。
図４８は、シリコン上に形成された複数のコンタクト部のコンタクト抵抗の累積分布を示すグラフである。図４８に示すグラフでは、横軸は、コンタクト抵抗を示し、縦軸は、シグマ値を示している。図４８では、比較例（比較例１）の半導体装置、および、実施の形態１（後述する実施例１）の半導体装置のそれぞれについて、フローティングディフュージョンＦＤの上方に形成されたコンタクト部Ｐｆｄのコンタクト抵抗を測定した結果を示している。具体的には、半導体基板１Ｓ上に形成された複数（例えば７０個）の素子領域の各々で、コンタクト抵抗として、バリアメタル膜ＢＭｆｄを挟んで配置されたコンタクト部の電気抵抗を四端子法にて測定した。
なお、図４８に示す比較例（比較例１）の半導体装置は、図３５の通常のケミカルドライクリーニング工程（ステップＳ１１）に代えて通常のＤＨＦ（Diluted hydrofluoric acid）洗浄を行った後、図３５のチタン膜形成工程（ステップＳ１４）において、半導体基板の温度を４５０℃とした状態でチタン膜ＴＦ１の成膜を行い、その後、５５０℃の温度で熱処理を行ったものである。
図４８に示すように、比較例１の半導体装置におけるコンタクト抵抗は、後述する実施例１の半導体装置におけるコンタクト抵抗に比べ、高い。また、比較例１の半導体装置におけるコンタクト抵抗の累積分布を示すグラフが、後述する実施例１の半導体装置におけるコンタクト抵抗の累積分布を示すグラフに比べ、縦軸に対してより傾斜している。したがって、比較例１の半導体装置におけるコンタクト抵抗のばらつきは、後述する実施例１の半導体装置におけるコンタクト抵抗のばらつきよりも、大きい。
なお、図示を省略するが、ケミカルドライクリーニングに代え、スパッタエッチを行った場合には、シリコンの表面がＯＨ基により終端し、電気抵抗が増加する。そのため、ケミカルドライクリーニングを行った場合は、スパッタエッチを行った場合に比べ、コンタクト部のコンタクト抵抗の増加は抑制される。また、ケミカルドライクリーニングに代わり、ＤＨＦ（Diluted hydrofluoric acid）洗浄を行うこともできる。しかし、ＤＨＦ洗浄を行った場合は、スパッタエッチを行った場合に比べ、技術的理由で決まる前工程終了から次工程開始までの制限時間であるＱ−ｔｉｍｅが増加するという問題がある。
図４７の結果によれば、フローティングディフュージョンＦＤの上方では、バリアメタル膜ＢＭｆｄの比抵抗（電気抵抗）を低減するためには、半導体基板を７００℃程度の高い温度で熱処理する必要がある。
しかし、熱処理温度が６００℃を超える場合には、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方では、例えばニッケルシリサイドからなるシリサイド層ＳＩＬがＮｉＳｉ２相となって異常成長する。つまり、シリサイド層ＳＩＬの耐熱温度は、６００℃である。そのため、バリアメタル膜を形成する工程以後の各工程における半導体基板の温度の上限値は、シリサイド層ＳＩＬの耐熱温度である６００℃である。すなわち、フローティングディフュージョン上に形成されるコンタクト部と、シリサイド層上に形成されるコンタクト部とを有する比較例の半導体装置の製造工程では、シリサイド層ＳＩＬの耐熱温度を超えないように、バリアメタル膜を形成することになる。そのため、フローティングディフュージョンＦＤ上にＴｉＳｉ２（Ｃ５４）相を形成することができず、バリアメタル膜ＢＭｆｄ１００の比抵抗を低減することができない。つまり、フローティングディフュージョンＦＤの上方で、シリコンからなる半導体領域とコンタクト部とを電気的に低抵抗で接続することができず、コンタクト部のコンタクト抵抗を低減することができない。
トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上部にシリサイド層を形成する前に、フローティングディフュージョンＦＤの上方で、チタン膜を形成することも考えられる。そして、フローティングディフュージョンＦＤ上に形成されたチタン膜を、シリサイド層の耐熱温度を超える７００℃程度の高い温度で熱処理し、シリコン上に、ＴｉＳｉ２（Ｃ４９）相の比抵抗よりも低い比抵抗を有するＴｉＳｉ２（Ｃ５４）相を形成することも考えられる。また、シリコン上に、ＴｉＳｉ２（Ｃ５４）相を形成した後、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の上部にシリサイド層を形成することも考えられる。
しかし、このような製造方法によれば、シリコンからなる半導体領域上にバリアメタル膜を形成する工程と、シリサイド層上にバリアメタル膜を形成する工程とを、別々の工程により行うため、工程数が増加してしまう。そのため、工程数を増加させることなくバリアメタル膜の比抵抗を低減することができず、コンタクト部のコンタクト抵抗を低減することができず、半導体装置の性能を向上させることができない。
上記特許文献１および特許文献２記載の技術では、シリサイド層上にバリアメタル膜を形成するが、シリサイド層上にバリアメタル膜を形成する際に、シリコンからなる半導体領域上にも同時にバリアメタル膜を形成することは、全く考慮されていない。また、上記特許文献３記載の技術では、シリコン上に、バリアメタル膜としてアモルファスＴｉＳｉｘを形成するが、シリコン上に、結晶からなる（結晶層としての）ＴｉＳｉｘを形成することは、全く考慮されていない。
＜本実施の形態におけるバリアメタル膜の組成および電気抵抗について＞
図４９は、実施の形態１の半導体装置におけるバリアメタル膜の要部拡大断面図である。図４９は、フローティングディフュージョンＦＤ上に形成されたバリアメタル膜ＢＭｆｄの構造を示している。
前述したように、本実施の形態１の半導体装置では、フローティングディフュージョンＦＤ上に形成されたバリアメタル膜ＢＭｆｄは、層ＢＭｆｄ１および層ＢＭｆｄ２を有する。そして、層ＢＭｆｄ１は、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる。これにより、バリアメタル膜ＢＭｆｄを形成する工程以後の各工程における熱処理温度の上限値が、シリサイド層ＳＩＬの耐熱温度により制限される場合でも、バリアメタル膜ＢＭｆｄの比抵抗を低減することができる。そのため、フローティングディフュージョンＦＤとコンタクト部Ｐｆｄとを、電気的に低抵抗で接続することができ、コンタクト部Ｐｆｄのコンタクト抵抗を低減することができる。
さらに、以下では、本実施の形態１の具体的な実施例（実施例１）として形成されたバリアメタル膜の構造および組成について分析を行った結果について説明する。図５０は、実施例１の半導体装置におけるバリアメタル膜の要部拡大断面図である。図５０は、フローティングディフュージョンＦＤ上に形成されたバリアメタル膜ＢＭｆｄの構造を示している。
図５０に示すように、バリアメタル膜ＢＭｆｄは、フローティングディフュージョンＦＤ上に形成され、チタンおよびシリコンを含む層ＢＭｆｄ１と、層ＢＭｆｄ１上に形成され、チタンおよび窒素を含む層ＢＭｆｄ２１および層ＢＭｆｄ２２とを有する。層ＢＭｆｄ２２は、層ＢＭｆｄ２１上に形成されている。層ＢＭｆｄ１は、ＴｉＳｉｘで表される組成を有し、層ＢＭｆｄ２１は、ＴｉＳｉｘＮｙで表される組成を有し、層ＢＭｆｄ２２は、ＴｉＮｘＷｙで表される組成を有する。
一方、例えばタングステン（Ｗ）からなる導電膜Ｍｆｄは、層Ｍｆｄ１と、層Ｍｆｄ２とを有する。層Ｍｆｄ２は、層Ｍｆｄ１上に形成されている。層Ｍｆｄ１は、ＴｉＷｘで表される組成を有する。
なお、図５０に示す実施例１の半導体装置は、図３５のチタン膜形成工程（ステップＳ１４）において、半導体基板の温度を４５０℃とした状態でチタン膜ＴＦ１の成膜を行ったものである。
また、ＴｉＳｉｘの組成式におけるｘ、ＴｉｘＳｉ１−ｘの組成式におけるｘ、ＴｉＳｉｘＮｙの組成式におけるｘ、ｙ、ＴｉＮｘＷｙの組成式におけるｘ、ｙ、および、ＴｉＷｘの組成式におけるｘは、それぞれ独立した変数である。
このような実施例１の半導体装置について、ＳＴＥＭ（Scanning transmission electron microscope）−ＥＥＬＳ（Electron energy loss spectroscopy）により高さ方向の組成分析を行った。具体的には、ＳＴＥＭ−ＥＥＬＳを用いて０．２ｎｍのピッチで１５０ポイントに亘り、チタン（Ｔｉ）エッジ、窒素（Ｎ）エッジ、シリコン（Ｓｉ）エッジの積分強度値を測定した。そして、測定された積分強度値に基づいて、Ｔｉ、Ｎ、Ｓｉの原子数比（ａｔ％）を算出した。
図５１は、実施例１の半導体装置におけるバリアメタル膜の組成の高さ方向の位置依存性を示すグラフである。図５１に示すグラフでは、横軸は、高さ方向の位置を示し、縦軸は、原子数比（ａｔ％）を示している。図５１に示すグラフでは、高さ方向の位置を、組成分析用に作成した試料の表面からの深さ位置により示している。また、図５１に示すグラフでは、図５０に示した構造を、９０°回転した状態で、グラフの横軸に示す高さ方向の位置に対応させて示している。
図５１に示すように、フローティングディフュージョンＦＤに相当する領域では、Ｓｉの原子数比は略１００ａｔ％であり、Ｔｉ、Ｎの原子数比は略０ａｔ％である。また、層ＢＭｆｄ１に相当する領域では、Ｓｉの原子数比は１００ａｔ％よりも少し低く、Ｔｉの原子数比は０ａｔ％よりも少し高く、Ｎの原子数比は略０ａｔ％である。また、層ＢＭｆｄ２１に相当する領域では、高さ方向の位置の上昇に伴って、Ｓｉの原子数比は徐々に減少し、Ｔｉの原子数比は徐々に増加し、Ｎの原子数比は徐々に増加する。また、層ＢＭｆｄ２２に相当する領域では、高さ方向の位置の上昇に伴って、Ｔｉの原子数比は徐々に減少し、Ｎの原子数比は略一定であり、Ｓｉの原子数比は略０ａｔ％である。さらに、層Ｍｆｄ１に相当する領域では、高さ方向の位置の上昇に伴って、Ｔｉ、Ｎの原子数比は徐々に減少し、Ｓｉの原子数比は略０ａｔ％である。
したがって、前述したように、層ＢＭｆｄ１は、ＴｉＳｉｘで表される組成を有し、層ＢＭｆｄ２１は、ＴｉＳｉｘＮｙで表される組成を有し、層ＢＭｆｄ２２は、ＴｉＮｘＷｙで表される組成を有し、層Ｍｆｄ１は、ＴｉＷｘで表される組成を有していることが明らかになった。
さらに、層ＢＭｆｄ１における平均のチタンの原子数とシリコンの原子数との比率を求めた結果、チタンの原子数：シリコンの原子数＝５：９５であることが求められた。したがって、層ＢＭｆｄ１がＴｉ０．０５Ｓｉ０．９５の組成を有することが明らかになった。
また、例えばＬＡＡＤＦ（Low-angle annular dark-field）−ＳＴＥＭ像（図示は省略）による観察を行った。その結果、原子列に対応した明暗の模様が周期構造を伴って観察されることなどにより、層ＢＭｆｄ１は、非結晶からなる層（アモルファス層）ではなく、結晶からなる層（結晶層）であることが明らかになった。
図５２は、実施の形態１におけるケミカルドライクリーニング工程により表面が清浄化されたシリコン上に形成されたチタン膜を熱処理したときの、熱処理後のチタン膜の比抵抗の熱処理温度依存性を示すグラフである。図５２では、実施の形態１におけるケミカルドライクリーニング工程を行って表面が清浄化されたシリコン上にチタン膜が形成された場合を、実施例２として示している。また、図５２では、図４７に示した比抵抗の熱処理温度依存性を、比較例２として示している。前述したように、比較例２は、ケミカルドライクリーニング工程を行わず、表面が清浄化されていないシリコン上にチタン膜が形成された場合である。
図５２では、室温で成膜した後、各温度（熱処理温度）で熱処理したチタン膜の比抵抗の熱処理温度依存性を示している。しかし、半導体基板の温度を、各熱処理温度と等しい温度（成膜温度）とした状態で成膜したチタン膜の比抵抗の成膜温度依存性も、同様の依存性を示す。したがって、以下では、ある温度でチタン膜を形成する場合とは、室温でチタン膜を成膜し、その温度で熱処理する場合、および、半導体基板の温度をその温度とした状態で、チタン膜を成膜する場合を意味する。
図５２の矢印ＡＲ１により示すように、表面が清浄化されたシリコン上に、４００℃で形成されたチタン膜の比抵抗は、表面が清浄化されたシリコン上に、室温で成膜されたチタン膜の比抵抗と略等しい。また、表面が清浄化されたシリコン上に、４００℃で形成されたチタン膜の比抵抗は、表面が清浄化されていないシリコン上に、同じ温度で形成されたチタン膜の比抵抗よりも低い。
これは、表面が清浄化されたシリコン上にチタン膜が形成される場合には、シリコンの表面において自然酸化膜が除去されており、自然酸化膜がチタン膜に固溶することがないためと考えられる。また、比抵抗が低いＴｉｘＳｉ１−ｘの組成を有する結晶層（層ＢＭｆｄ１）が、チタン膜の下層部に形成されるためと考えられる。
なお、上記非特許文献１に記載されているように、表面が清浄化されたシリコン上に、酸素がない雰囲気中でチタン膜を成膜するときは、成膜後に熱処理が施されなくても、アモルファスＴｉＳｉｘが形成される。
一方、図５２の矢印ＡＲ２により示すように、表面が清浄化されたシリコン上に、４３０〜４６０℃の温度で形成されたチタン膜の比抵抗は、表面が清浄化されたシリコン上に、４００℃で形成されたチタン膜の比抵抗よりも低い。また、表面が清浄化されたシリコン上に、４３０〜４６０℃の温度で形成されたチタン膜の比抵抗は、表面が清浄化されていないシリコン上に、同じ温度で形成されたチタン膜の比抵抗よりも低い。
これは、表面が清浄化されたシリコン上にチタン膜が形成される場合には、シリコンの表面において自然酸化膜が除去されており、自然酸化膜がチタン膜に固溶することがないためと考えられる。また、比抵抗が低いＴｉｘＳｉ１−ｘの組成を有する結晶層（層ＢＭｆｄ１）が、チタン膜中に均一に形成されているためと考えられる。
さらに、表面が清浄化されたシリコン上に、６２５〜６５０℃の温度で形成されたチタン膜の比抵抗は、表面が清浄化されていないシリコン上に、同じ温度で形成されたチタン膜の比抵抗と略等しい。また、表面が清浄化されたシリコン上に、７００℃以上の温度で形成されたチタン膜の比抵抗は、表面が清浄化されていないシリコン上に、同じ温度で形成されたチタン膜の比抵抗と略等しい。そして、７００℃以上の温度で形成されたチタン膜の比抵抗は、６２５〜６５０℃の温度で形成されたチタン膜の比抵抗よりも低い。
これは、表面が清浄化されたシリコン上においても、表面が清浄化されていないシリコン上においても、６２５〜６５０℃の温度では、ＴｉＳｉ２（Ｃ５４）相の比抵抗よりも高い比抵抗を有するＴｉＳｉ２（Ｃ４９）相が、チタン膜中に均一に形成されているためと考えられる。また、７００℃以上の温度では、ＴｉＳｉ２（Ｃ４９）相の比抵抗よりも低い比抵抗を有するＴｉＳｉ２（Ｃ５４）相が、チタン膜中に均一に形成されているためと考えられる。
また、表面が清浄化されたシリコン上に、４３０〜４６０℃の温度で形成されたチタン薄膜の比抵抗は、７００℃以上の温度で形成され、ＴｉＳｉ２（Ｃ５４）相と考えられるチタン膜の比抵抗と、略等しい。
すなわち、本実施の形態１の半導体装置では、矢印ＡＲ３により示すように、例えば４５℃程度の温度でケミカルドライクリーニングが施されることで、シリコン（フローティングディフュージョンＦＤ）の表面が、清浄化される。そして、表面が清浄化されたシリコン上に、４００℃程度以下の温度で形成されたチタン膜の比抵抗は、表面が清浄化されていないシリコン上に形成されたチタン膜の比抵抗よりも低くなる。そして、表面が清浄化されたシリコン上に、矢印ＡＲ４により示すように、４３０〜４６０℃程度の温度でチタン膜を形成すると、形成されたチタン膜の下層部には、ＴｉｘＳｉ１−ｘの組成を有し、結晶からなり、比抵抗が低い層ＢＭｆｄ１が、均一に形成される。そのため、表面が清浄化されたシリコン上に、４３０〜４６０℃程度の温度で形成されたチタン膜の比抵抗は、４００℃程度の温度で形成されたチタン膜の比抵抗よりも低い。また、表面が清浄化されたシリコン上に、４３０〜４６０℃程度の温度で形成されたチタン膜の比抵抗として、従来の方法では７００℃以上の温度で形成しなければ得られないＴｉＳｉ２（Ｃ５４）相の比抵抗と略同程度の値が得られる。
このように、表面を清浄化したシリコン上では、シリサイド層がＮｉＳｉ２相となって異常成長しないような、６００℃以下の温度でチタン膜を形成する場合でも、バリアメタル膜の比抵抗を低減することができる。
また、好適には、バリアメタル膜を形成する工程以後の工程において、半導体基板の温度が４６０℃を超えないようにする。これにより、層ＢＭｆｄ１中に比抵抗が高いＴｉＳｉ２（Ｃ４９）相が形成されることを防止または抑制することができる。
本実施の形態１では、層ＢＭｆｄ１の組成をＴｉｘＳｉ１−ｘとするとき、０＜ｘ＜０．１５である。以下、０＜ｘ＜０．１５であることについて、Ｓｉ−Ｔｉ二元系状態図を用いて、説明する。
図５３は、Ｓｉ−Ｔｉ二元系状態図である（H. L. Lukas and G. Petzow, Z. Metallkd., vol. 87, pp. 2.13, 1996.）。図５３に示す状態図によれば、ＴｉｘＳｉ１−ｘは、０＜ｘ＜０．３３の組成範囲においては、ｘ＝０．１５で共晶温度を１３３０℃とする共晶点を有する。つまり、形成される層の組成は、共晶点におけるｘ＝０．１５の組成（共晶組成）になりやすい。したがって、本実施の形態１では、層ＢＭｆｄ１の組成をＴｉｘＳｉ１−ｘとするとき、０＜ｘ＜０．１５である。
以上、説明したように、本実施の形態１では、表面が清浄化されたシリコン上に、シリサイド層の耐熱温度以下の４３０〜４６０℃程度の温度でチタン膜ＴＦ１を形成する。そして、チタン膜ＴＦ１の下層部に、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層ＢＭｆｄ１を形成する。これにより、表面が清浄化されたシリコン上に、シリサイド層の耐熱温度を超える温度でチタン膜を形成する場合に比べ、シリサイド層がＮｉＳｉ２相となって異常成長することなく、ＴｉＳｉ２（Ｃ５４）相の比抵抗と略同程度の比抵抗を有する層ＢＭｆｄ１を形成することができる。
さらに、好適には、バリアメタル膜を形成する工程以後の工程において、半導体基板の温度が４６０℃を超えないようにする。これにより、層ＢＭｆｄ１中に比抵抗が高いＴｉＳｉ２（Ｃ４９）相が形成されることを防止または抑制することができる。
また、本実施の形態１では、比較例において、表面が清浄化されていないシリコン上に、シリサイド層の耐熱温度以下の温度で、ＴｉＳｉ２（Ｃ４９）相からなるチタン膜を形成する場合に比べ、チタン膜の比抵抗を低減することができ、バリアメタル膜の比抵抗を低減することができる。そのため、シリサイド層上にチタン膜を形成する前に、フローティングディフュージョン上にチタン膜を形成し、シリサイド層の耐熱温度を超える温度で熱処理して低抵抗のＴｉＳｉ２（Ｃ５４）相を形成する工程を追加する必要がない。したがって、工程数を増加させることなく、コンタクト部のコンタクト抵抗を低減することができ、半導体装置の性能を向上させることができる。
なお、本実施の形態１では、図７に示したように、フローティングディフュージョンの表面（上層部）にシリサイド層を形成しておらず、フローティングディフュージョンＦＤとコンタクト部Ｐｆｄとがシリサイド層を介さずに電気的に接続される例について説明した。
例えば、フローティングディフュージョンＦＤの表面（上層部）に形成されたシリサイド層を介してコンタクト部Ｐｆｄを形成する場合でも、フローティングディフュージョンＦＤとコンタクト部Ｐｆｄとを電気的に低抵抗で接続することはできる。しかし、シリサイド層を形成することで、フローティングディフュージョンＦＤ中およびｐ型ウェルＰＷＬ中に金属汚染が発生し、発生した金属汚染により生じた電子が、フォトダイオードＰＤを構成するｎ型ウェルＮＷＬに取り込まれ、暗電流が発生するおそれがある。したがって、本実施の形態１の半導体装置であるＣＭＯＳイメージセンサのように、フローティングディフュージョンＦＤの表面にシリサイド層を形成しないことで、フォトダイオードＰＤにおいて暗電流が発生することを防止することができる。
（実施の形態２）
次に、実施の形態２の半導体装置について説明する。前述した実施の形態１では、チタン膜は、ＰＥＣＶＤ法により形成され、チタン膜の下層部には、ＴｉｘＳｉ１−ｘの組成を有する層が形成され、チタン膜の上層部には、プラズマ窒化により窒化チタン膜が形成された。それに対して、実施の形態２では、チタン膜とシリコンとを反応させてＴｉｘＳｉ１−ｘの組成を有する層が形成されるものの、チタン膜は、ＰＶＤ（Physical Vapor Deposition；物理気相成長）法により形成される。また、チタン膜上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition；有機金属化学気相成長）法により窒化チタン膜が形成される。
本実施の形態２の半導体装置のうち、コンタクト部以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。また、本実施の形態２の半導体装置の製造工程のうち、コンタクト部の形成工程以外の各工程については、実施の形態１の半導体装置の製造工程における各工程と同一であり、その説明を省略する。
＜コンタクト部の構造＞
次いで、図５４および図５５を参照しながら、コンタクト部Ｐｆｄ、Ｐｔ１の構造について説明する。なお、コンタクト部Ｐｔ２の構造については、コンタクト部Ｐｔ１の構造と同様であり、その説明を省略する。
図５４および図５５は、実施の形態２の半導体装置におけるコンタクト部の要部拡大断面図である。なお、図５４および図５５では、理解を簡単にするために、層間絶縁膜ＩＬ２、第１層配線Ｍ１、および、さらに上層に積層された層間絶縁膜や配線の図示を省略している。図５４は、図３のＡ−Ａ断面に対応し、図５５は、図６のＢ−Ｂ断面に対応している。
図５４に示すように、フローティングディフュージョンＦＤの上方に形成されたコンタクト部Ｐｆｄのうち、バリアメタル膜ＢＭｆｄａ以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
バリアメタル膜ＢＭｆｄａは、フローティングディフュージョンＦＤ上に形成され、チタン（Ｔｉ）およびシリコン（Ｓｉ）を含む層ＢＭｆｄ３と、層ＢＭｆｄ３上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｆｄ４とを有する。層ＢＭｆｄ３は、チタン膜（金属膜）ＴＦ２がフローティングディフュージョンＦＤのシリコンと反応して形成されたものであり、層ＢＭｆｄ４は、チタン膜ＴＦ２上に形成された窒化チタン膜（窒化膜）ＴＦ３からなるものである。層ＢＭｆｄ４上には、コンタクトホールＣＨｆｄの内部を埋め込むように、導電膜Ｍｆｄが形成されている。導電膜Ｍｆｄは、例えばタングステン（Ｗ）からなる。
図５５に示すように、トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方に形成されたコンタクト部Ｐｔ１のうち、バリアメタル膜ＢＭｔａ以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
バリアメタル膜ＢＭｔａは、シリサイド層ＳＩＬ上に形成され、チタン（Ｔｉ）を含む層ＢＭｔ３と、層ＢＭｔ３上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｔ４とを有する。層ＢＭｔ３は、チタン膜（金属膜）ＴＦ２からなるものであり、層ＢＭｔ４は、チタン膜ＴＦ２上に形成された窒化チタン膜（窒化膜）ＴＦ３からなるものである。層ＢＭｔ４上には、コンタクトホールＣＨｔ１の内部を埋め込むように、導電膜Ｍｔが形成されている。導電膜Ｍｔは、例えばタングステン（Ｗ）からなる。
層ＢＭｆｄ３は、実施の形態１における層ＢＭｆｄ１と同様に、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層（結晶層）である。これにより、バリアメタル膜ＢＭｆｄａとバリアメタル膜ＢＭｔａとを同一の工程により形成する際に、半導体基板の温度がシリサイド層ＳＩＬの耐熱温度により制限される場合でも、実施の形態１と同様に、バリアメタル膜ＢＭｆｄａの比抵抗（電気抵抗）を低減することができる。そのため、実施の形態１と同様に、工程数を増加させることなく、コンタクト部Ｐｆｄのコンタクト抵抗を低減することができる。
また、層ＢＭｆｄ３は、実施の形態１の層ＢＭｆｄ１と同様に、好適には、Ｔｉ０．０５Ｓｉ０．９５の組成を有する。層ＢＭｆｄ３がこのような組成を有するとき、バリアメタル膜ＢＭｆｄａの比抵抗（電気抵抗）をさらに低減することができる。
＜コンタクト部の形成工程＞
次に、図５６を参照し、コンタクト部の形成工程について説明する。図５６は、実施の形態２の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。
本実施の形態２におけるコンタクト部の形成工程は、下地チタン膜形成工程（ステップＳ１３）およびチタン膜形成工程（ステップＳ１４）に代え、チタン膜形成工程（ステップＳ２１）を行う点で、図３５を用いて前述した実施の形態１におけるコンタクト部の形成工程と異なる。また、本実施の形態２におけるコンタクト部の形成工程は、プラズマ窒化処理工程（ステップＳ１７）に代え、窒化チタン膜形成工程（ステップＳ２２）を行う点で、図３５を用いて前述した実施の形態１におけるコンタクト部の形成工程と異なる。したがって、本実施の形態２におけるコンタクト部の形成工程のうち、チタン膜形成工程（ステップＳ２１）および窒化チタン膜形成工程（ステップＳ２２）以外の工程については、実施の形態１における各工程と同一であり、その説明を省略する。
本実施の形態２では、ケミカルドライクリーニング工程（ステップＳ１１）の後、ＰＶＤ法によりチタン膜ＴＦ２を形成する（チタン膜形成工程、ステップＳ２１）。このステップＳ２１では、フローティングディフュージョンＦＤ上、および、シリサイド層ＳＩＬ上に、ＰＶＤ法によりチタン膜ＴＦ２を形成する。
ＰＶＤ法として、例えばスパッタリング法によりチタン膜ＴＦ２を形成（成膜）することができる。ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されるチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４６０℃を超えない所定の温度、例えば４５０℃とすることができる。さらに、スパッタリング法によれば、より低温でチタン膜ＴＦ２を形成（成膜）することができるので、ステージの設定温度を、４００℃を超えない所定の温度とすることができ、例えば４００℃とすることができる。
ＰＶＤ法によれば、原料ガスをチャンバへ供給する必要がないので、ＰＥＣＶＤ法に比べ、塩素などの不純物を含まない純チタン膜を容易に形成（成膜）することができる。
また、本実施の形態２では、チタン成膜後還元熱処理工程（ステップＳ１６）の後、ＭＯＣＶＤ法により窒化チタン膜ＴＦ３を形成する（窒化チタン膜形成工程、ステップＳ２２）。このステップＳ２２では、チタン膜ＴＦ２の上に、原料ガスとして、例えばテトラキスジメチルアミノチタンなどの有機金属化合物からなるガス、および、アンモニア（ＮＨ３）ガスを用いたＭＯＣＶＤ法により、例えば厚さ０〜５ｎｍの窒化チタン膜ＴＦ３を形成する。
なお、窒化チタン膜形成工程（ステップＳ２２）でも、ステージの設定温度（半導体基板１Ｓの温度）については、シリサイド層ＳＩＬの耐熱温度である６００℃を超えない所定の温度とすることができる。また、好適には、シリコン上に形成されたチタン膜の比抵抗をより低減する観点から、ステージの設定温度を、４３０〜４６０℃、例えば４５０℃とすることができる。
まず、ヒータにより所定の温度、例えば４５０℃に加熱されたステージ上に、半導体基板１Ｓを載置する。そして、排気機構によりチャンバ内を排気するとともに、チャンバ内の圧力が、所定の圧力となるように、チャンバ内へ例えばＮ２ガスを含むキャリアガスを導入する。圧力とキャリアガスの流量が所定の値に設定され、半導体基板１Ｓが所定の時間加温された後、チャンバ内へ原料ガスを導入することで、窒化チタン膜ＴＦ３を堆積（形成、成膜）する。堆積時間を調整することで、例えば５ｎｍの厚さの窒化チタン膜ＴＦ３を形成（成膜）することができる。
このとき、フローティングディフュージョンＦＤの上方では、チタン膜ＴＦ２とフローティングディフュージョンＦＤのシリコンとが反応して、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層ＢＭｆｄ３が形成される。また、層ＢＭｆｄ３上に、窒化チタン膜ＴＦ３からなる層ＢＭｆｄ４が形成される。したがって、フローティングディフュージョンＦＤ上に層ＢＭｆｄ３を形成し、層ＢＭｆｄ３上に層ＢＭｆｄ４を形成することで、層ＢＭｆｄ３と層ＢＭｆｄ４とを有するバリアメタル膜ＢＭｆｄａが形成される。
一方、シリサイド層ＳＩＬの上方では、チタン膜ＴＦ２からなる層ＢＭｔ３が形成され、層ＢＭｔ３上に、窒化チタン膜ＴＦ３からなる層ＢＭｔ４が形成される。したがって、シリサイド層ＳＩＬ上に層ＢＭｔ３を形成し、層ＢＭｔ３上に層ＢＭｔ４を形成することで、層ＢＭｔ３と層ＢＭｔ４とを有するバリアメタル膜ＢＭｔａが形成される。
ＭＯＣＶＤ法によれば、熱ＣＶＤ法に比べ、高品質の窒化チタン膜を低温で形成（成膜）することができる。
所望の厚さの窒化チタン膜ＴＦ３を形成した後、原料ガスのチャンバ内への導入を止めて、チャンバ内へ例えばＮ２ガスを含むキャリアガスを導入し、チャンバ内から原料ガスを排気する。その後、キャリアガスのチャンバ内への導入を止めて、チャンバ内を真空引きする。
その後、核膜形成工程（ステップＳ１８）から表面平坦化工程（ステップＳ２０）を行って、コンタクト部Ｐｆｄ、Ｐｔ１を形成する。
＜コンタクト部の形成工程の第１変形例＞
次に、図５７を参照し、コンタクト部の形成工程の第１変形例について説明する。図５７は、実施の形態２の第１変形例におけるコンタクト部の形成工程を示すフロー図である。
本第１変形例におけるコンタクト部の形成工程は、チタン成膜後還元熱処理工程（ステップＳ１６）の後、窒化チタン膜形成工程（ステップＳ２２）の前に、熱処理工程（ステップＳ２３）を行う点で、図５６を用いて前述した実施の形態２におけるコンタクト部の形成工程と異なる。したがって、本第１変形例におけるコンタクト部の形成工程のうち、熱処理工程（ステップＳ２３）以外の工程については、その説明を省略する。
本第１変形例では、チタン成膜後還元熱処理工程（ステップＳ１６）の後、窒化チタン膜形成工程（ステップＳ２２）の前に、例えば４３０〜４６０℃の温度で熱処理する（熱処理工程、ステップＳ２３）。このステップＳ２３では、チタン成膜後還元熱処理工程（ステップＳ１６）の後、アンモニア（ＮＨ３）ガスの供給を含め、そのままの状態で、例えば４３０〜４６０℃の温度で熱処理してもよい。あるいは、チタン成膜後還元熱処理工程（ステップＳ１６）の後、ＮＨ３ガスの供給を止め、その他の条件はそのままの状態で、例えば４３０〜４６０℃の温度で熱処理してもよい。
これにより、窒化チタン膜形成工程（ステップＳ２２）を行う前に、例えば４３０〜４６０℃の温度でチタン膜ＴＦ２を熱処理することができる。そのため、フローティングディフュージョンＦＤの上方で、チタン膜ＴＦ２とフローティングディフュージョンＦＤのシリコンとを反応させて、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有する層ＢＭｆｄ３を確実に形成することができる。
なお、第１変形例も含め、実施の形態２では、窒化チタン膜形成工程（ステップＳ２２）において、ＭＯＣＶＤ法に代え、熱ＣＶＤ法により窒化チタン膜ＴＦ３を形成することもできる。
（実施の形態３）
次に、実施の形態３の半導体装置について説明する。前述した実施の形態１では、ロジックトランジスタのソース・ドレイン領域の上部に形成されたコンタクト部のバリアメタル膜は、ＴｉｘＳｉ１−ｘの組成を有する層と、窒化チタン膜からなる層とを有していた。それに対して、実施の形態３では、ロジックトランジスタのソース・ドレイン領域の上方に形成されたコンタクト部のバリアメタル膜は、窒化チタン膜からなる層の上に、さらに熱ＣＶＤ法により成膜された窒化チタン膜からなる層を有する。
実施の形態３の半導体装置のうち、コンタクト部以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。また、実施の形態３の半導体装置の製造工程のうち、コンタクト部の形成工程以外の各工程については、実施の形態１の半導体装置の製造工程における各工程と同一であり、その説明を省略する。
＜コンタクト部の構造＞
次いで、図５８および図５９を参照しながら、コンタクト部Ｐｆｄ、Ｐｔ１の構造について説明する。なお、コンタクト部Ｐｔ２の構造については、コンタクト部Ｐｔ１の構造と同様であり、その説明を省略する。
図５８および図５９は、実施の形態３の半導体装置におけるコンタクト部の要部拡大断面図である。なお、図５８および図５９では、理解を簡単にするために、層間絶縁膜ＩＬ２、第１層配線Ｍ１、および、さらに上層に積層された層間絶縁膜や配線の図示を省略している。図５８は、図３のＡ−Ａ断面に対応し、図５９は、図６のＢ−Ｂ断面に対応している。
図５８に示すように、フローティングディフュージョンＦＤの上方に形成されたコンタクト部Ｐｆｄのうち、バリアメタル膜ＢＭｆｄｂ以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
バリアメタル膜ＢＭｆｄｂは、フローティングディフュージョンＦＤ上に形成され、チタン（Ｔｉ）およびシリコン（Ｓｉ）を含む層ＢＭｆｄ１と、層ＢＭｆｄ１上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｆｄ２とを有する。また、バリアメタル膜ＢＭｆｄｂは、層ＢＭｆｄ２上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｆｄ５を有する。層ＢＭｆｄ１は、チタン膜（金属膜）ＴＦ１の下層部に形成されたものであり、層ＢＭｆｄ２は、チタン膜ＴＦ１の上層部に形成されたものであり、層ＢＭｆｄ５は、チタン膜ＴＦ１上に形成された窒化チタン膜（窒化膜）ＴＦ４からなるものである。層ＢＭｆｄ５上には、コンタクトホールＣＨｆｄの内部を埋め込むように、導電膜Ｍｆｄが形成されている。導電膜Ｍｆｄは、例えばタングステン（Ｗ）からなる。
図５９に示すように、トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方に形成されたコンタクト部Ｐｔ１のうち、バリアメタル膜ＢＭｔｂ以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
バリアメタル膜ＢＭｔｂは、シリサイド層ＳＩＬ上に形成され、チタン（Ｔｉ）を含む層ＢＭｔ１と、層ＢＭｔ１上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｔ２と、層ＢＭｔ２上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｔ５を有する。層ＢＭｔ１は、チタン膜（金属膜）ＴＦ１からなるものであり、層ＢＭｔ２は、チタン膜ＴＦ１の上層部に形成されたものであり、層ＢＭｔ５は、チタン膜ＴＦ１上に形成された窒化チタン膜（窒化膜）ＴＦ４からなるものである。層ＢＭｔ５上には、コンタクトホールＣＨｔ１の内部を埋め込むように、導電膜Ｍｔが形成されている。導電膜Ｍｔは、例えばタングステン（Ｗ）からなる。
層ＢＭｆｄ１は、実施の形態１における層ＢＭｆｄ１と同様に、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層（結晶層）である。これにより、バリアメタル膜ＢＭｆｄｂとバリアメタル膜ＢＭｔｂとを同一の工程により形成する際に、半導体基板の温度がシリサイド層ＳＩＬの耐熱温度により制限される場合でも、実施の形態１と同様に、バリアメタル膜ＢＭｆｄｂの比抵抗（電気抵抗）を低減することができる。そのため、実施の形態１と同様に、工程数を増加させることなく、コンタクト部Ｐｆｄのコンタクト抵抗を低減することができる。
また、層ＢＭｆｄ１は、実施の形態１の層ＢＭｆｄ１と同様に、好適には、Ｔｉ０．０５Ｓｉ０．９５の組成を有する。層ＢＭｆｄ１がこのような組成を有するとき、バリアメタル膜ＢＭｆｄｂの比抵抗（電気抵抗）をさらに低減することができる。
それに加え、本実施の形態３では、層ＢＭｆｄ２上に、さらに、チタンおよび窒素を含む層ＢＭｆｄ５が形成されている。これにより、後述するように、タングステンからなる導電膜Ｍｆｄを形成する際に、層ＢＭｆｄ１が腐食することを、より確実に防止または抑制することができる。
＜コンタクト部の形成工程＞
次に、図６０を参照し、コンタクト部の形成工程について説明する。図６０は、実施の形態３の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。
本実施の形態３におけるコンタクト部の形成工程は、プラズマ窒化処理工程（ステップＳ１７）の後、核膜形成工程（ステップＳ１８）の前に、窒化チタン膜形成工程（ステップＳ３１）を行う点で、図３５を用いて前述した実施の形態１におけるコンタクト部の形成工程と異なる。したがって、本実施の形態３におけるコンタクト部の形成工程のうち、窒化チタン膜形成工程（ステップＳ３１）以外の工程については、実施の形態１における各工程と同一であり、その説明を省略する。
本実施の形態３では、プラズマ窒化処理工程（ステップＳ１７）の後、熱ＣＶＤ法により窒化チタン（ＴｉＮ）膜ＴＦ４を形成（成膜）する（窒化チタン膜形成工程、ステップＳ３１）。このステップＳ３１では、層ＢＭｆｄ２上、および、層ＢＭｔ２上に、例えばＴｉＣｌ４ガスおよびＮＨ３ガスを用いた４３０〜４６０℃程度の熱ＣＶＤ法により、例えば厚さ０〜５ｎｍの窒化チタン膜ＴＦ４を形成（成膜）する。
まず、ヒータにより所定の温度、例えば４５０℃に加熱されたステージ上に、半導体基板１Ｓを載置する。そして、排気機構によりチャンバ内を排気するとともに、チャンバ内の圧力が、所定の圧力となるように、チャンバ内へ、キャリアガスであるＮ２ガスを導入する。圧力とＮ２ガスの流量が所定の値に設定され、半導体基板１Ｓが所定の時間加温された後、チャンバ内へＴｉＣｌ４ガスおよびＮＨ３ガスを導入することで、窒化チタン膜ＴＦ４を堆積（形成、成膜）する。ＴｉＣｌ４ガスおよびＮＨ３ガスの流量は、例えば６０ｓｃｃｍ、圧力は、例えば２６０Ｐａである。また、堆積時間を調整することで、例えば５ｎｍの厚さの窒化チタン膜を形成（成膜）することができる。
このとき、フローティングディフュージョンＦＤの上方では、層ＢＭｆｄ２上に、窒化チタン膜ＴＦ４からなる層ＢＭｆｄ５が形成される。したがって、層ＢＭｆｄ２上に層ＢＭｆｄ５を形成することで、層ＢＭｆｄ１と層ＢＭｆｄ２と層ＢＭｆｄ５とを有するバリアメタル膜ＢＭｆｄｂが形成される。
一方、シリサイド層ＳＩＬの上方では、層ＢＭｔ２上に、窒化チタン膜ＴＦ４からなる層ＢＭｔ５が形成される。したがって、層ＢＭｔ２上に層ＢＭｔ５を形成することで、層ＢＭｔ１と層ＢＭｔ２と層ＢＭｔ５とを有するバリアメタル膜ＢＭｔｂが形成される。
所望の厚さの窒化チタン膜ＴＦ４を形成した後、ＴｉＣｌ４ガスおよびＮＨ３ガスのチャンバ内への導入を止めて、チャンバ内へＮ２ガスを導入し、チャンバ内からＴｉＣｌ４ガスおよびＮＨ３ガスを排気する。その後、Ｎ２ガスのチャンバ内への導入を止めて、チャンバ内を真空引きする。
その後、核膜形成工程（ステップＳ１８）から表面平坦化工程（ステップＳ２０）を行って、コンタクト部Ｐｆｄ、Ｐｔ１を形成する。
本実施の形態３では、層ＢＭｆｄ２上に、さらに、チタンおよび窒素を含む層ＢＭｆｄ５を形成する。プラズマ窒化処理工程（ステップＳ１７）において、チタン膜ＴＦ１が十分に窒化されなかった場合には、導電膜形成工程（ステップＳ１９）において、ＷＦ６ガスに含まれるフッ素により、バリアメタル膜ＢＭｆｄｂのうち、層ＢＭｆｄ１が腐食されるおそれがある。したがって、層ＢＭｆｄ２上に層ＢＭｆｄ５を形成することで、導電膜形成工程（ステップＳ１９）において、タングステンからなる導電膜Ｍｆｄを形成する際に、層ＢＭｆｄ１が腐食することを、確実に防止または抑制することができる。
なお、本実施の形態３では、窒化チタン膜は、前述した成膜装置５０にさらにチャンバを接続し、そのチャンバ内において成膜してもよいし、または前述した成膜装置５０とは異なるＣＶＤ装置を用いて成膜してもよい。なお、窒化チタン膜の成膜方法は、熱ＣＶＤ法に限定されるものではなく、種々変更することは可能である。
＜コンタクト部の形成工程の第１変形例＞
次に、図６１を参照し、コンタクト部の形成工程の第１変形例について説明する。図６１は、実施の形態３の第１変形例におけるコンタクト部の形成工程を示すフロー図である。
本第１変形例のコンタクト部の形成工程は、ケミカルドライクリーニング工程（ステップＳ１１）および下地チタン膜形成工程（ステップＳ１３）を行わない点で、図６０を用いて前述した実施の形態３におけるコンタクト部の形成工程と異なる。
本第１変形例では、ケミカルドライクリーニング工程（図６０のステップＳ１１）を行わず、清浄化されていないフローティングディフュージョンＦＤの表面に、チタン成膜前還元熱処理工程（ステップＳ１２）を行った後、チタン膜形成工程（ステップＳ１４）を行う。このステップＳ１４では、シリコンからなるフローティングディフュージョンＦＤの表面は清浄化されていないため、層ＢＭｆｄ１は形成されない。
しかし、プラズマ窒化処理工程（ステップＳ１７）において、ＮＨ３ガスを用いたプラズマ処理が施されることにより、フローティングディフュージョンＦＤと、チタン膜ＴＦ１との間の酸化膜を還元することができる。これにより、チタン膜ＴＦ１の下層部において、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層ＢＭｆｄ１を形成することができる。
（実施の形態４）
次に、実施の形態４の半導体装置について説明する。前述した実施の形態１では、ロジックトランジスタのソース・ドレイン領域の上部に形成されたコンタクト部のバリアメタル膜は、ＴｉｘＳｉ１−ｘの組成を有する層と、窒化チタン膜からなる層とを有していた。それに対して、実施の形態４では、ロジックトランジスタのソース・ドレイン領域の上方に形成されたコンタクト部のバリアメタル膜は、窒化チタン膜からなる層の上に、さらに、チタン膜からなる層、および、窒化チタン膜からなる層を有する。
本実施の形態４の半導体装置のうち、コンタクト部以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。また、本実施の形態４の半導体装置の製造工程のうち、コンタクト部の形成工程以外の各工程については、実施の形態１の半導体装置の製造工程における各工程と同一であり、その説明を省略する。
＜コンタクト部の構造＞
次いで、図６２および図６３を参照しながら、コンタクト部Ｐｆｄ、Ｐｔ１の構造について説明する。なお、コンタクト部Ｐｔ２の構造については、コンタクト部Ｐｔ１の構造と同様であり、その説明を省略する。
図６２および図６３は、実施の形態４の半導体装置におけるコンタクト部の要部拡大断面図である。なお、図６２および図６３では、理解を簡単にするために、層間絶縁膜ＩＬ２、第１層配線Ｍ１、および、さらに上層に積層された層間絶縁膜や配線の図示を省略している。図６２は、図３のＡ−Ａ断面に対応し、図６３は、図６のＢ−Ｂ断面に対応している。
図６２に示すように、フローティングディフュージョンＦＤの上方に形成されたコンタクト部Ｐｆｄのうち、バリアメタル膜ＢＭｆｄｃ以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
バリアメタル膜ＢＭｆｄｃは、フローティングディフュージョンＦＤ上に形成され、チタン（Ｔｉ）およびシリコン（Ｓｉ）を含む層ＢＭｆｄ１と、層ＢＭｆｄ１上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｆｄ２とを有する。また、バリアメタル膜ＢＭｆｄｃは、層ＢＭｆｄ２上に形成され、チタン（Ｔｉ）を含む層ＢＭｆｄ６と、層ＢＭｆｄ６上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｆｄ７とを有する。層ＢＭｆｄ１は、チタン膜（金属膜）ＴＦ１の下層部に形成されたものであり、層ＢＭｆｄ２は、チタン膜ＴＦ１の上層部に形成されたものである。層ＢＭｆｄ６は、チタン膜ＴＦ１上に形成されたチタン膜（金属膜）ＴＦ５の下層部に形成されたものであり、層ＢＭｆｄ７は、チタン膜ＴＦ５の上層部に形成されたものである。層ＢＭｆｄ７上には、コンタクトホールＣＨｆｄの内部を埋め込むように、導電膜Ｍｆｄが形成されている。導電膜Ｍｆｄは、例えばタングステン（Ｗ）からなる。
図６３に示すように、トランジスタＬＴ（図８参照）のソース・ドレイン領域（高濃度半導体領域ＮＲ）の上方に形成されたコンタクト部Ｐｔ１のうち、バリアメタル膜ＢＭｔｃ以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
バリアメタル膜ＢＭｔｃは、シリサイド層ＳＩＬ上に形成され、チタン（Ｔｉ）を含む層ＢＭｔ１と、層ＢＭｔ１上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｔ２とを有する。また、バリアメタル膜ＢＭｔｃは、層ＢＭｔ２上に形成され、チタン（Ｔｉ）を含む層ＢＭｔ６と、層ＢＭｔ６上に形成され、チタン（Ｔｉ）および窒素（Ｎ）を含む層ＢＭｔ７を有する。層ＢＭｔ１は、チタン膜（金属膜）ＴＦ１の下層部に形成されたものであり、層ＢＭｔ２は、チタン膜ＴＦ１の上層部に形成されたものである。層ＢＭｔ６は、チタン膜ＴＦ１上に形成されたチタン膜ＴＦ５の下層部に形成されたものであり、層ＢＭｔ７は、チタン膜ＴＦ５の上層部に形成されたものである。層ＢＭｔ７上には、コンタクトホールＣＨｔ１の内部を埋め込むように、導電膜Ｍｔが形成されている。導電膜Ｍｔは、例えばタングステン（Ｗ）からなる。
層ＢＭｆｄ１は、実施の形態１における層ＢＭｆｄ１と同様に、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる層（結晶層）である。これにより、バリアメタル膜ＢＭｆｄｃとバリアメタル膜ＢＭｔｃとを同一の工程により形成する際に、半導体基板の温度がシリサイド層ＳＩＬの耐熱温度により制限される場合でも、実施の形態１と同様に、バリアメタル膜ＢＭｆｄｃの比抵抗（電気抵抗）を低減することができる。そのため、実施の形態１と同様に、工程数を増加させることなく、コンタクト部Ｐｆｄのコンタクト抵抗を低減することができる。
また、層ＢＭｆｄ１は、実施の形態１の層ＢＭｆｄ１と同様に、好適には、Ｔｉ０．０５Ｓｉ０．９５の組成を有する。層ＢＭｆｄ１がこのような組成を有するとき、バリアメタル膜ＢＭｆｄｃの比抵抗（電気抵抗）をさらに低減することができる。
それに加え、本実施の形態４では、層ＢＭｆｄ２上に、さらに、チタンを含む層ＢＭｆｄ６が形成されており、層ＢＭｆｄ６上に、チタンおよび窒素を含む層ＢＭｆｄ７が形成されている。これにより、後述するように、タングステンからなる導電膜Ｍｆｄを形成する際に、層ＢＭｆｄ１が腐食することを、より確実に防止または抑制することができる。
＜コンタクト部の形成工程＞
次に、図６４を参照し、コンタクト部の形成工程について説明する。図６４は、実施の形態４の半導体装置の製造工程におけるコンタクト部の形成工程を示すフロー図である。
本実施の形態４におけるコンタクト部の形成工程は、プラズマ窒化処理工程（ステップＳ１７）の後、核膜形成工程（ステップＳ１８）の前に、チタン膜および窒化チタン膜を形成する点で、図３５を用いて前述した実施の形態１におけるコンタクト部の形成工程と異なる。したがって、本実施の形態４におけるコンタクト部の形成工程のうち、プラズマ窒化処理工程（ステップＳ１７）の後、核膜形成工程（ステップＳ１８）の前に行われる工程以外の工程については、実施の形態１における各工程と同一であり、その説明を省略する。
本実施の形態４では、プラズマ窒化処理工程（ステップＳ１７）の後、層ＢＭｆｄ２、ＢＭｔ２上に、下地チタン膜を形成する（下地チタン膜形成工程、ステップＳ４１）。下地チタン膜形成工程（ステップＳ４１）については、図３５を用いて前述した実施の形態１における下地チタン膜形成工程（ステップＳ１３）と同様にすることができる。また、図６２および図６３では、実施の形態１と同様に、下地チタン膜の図示は省略する。
次に、チタン膜を形成する（チタン膜形成工程、ステップＳ４２）。チタン膜形成工程（ステップＳ４２）については、図３５を用いて前述した実施の形態１におけるチタン膜形成工程（ステップＳ１４）と同様にすることができる。チタン膜形成工程（ステップＳ４２）を行うことで、層ＢＭｆｄ２上、および、層ＢＭｔ２上に、チタン膜ＴＦ５が形成される。
なお、プラズマ窒化処理工程（ステップＳ１７）の後、下地チタン膜形成工程（ステップＳ４１）を行わず、チタン膜形成工程（ステップＳ４２）を行うこともできる。
次に、ハロゲン除去のためのプラズマ処理を行う（ハロゲン除去プラズマ処理工程、ステップＳ４３）。ハロゲン除去プラズマ処理工程（ステップＳ４３）については、図３５を用いて前述した実施の形態１におけるハロゲン除去プラズマ処理工程（ステップＳ１５）と同様にすることができる。
次に、チタン成膜後の還元熱処理を行う（チタン成膜後還元熱処理工程、ステップＳ４４）。チタン成膜後還元熱処理工程（ステップＳ４４）については、図３５を用いて前述した実施の形態１におけるチタン成膜後還元熱処理工程（ステップＳ１６）と同様にすることができる。
次に、チタンのプラズマ窒化処理を行う（プラズマ窒化処理工程、ステップＳ４５）。プラズマ窒化処理工程（ステップＳ４５）については、図３５を用いて前述した実施の形態１におけるプラズマ窒化処理工程（ステップＳ１７）と同様にすることができる。
図６２に示すように、プラズマ窒化処理工程（ステップＳ４５）を行うことで、フローティングディフュージョンＦＤの上方では、チタン膜ＴＦ５の下層部に、チタン膜からなる層ＢＭｆｄ６が形成され、チタン膜ＴＦ５の上層部に、窒化チタン膜からなる層ＢＭｆｄ７が形成される。したがって、層ＢＭｆｄ２上に層ＢＭｆｄ６を形成し、層ＢＭｆｄ６上に層ＢＭｆｄ７を形成することで、層ＢＭｆｄ１と層ＢＭｆｄ２と層ＢＭｆｄ６と層ＢＭｆｄ７とを有するバリアメタル膜ＢＭｆｄｃが形成される。
一方、図６３に示すように、プラズマ窒化処理工程（ステップＳ４５）を行うことで、シリサイド層ＳＩＬの上方では、チタン膜ＴＦ５の下層部に、チタン膜からなる層ＢＭｔ６が形成され、チタン膜ＴＦ５の上層部に、窒化チタン膜からなる層ＢＭｔ７が形成される。したがって、層ＢＭｔ２上に層ＢＭｔ６を形成し、層ＢＭｔ６上に層ＢＭｔ７を形成することで、層ＢＭｔ１と層ＢＭｔ２と層ＢＭｔ６と層ＢＭｔ７とを有するバリアメタル膜ＢＭｔｃが形成される。
その後、核膜形成工程（ステップＳ１８）から表面平坦化工程（ステップＳ２０）を行って、コンタクト部Ｐｆｄ、Ｐｔ１を形成する。
本実施の形態４では、層ＢＭｆｄ２上に、さらに、チタンを含む層ＢＭｆｄ６を形成し、層ＢＭｆｄ６上に、チタンおよび窒素を含む層ＢＭｆｄ７を形成する。プラズマ窒化処理工程（ステップＳ１７）において、チタン膜ＴＦ１が十分に窒化されなかった場合には、導電膜形成工程（ステップＳ１９）において、ＷＦ６ガスに含まれるフッ素により、バリアメタル膜ＢＭｆｄｃのうち、層ＢＭｆｄ１が腐食されるおそれがある。したがって、層ＢＭｆｄ２上に層ＢＭｆｄ６および層ＢＭｆｄ７を形成することで、導電膜形成工程（ステップＳ１９）において、タングステンからなる導電膜Ｍｆｄを形成する際に、層ＢＭｆｄ１が腐食することを、確実に防止または抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態１〜４では、半導体装置を、フローティングディフュージョン上に、シリサイド層を介さずにバリアメタル膜が形成される、ＣＭＯＳイメージセンサに適用した例について説明した。しかし、本実施の形態１〜４の半導体装置は、フローティングディフュージョン以外の半導体領域上に、シリサイド層を介さずにバリアメタル膜が形成される、ＣＭＯＳイメージセンサにも適用することが可能である。さらに、本実施の形態１〜４の半導体装置は、一部の半導体領域上では、シリサイド層を介してバリアメタル膜が形成されるが、他の半導体領域上では、シリサイド層を介さずにバリアメタル膜が形成される、各種の半導体装置にも適用することが可能である。
１Ａ 画素領域
１Ｓ 半導体基板
２Ａ 周辺回路領域
５０ 成膜装置
５１ 搬送室
５２ ゲートバルブ
５３ ロードロック室
５４〜５７ チャンバ
５８ ウェハ搬入出室
５９ フープ
６０ ポート
６１、６２ 搬送用ロボット
１０２ 垂直走査回路
１０３ 列回路
１０４ 出力アンプ
１０５ 水平走査回路
ＡｃＡＳ、ＡｃＧ、ＡｃＬ、ＡｃＲ、ＡｃＴＰ 活性領域
ＡＭＩ 増幅トランジスタ
ＡＲＦ 反射防止膜
ＢＭｆｄ、ＢＭｆｄａ、ＢＭｆｄｂ、ＢＭｆｄｃ バリアメタル膜
ＢＭｔ、ＢＭｔａ、ＢＭｔｂ、ＢＭｔｃ バリアメタル膜
ＢＭｆｄ１〜ＢＭｆｄ７、ＢＭｆｄ２１、ＢＭｆｄ２２ 層
ＢＭｔ１〜ＢＭｔ７ 層
ＣＡＰ キャップ絶縁膜
ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２ コンタクトホール（孔部）
ＣＨＰ 素子領域
ＦＤ フローティングディフュージョン（半導体領域）
Ｇａ、Ｇｌｔ、Ｇｒ、Ｇｓ、Ｇｔ ゲート電極
ＧＮＤ 接地電位
ＧＯＸ ゲート絶縁膜
ＩＬ１〜ＩＬ４ 層間絶縁膜
ＬＣＳ 素子分離領域
ＬＧＮＤ 接地電位線
ＬＲＳＴ リセット線
ＬＴ トランジスタ
ＬＴＸ 転送線
ＬＶＤＤ 電源電位線
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＭＦ 金属膜
Ｍｆｄ、Ｍｔ 導電膜
Ｍｆｄ１、Ｍｆｄ２ 層
ＭＬ マイクロレンズ
ｎ１ ノード
ＮＭ 低濃度半導体領域
ＮＲ 高濃度半導体領域
ＮＷＬ ｎ型ウェル
ＯＬ 出力線
Ｐａ、Ｐａｇ、Ｐｆｄ、Ｐｇ、Ｐｒ１、Ｐｒ２、Ｐｒｇ コンタクト部
ＰＤ フォトダイオード
ＰＲ ｐ＋型半導体領域
Ｐｓ、Ｐｓｇ、Ｐｔ１、Ｐｔ２、Ｐｔｇ コンタクト部
ＰＵ 画素
ＰＷＬ ｐ型ウェル
ＲＳＴ リセットトランジスタ
ＳＢＦ シリサイドブロッキング膜
ＳＥＬ 選択トランジスタ
ＳＩＬ シリサイド層（金属シリサイド層）
ＳＬ 選択線
ＳＷ サイドウォール
Ｓｗ スイッチ
ＴＦ１、ＴＦ２、ＴＦ５ チタン膜（金属膜）
ＴＦ３、ＴＦ４ 窒化チタン膜（窒化膜）
ＴＸ 転送用トランジスタ
ＶＤＤ 電源電位

Claims (19)

  1. 半導体基板の第１主面側に形成され、シリコンからなる第１半導体領域と、
    前記第１半導体領域上に形成された第１絶縁膜と、
    前記第１絶縁膜を貫通して前記第１半導体領域に達する第１孔部と、
    前記第１孔部に露出した前記第１半導体領域上に形成された第１膜と、
    前記第１膜上に、前記第１孔部を埋め込むように形成された第１導電膜と、
    を有し、
    前記第１膜は、
    前記第１孔部に露出した前記第１半導体領域上に形成され、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる第１層と、
    前記第１層上に形成され、チタンおよび窒素を含む第２層と、
    を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体基板の前記第１主面側に形成され、シリコンからなる第２半導体領域と、
    前記第２半導体領域の上層部に形成された金属シリサイド層と、
    前記金属シリサイド層上に形成され、前記第１絶縁膜と同層の第２絶縁膜と、
    前記第２絶縁膜を貫通して前記金属シリサイド層に達する第２孔部と、
    前記第２孔部に露出した前記金属シリサイド層上に形成された第２膜と、
    前記第２膜上に、前記第２孔部を埋め込むように形成された第２導電膜と、
    を有する、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２膜は、
    前記第２孔部に露出した前記金属シリサイド層上に形成され、チタンを含む第３層と、
    前記第３層上に形成され、チタンおよび窒素を含む第４層と、
    を有する、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１膜は、
    前記第２層上に形成され、チタンからなる第５層と、
    前記第５層上に形成され、チタンおよび窒素を含む第６層と、
    を有し、
    前記第２膜は、
    前記第４層上に形成され、チタンからなる第７層と、
    前記第７層上に形成され、チタンおよび窒素を含む第８層と、
    を有する、半導体装置。
  5. 請求項３記載の半導体装置において、
    前記半導体基板の前記第１主面側の第１領域に形成された第１活性領域と、
    前記半導体基板の前記第１主面側の第２領域に形成された第２活性領域と、
    前記第１活性領域の内部に形成されたフォトダイオードと、
    前記第１活性領域に形成され、ゲート電極を含み、前記フォトダイオードにより生成された電荷を転送する転送用トランジスタと、
    前記第２活性領域に形成され、ソース・ドレイン領域を含むトランジスタと、
    を有し、
    前記第１半導体領域は、前記第１活性領域の内部に形成されており、
    前記第２半導体領域は、前記第２活性領域の内部に形成されており、
    前記フォトダイオードは、平面視において、前記ゲート電極の両側のうちの一方に形成されており、
    前記第１半導体領域は、平面視において、前記ゲート電極の両側のうちの他方に形成されており、
    前記第２半導体領域は、前記ソース・ドレイン領域に含まれる、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記フォトダイオードと前記転送用トランジスタとを含む一画素がアレイ状に複数配置された画素アレイを有し、
    前記第２活性領域は、前記画素アレイの周辺に配置されている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１層は、Ｔｉ０．０５Ｓｉ０．９５の組成を有する、半導体装置。
  8. （ａ）半導体基板の第１主面側に形成され、シリコンからなる第１半導体領域と、前記半導体基板の前記第１主面側に形成され、シリコンからなる第２半導体領域と、前記第２半導体領域の上層部に形成された金属シリサイド層と、を有する前記半導体基板を用意する工程、
    （ｂ）前記第１半導体領域上に第１絶縁膜を形成し、前記金属シリサイド層上に、前記第１絶縁膜と同層の第２絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜を貫通して前記第１半導体領域に達する第１孔部を形成し、前記第２絶縁膜を貫通して前記金属シリサイド層に達する第２孔部を形成する工程、
    （ｄ）前記第１孔部に露出した前記第１半導体領域上に第１膜を形成し、前記第２孔部に露出した前記金属シリサイド層上に第２膜を形成する工程、
    （ｅ）前記第１膜上に、前記第１孔部を埋め込むように、第１導電膜を形成し、前記第２膜上に、前記第２孔部を埋め込むように、第２導電膜を形成する工程、
    を有し、
    前記（ｄ）工程において、
    前記第１孔部に露出した前記第１半導体領域上に、ＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有し、結晶からなる第１層を形成し、前記第１層上に、チタンおよび窒素を含む第２層を形成することで、前記第１層と前記第２層とを有する前記第１膜を形成する、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法であって、
    前記（ｄ）工程において、
    前記第２孔部に露出した前記金属シリサイド層上に、チタンを含む第３層を形成し、前記第３層上に、チタンおよび窒素を含む第４層を形成することで、前記第３層と前記第４層とを有する前記第２膜を形成する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法であって、
    前記（ｄ）工程は、
    （ｄ１）前記半導体基板の温度を４３０〜４６０℃とした状態で、チタンを含む第１反応ガスを用いたプラズマ反応により、前記第１孔部に露出した前記第１半導体領域上、および、前記第２孔部に露出した前記金属シリサイド層上に、チタンからなる第１金属膜を形成する工程、
    （ｄ２）前記半導体基板の温度を４６０℃以下とした状態で、窒素を含む第２反応ガスを用いたプラズマ反応により、前記第１金属膜の上層部を窒化する工程、
    を有し、
    前記（ｄ）工程において、
    前記第１孔部に露出した前記第１半導体領域上で、前記第１金属膜の下層部に、前記第１層を形成し、前記第１金属膜の上層部に、前記第２層を形成することで、前記第１膜を形成し、
    前記第２孔部に露出した前記金属シリサイド層上で、前記第１金属膜の下層部に、前記第３層を形成し、前記第１金属膜の上層部に、前記第４層を形成することで、前記第２膜を形成する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法であって、
    （ｆ）前記（ｃ）工程の後、前記（ｄ）工程の前に、前記第１孔部に露出した前記第１半導体領域の表面、および、前記第２孔部に露出した前記金属シリサイド層の表面をクリーニングする工程、
    を有する、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法であって、
    前記（ｄ）工程は、
    （ｄ３）前記半導体基板の温度を４３０〜４６０℃とした状態で、前記第１反応ガスを用いたプラズマ反応により、前記第２層上、および、前記第４層上に、チタンからなる第２金属膜を形成する工程、
    （ｄ４）前記半導体基板の温度を４６０℃以下とした状態で、前記第２反応ガスを用いたプラズマ反応により、前記第２金属膜の上層部を窒化する工程、
    を有し、
    前記（ｄ）工程において、
    前記第２層上で、前記第２金属膜の下層部に、チタンからなる第５層を形成し、前記第２金属膜の上層部に、チタンおよび窒素を含む第６層を形成することで、前記第１層と前記第２層と前記第５層と前記第６層とを有する前記第１膜を形成し、
    前記第４層上で、前記第２金属膜の下層部に、チタンからなる第７層を形成し、前記第２金属膜の上層部に、チタンおよび窒素を含む第８層を形成することで、前記第３層と前記第４層と前記第７層と前記第８層とを有する前記第２膜を形成する、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法であって、
    （ｇ）前記（ｃ）工程の後、前記（ｄ）工程の前に、前記第１孔部に露出した前記第１半導体領域の表面、および、前記第２孔部に露出した前記金属シリサイド層の表面をクリーニングする工程、
    を有し、
    前記（ｄ）工程は、
    （ｄ５）前記半導体基板の温度を４６０℃以下とした状態で、ＰＶＤ法により、前記第１孔部に露出した前記第１半導体領域上、および、前記第２孔部に露出した前記金属シリサイド層上に、チタンからなる第３金属膜を形成する工程、
    （ｄ６）前記半導体基板の温度を４６０℃以下とした状態で、ＭＯＣＶＤ法により、前記第３金属膜上に、窒化チタンからなる第１窒化膜を形成する工程、
    を有し、
    前記（ｄ）工程において、
    前記第１孔部に露出した前記第１半導体領域上で、前記第３金属膜と前記第１半導体領域とを反応させて前記第１層を形成し、前記第１層上に、前記第１窒化膜からなる前記第２層を形成することで、前記第１膜を形成し、
    前記第２孔部に露出した前記金属シリサイド層上で、前記第３金属膜からなる前記第３層を形成し、前記第３層上に、前記第１窒化膜からなる前記第４層を形成することで、前記第２膜を形成する、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法であって、
    前記（ｄ５）工程において、前記半導体基板の温度を４００℃以下とした状態で、前記第３金属膜を形成し、
    前記（ｄ）工程は、
    （ｄ７）前記（ｄ５）工程の後、前記（ｄ６）工程の前に、前記半導体基板を、４３０〜４６０℃の温度で、熱処理する工程、
    を有する、半導体装置の製造方法。
  15. 請求項１０記載の半導体装置の製造方法であって、
    前記（ｄ）工程は、
    （ｄ８）前記（ｄ２）工程の後、前記半導体基板の温度を４６０℃以下とした状態で、熱ＣＶＤ法により、前記第２層上、および、前記第４層上に、窒化チタンからなる第２窒化膜を形成する工程、
    を有し、
    前記（ｄ）工程において、
    前記第２層上で、前記第２窒化膜からなる第９層を形成することで、前記第１層と前記第２層と前記第９層とを有する前記第１膜を形成し、
    前記第４層上で、前記第２窒化膜からなる第１０層を形成することで、前記第３層と前記第４層と前記第１０層とを有する前記第２膜を形成する、半導体装置の製造方法。
  16. 請求項１１記載の半導体装置の製造方法であって、
    前記（ｄ）工程は、
    （ｄ８）前記（ｄ２）工程の後、前記半導体基板の温度を４６０℃以下とした状態で、熱ＣＶＤ法により、前記第２層上、および、前記第４層上に、窒化チタンからなる第２窒化膜を形成する工程、
    を有し、
    前記（ｄ）工程において、
    前記第２層上で、前記第２窒化膜からなる第９層を形成することで、前記第１層と前記第２層と前記第９層とを有する前記第１膜を形成し、
    前記第４層上で、前記第２窒化膜からなる第１０層を形成することで、前記第３層と前記第４層と前記第１０層とを有する前記第２膜を形成する、半導体装置の製造方法。
  17. 請求項８記載の半導体装置の製造方法であって、
    前記（ａ）工程において、前記半導体基板の前記第１主面側の第１領域に形成された第１活性領域と、前記半導体基板の前記第１主面側の第２領域に形成された第２活性領域と、前記第１活性領域の内部に形成されたフォトダイオードと、前記第１活性領域に形成され、ゲート電極を含み、前記フォトダイオードにより生成された電荷を転送する転送用トランジスタと、前記第２活性領域に形成され、ソース・ドレイン領域を含むトランジスタと、前記第１活性領域の内部に形成された前記第１半導体領域と、前記第２活性領域の内部に形成された前記第２半導体領域と、前記金属シリサイド層と、を有する前記半導体基板を用意し、
    前記フォトダイオードは、平面視において、前記ゲート電極の両側のうちの一方に形成されており、
    前記第１半導体領域は、平面視において、前記ゲート電極の両側のうちの他方に形成されており、
    前記第２半導体領域は、前記ソース・ドレイン領域に含まれる、半導体装置の製造方法。
  18. 請求項８記載の半導体装置の製造方法であって、
    前記第１層は、Ｔｉ０．０５Ｓｉ０．９５の組成を有する、半導体装置の製造方法。
  19. 請求項８記載の半導体装置の製造方法であって、
    前記（ｄ）工程以後の工程において、前記半導体基板の温度が４６０℃を超えない、半導体装置の製造方法。
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