JPH0620997A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH0620997A
JPH0620997A JP17644692A JP17644692A JPH0620997A JP H0620997 A JPH0620997 A JP H0620997A JP 17644692 A JP17644692 A JP 17644692A JP 17644692 A JP17644692 A JP 17644692A JP H0620997 A JPH0620997 A JP H0620997A
Authority
JP
Japan
Prior art keywords
layer
titanium
titanium nitride
nitride layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP17644692A
Other languages
English (en)
Inventor
Kenichi Mori
健壹 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP17644692A priority Critical patent/JPH0620997A/ja
Publication of JPH0620997A publication Critical patent/JPH0620997A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 導電層間の接続部におけるチタン窒化層の膜
厚を所望の値にすることによって半導体装置の信頼性を
向上させる。 【構成】 シリコン基板1上に形成された不純物拡散層
2上には、コンタクトホール9が形成されている。この
コンタクトホール9に第1チタン層10aを形成する。
この第1チタン層に窒化雰囲気中で熱処理を施すことに
よって、第1チタン窒化層5aとチタンシリサイド層6
とを形成する。この第1チタン窒化層5a上にさらに第
2チタン層10bを堆積し、この第2チタン層10bに
窒化雰囲気中で熱処理を施すことによって、第2チタン
窒化層5bを形成する。それにより、チタン窒化層5が
形成される。このチタン窒化層5のコンタクトホール9
底部における膜厚は、このチタン窒化層5とチタンシリ
サイド層6との膜厚の総和の40%以上の膜厚である。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、導電層間の接続にバリア層を
用いた半導体装置およびその製造方法に関するものであ
る。
【0002】
【従来の技術】現在、半導体集積回路の配線層として
は、アルミニウム(Al)あるいはその合金(Al−C
u,Al−Si−Cu)などが用いられることが多い。
しかし、このような配線材料を用いた場合には、次のよ
うな問題点が生じていた。それは、上記の配線層とたと
えばシリコン基板とが直接接触した場合、シリコン(S
i)原子が配線層(A1)中に拡散し、接合リークが増
大するといった問題点であった。そこで、このようなA
lとシリコンとの反応を防止するため、従来から、配線
層とシリコンとの界面にバリアメタルを挿入する手法が
とられてきた。それにより、Alとシリコンとの反応を
効果的に抑制することが可能となった。
【0003】また、近年の高集積化の要請に伴い、サブ
ミクロンレベル以下の微細な配線パターンが要求されて
きている。この場合には、配線層のエレクトロマングレ
ーションなどの問題点が生じてくる。このエレクトロマ
イグレーションの低減のため、たとえばタングステン
(W)などをコンタクトホール内に埋込み、タングステ
ンプラグとして機能させることによってエレクトロマイ
グレーションの低減が試みられている。この場合におい
ても、コンタクトホール底部には、埋込導電層(この場
合であればタングステンプラグ)とシリコンとの反応抑
制のためのバリアメタルが挿入される。
【0004】以下に、上記のバリアメタルの一例として
窒化チタン(TiN)を挙げ、この窒化チタンをバリア
メタルとして用いた場合の導電層間の接続構造につい
て、図10を用いて説明する。図10は、従来の配線層
とシリコン基板に設けられた不純物拡散層との接続部の
断面構造を示す断面図である。
【0005】図10を参照して、シリコン基板21主表
面には、間隔を隔ててフィールド酸化膜23が形成され
ており、このフィールド酸化膜23に挟まれるように不
純物拡散層22が形成されている。そして、この不純物
拡散層22およびフィールド酸化膜23上には層間絶縁
膜24が形成されており、この層間絶縁膜24における
不純物拡散層22上に位置する部分には、この層間絶縁
膜24上に形成される配線層と不純物拡散層22との接
続のためのコンタクトホール29が形成されている。こ
のコンタクトホール29底部には、不純物拡散層22と
接触してチタンシリサイド層26が形成されている。そ
して、このチタンシリサイド層26上にはチタン窒化層
(TiN)25が形成されている。このチタン窒化層2
5表面上にはタングステンプラグ27が形成されてい
る。このタングステンプラグ27上、チタン窒化層25
上および層間絶縁膜24上には、アルミニウム配線層2
8が形成されている。
【0006】次に、図11〜図14を用いて、上記の構
造を有する導電層間の接続構造の形成方法について説明
する。図11〜図14は、上記の導電層間の接続構造の
形成方法の第1工程〜第4工程を示す断面図である。
【0007】まず図11を参照して、シリコン基板21
主表面に間隔を隔ててフィールド酸化膜23を形成した
後、活性領域に不純物を注入するこによって不純物拡散
層22を形成する。そして、この不純物拡散層22上お
よびフィールド酸化膜23上に層間絶縁膜24を形成す
る。そして、フォトリソグラフィ技術およびエッチング
技術を用いて、この層間絶縁膜24における不純物拡散
層22上に位置する部分にコンタクトホール29を形成
する。
【0008】次に、図12に示されるように、スパッタ
リング法などを用いて、コンタクトホール29内表面お
よび層間絶縁膜24上にチタン(Ti)層30を所定膜
厚に形成する。そして、図13を参照して、上記のよう
に堆積されたチタン層30に、たとえばNH3 雰囲気中
で熱処理を施す。それにより、上記のチタン層30の下
部領域がシリコンと反応することによってチタンシリサ
イド層26に変換され、チタン層30の上部領域がチタ
ン窒化層25に変換される。このとき、コンタクトホー
ル29底部におけるチタンシリサイド層26とチタン窒
化層25との膜厚比は、約7:3となっており、チタン
シリサイド層26の方が厚く形成されている。
【0009】その後、このチタン窒化層25上に、CV
D(Chemical VaporDepositio
n)法などを用いて、タングステン(W)層を形成す
る。それにより、コンタクトホール29内には上記のタ
ングステン層が埋込まれることになる。そして、図14
を参照して、層間絶縁膜24上に形成された余分なタン
グステン層およびチタン窒化層25をエッチバックによ
って取除く。それにより、埋込タングステンプラグ27
が形成されることになる。そして、このタングステンプ
ラグ27上および層間絶縁膜24上に、スパッタリング
法などを用いて、所定膜厚のアルミニウム膜を堆積し、
このアルミニウム膜をフォトリソグラフィ技術を用いて
パターニングすることによって、図10に示されるアル
ミニウム配線層28が形成されることになる。
【0010】
【発明が解決しようとする課題】以上のような工程を経
て形成されたチタン窒化層25には、次に説明するよう
な問題点があった。この問題点について、図15を用い
て説明する。図15は、図10におけるコンタクトホー
ル底部近傍を拡大した断面図である。図15を参照し
て、上述のように、コンタクトホール29の底部には、
チタンシリサイド層26が形成されており、このチタン
シリサイド層26上に、チタンシリサイド層26よりも
膜厚の薄いチタン窒化層25が形成されている。チタン
シリサイド層26は、コンタクト抵抗低減のために必要
な層であり、その膜厚t1は好ましくは約100Å程度
要求される。この100Å程度の膜厚を有するチタンシ
リサイド層26を形成するためには、チタン層をコンタ
クトホール29底部において約80Å程度の膜厚となる
ように形成する必要がある。
【0011】このような膜厚にチタン層30を形成した
場合には、図15に示されるように、コンタクトホール
29底部に形成されるチタン窒化層25の膜厚t3は、
約40Å程度のものとなってしまう。すなわち、チタン
シリサイド層26とチタン窒化層25とのコンタクトホ
ール29底部における膜厚比が、上述のように、約7:
3となってしまう。しかし、チタン窒化層25が、効果
的なバリア機能を発揮するためには、約70Å程度の膜
厚が必要である。したがって、上記のような40Å程度
の膜厚では、金属配線層(この場合であればタングステ
ンプラグ27)とシリコン基板21との反応を十分に抑
制できないことになる。それにより、コンタクト部の信
頼性を低下させるといった問題点が生じていた。
【0012】一方、チタン窒化層25を厚く形成するた
めには、チタン層30の形成時にこのチタン層30の膜
厚を予め厚くすることが考えられる。しかし、このチタ
ン層30の膜厚の増加に伴い、アニールによって形成さ
れるチタンシリサイド層26の膜厚も増加する。そし
て、あまりこのチタンシリサイド層26の膜厚が厚くな
った場合には、チタンシリサイド層26形成のためのシ
リコンの吸収によって、シリコン基板に損傷を与えると
いった問題点が生じる。したがって、チタン層30の膜
厚はあまり大きくすることができない。
【0013】また、チタン窒化層の形成方法には、反応
性スパッタリング法を用いることも考えられる。しか
し、反応性スパッタリング法は、カバレッジがよくない
ため、チタン窒化層形成のために反応性スパッタリング
法を用いることは好ましいとはいえない。以上のことよ
り、コンタクトホール29底部におけるチタン窒化層2
5の薄膜化は避けることができず、そのために半導体装
置の信頼性に対して悪影響を及ぼすという問題点があっ
た。
【0014】この発明は、上記のような課題を解決する
ためになされたものであり、バリアメタルとして効果的
に機能し得る厚みを有するチタン窒化層を有することに
よって、信頼性の向上した半導体装置およびその製造方
法を提供することを目的とする。
【0015】
【課題を解決するための手段】この発明に基づく半導体
装置は、シリコンを含む第1導電層と、第2導電層とを
バリア層を介して電気的に接続する構造を有するもので
あることを前提とする。そして、上記のバリア層は、第
1導電層上に接触して形成されたチタンシリサイド層
と、このチタンシリサイド層上に接触して形成されたチ
タン窒化層とを備えている。そして、このチタン窒化層
の膜厚は、バリア層の膜厚の40%以上を占める。
【0016】この発明に基づく半導体装置の製造方法に
よれば、まず、シリコンを含む第1導電層上に第1のチ
タン層を形成する。この第1のチタン層に窒化雰囲気中
での第1の熱処理を施すことによって、この第1のチタ
ン層の下部領域をチタンシリサイド層に変換し、第1の
チタン層の上部領域を第1のチタン窒化層に変換する。
そして、上記の第1のチタン窒化層上に第2のチタン層
を形成する。この第2のチタン層に窒化雰囲気中で第2
の熱処理を施すことによって、上記の第2のチタン層を
第2のチタン窒化層に変換する。
【0017】
【作用】この発明に基づく半導体装置においては、バリ
ア層がその機能を十分発揮し得る厚みとなるように形成
されている。それにより、第2導電層と、シリコンを含
む第1導電層との反応を効果的に抑制することが可能と
なる。その結果、コンタクト部における信頼性の高い配
線層の接続構造を得ることが可能となる。
【0018】この発明に基づく半導体装置の製造方法に
よれば、バリアメタルとして機能するチタン窒化層の厚
みを所望の厚みに調整することが可能となる。すなわ
ち、第2のチタン層の膜厚によって、最終的に形成され
るチタン窒化層の膜厚を制御することが可能となる。そ
れにより、チタン窒化層がバリアメタルとして十分に機
能し得るような厚みになるように、このチタン窒化層を
形成することが可能となる。その結果、信頼性の高い半
導体装置を得ることが可能となる。
【0019】
【実施例】以下に、この発明に基づく実施例について、
図1〜図9を用いて説明する。図1は、この発明に基づ
く一実施例における半導体装置の1つのコンタクト部を
示す断面図である。図1を参照して、シリコン基板1上
には、間隔を隔ててフィールド酸化膜3が形成されてお
り、このフィールド酸化膜3の間には、不純物拡散層2
が形成されている。不純物拡散層2上およびフィールド
酸化膜3上には、層間絶縁膜4が形成されており、この
層間絶縁膜4における不純物拡散層2上に位置する部分
には、コンタクトホール9が形成されている。このコン
タクトホール9底部には、不純物拡散層2と接触してチ
タンシリサイド層6が形成されている。そして、このチ
タンシリサイド層6上には、膜厚が比較的厚く形成され
たチタン窒化層5が形成されている。
【0020】このチタン窒化層5上におけるコンタクト
ホール9内部には、タングステンプラグ7が埋込まれて
いる。そして、このタングステンプラグ7上および層間
絶縁膜4上には、アルミニウム配線層8が形成されてい
る。このような構造を有する半導体装置において、コン
タクトホール9底部におけるチタン窒化層5の膜厚が従
来に比べて厚く、バリアメタルとして効果的に機能し得
る厚みに形成されている。そのため、このチタン窒化層
5はバリアメタルとして効果的に機能することとなる。
それにより、コンタクト部における信頼性を高めること
ができ、ひいては、この半導体装置の信頼性を向上させ
ることが可能となる。
【0021】次に、図2を用いて、上記のアルミニウム
配線層8と不純物拡散層2との接続構造をより詳しく説
明する。図2は、図1におけるコンタクトホール9の底
部近傍を部分拡大した断面図である。図2を参照して、
この発明においては、チタン窒化層5のコンタクトホー
ル9底部における膜厚が従来のもの(25)よりも厚く
形成されている。より具体的には、コンタクトホール9
底部におけるチタン窒化層5の膜厚t2は、この場合で
あれば、70Å程度である。この70Åの値は、バリア
メタルとしてのチタン窒化層5がより効果的に機能し得
る下限近傍の厚みの値である。したがって、チタン窒化
層5のコンタクトホール9底部における膜厚は、約70
Å以上であればよいことになる。
【0022】それに比べ、従来の半導体装置におけるコ
ンタクトホール9底部におけるチタン窒化層25の膜厚
t3は、前述のように、約40Å程度の薄いものであ
る。一方、チタン窒化層5下に形成されているチタンシ
リサイド層6の膜厚は、約100Å程度である。この1
00Åの値は、コンタクト部におけるタコンタクト抵抗
を低減させ、かつシリコン基板に損傷を与えないという
ことを条件に設定された値である。しかし、チタンシリ
サイド層6の膜厚は、前記の条件を満足するものであれ
ばよいため、100Åの膜厚には限らないともいえる。
【0023】以上のように、チタン窒化層5のコンタク
トホール9底部における膜厚を増加させることによっ
て、上記のように半導体装置の信頼性を向上させること
が可能となる。そして、この場合であれば、チタン窒化
層5のコンタクトホール9底部における膜厚は、チタン
窒化層5のコンタクトホール9底部における膜厚t2と
チタンシリサイド層6の膜厚t1との和に対して、約4
0%の割合となっている。したがって、チタン窒化層5
のコンタクトホール9底部における膜厚t2の割合は、
40%以上であれば、チタン窒化層5はバリアメタルと
して効果的に機能し得るといえる。
【0024】次に、上記の構造を有する半導体装置の製
造方法について、図3〜図8を用いて説明する。図3〜
図8は、上記の構造を有する半導体装置の製造工程の第
1工程〜第6工程を示す断面図である。
【0025】まず、図3を参照して、シリコン基板1に
おける主表面に所定間隔を隔ててフィールド酸化膜3を
形成し、このフィールド酸化膜3に囲まれる活性領域に
不純物を注入することによって、不純物拡散層2を形成
する。そして、この不純物拡散層2上およびフィールド
酸化膜3上に層間絶縁膜4を形成し、フォトリソグラフ
ィ技術およびエッチング技術を用いて、不純物拡散層2
上に位置する層間絶縁膜4にコンタクトホール9を形成
する。
【0026】そして、図4を参照して、コンタクトホー
ル9内表面および層間絶縁膜4上に、スパッタリング法
などを用いて、80Å程度の膜厚を有する第1チタン層
10aを形成する。そして、この第1チタン層10a
に、たとえば700〜950℃の温度で、10秒〜1分
の時間、アンモニア(NH3 )あるいは窒素(N2 )雰
囲気中でランプアニール処理を施す。それにより、図5
に示されるように、コンタクトホール9底部において、
チタンとシリコンとが反応することによってチタンシリ
サイド層が約100Å程度の膜厚に形成され、このチタ
ンシリサイド層6上に、第1チタン窒化層5aが形成さ
れる。このとき、コンタクトホール9底部に形成される
第1チタン窒化層5aの膜厚は、約40Å程度である。
【0027】次に、図6を参照して、上記の第1チタン
窒化層5a上に、たとえばスパッタリング法などを用い
て、約50Å程度の膜厚を有する第2チタン層10bを
形成する。そして、上記のランプアニール処理と同様の
条件で、この第2チタン層10bに熱処理を施すことに
よって、図7に示されるように、第1チタン窒化層5a
上に第2チタン窒化層5bを形成する。このとき、第1
チタン窒化層5a上に堆積された第2チタン窒化層10
bは、シリコンを含む層と接していないため、すべて窒
化される。そして、この第2チタン窒化層5bと上記の
第1チタン窒化層5aとでチタン窒化層5が形成される
ことになる。この場合であれば、チタン窒化層5のコン
タクトホール9底部における膜厚は、約100Å程度の
ものとなる。チタン窒化層5は、前述のように、その厚
みが70Å程度以上であればバリアメタルとして効果的
に機能する。したがって、本実施例のように、約100
Åの膜厚を有することによって、優れたバリア効果を発
揮するといえる。
【0028】その後、CVD法などを用いてたとえばタ
ングステン(W)をコンタクトホール9内部に形成す
る。そして、エッチバック処理を施すことによって、余
分なタングステン層あるいはチタン窒化層5を除去し、
その上にスパッタリング法などを用いてアルミニウム配
線層8を所定膜厚に形成する。それにより、図1に示さ
れる半導体装置が完成する。
【0029】以上のように、この発明に基づく製造方法
によれば、バリアメタルとして機能するチタン窒化層5
の膜厚を所望の膜厚となるように制御することが可能と
なる。それにより、チタン窒化層5の膜厚が、バリアメ
タルとして効果的に機能し得る膜厚となるように調整す
ることが可能となる。その結果、半導体装置の信頼性を
向上させることかか可能となる。
【0030】次に、この発明に基づく他の実施例につい
て図9を用いて説明する。図9は、この発明に基づく他
の実施例における半導体装置の断面図である。図9を参
照して、上記の実施例においては、タングステンプラグ
7を用いた場合について説明を行なった。しかし、図9
に示されるように、タングステンプラグ7を用いず、直
接コンタクトホール9に配線層11を形成するようにし
てもよい。この場合、配線層11の材質としては、アル
ミニウム(Al)、アルミニウム合金(Al−Cu,A
l−Si,Cu)、Cu,Wなどを用いてもよい。ま
た、上記の実施例においては、配線層とシリコン基板上
の不純物領域との接続構造について説明したが、本発明
を配線層間の接続構造に適用してもよい。また、上記の
2回の熱処理の条件は、同じ条件であったが、条件を変
えて行なってもよい。さらに、3回以上の熱処理工程を
行なうものであってもよい。
【0031】
【発明の効果】以上のように、この発明によれば、導電
層間の接続部におけるバリアメタルとして機能するチタ
ン窒化層の膜厚を厚くすることが可能となる。それによ
り、一方の導電層がシリコンを含む場合に、そのシリコ
ンと配線層との反応を効果的に抑制することが可能とな
る。すなわち、バリアメタルとしてチタン窒化層が効果
的に機能し得ることとなる。それにより、信頼性の高い
半導体装置を得ることができる。また、この発明に基づ
く半導体装置の製造方法によれば、バリアメタルとして
機能するチタン窒化層の膜厚を所望の値に調整すること
が可能となる。また同時に、チタンシリサイド層の膜厚
をも所望の値に形成することが可能となる。それによ
り、コンタクト抵抗を低減させ、かつ信頼性の高い半導
体装置を形成することが可能となる。すなわち、高性能
でかつ信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図1】この発明に基づく一実施例における半導体装置
の導電層間の接続構造を示す断面図である。
【図2】図1におけるコンタクトホール底部近傍を部分
的に拡大した断面図である。
【図3】この発明に基づく一実施例における半導体装置
の導電層間の接続構造の製造工程の第1工程を示す断面
図である。
【図4】この発明に基づく一実施例における半導体装置
の導電層間の接続構造の製造工程の第2工程を示す断面
図である。
【図5】この発明に基づく一実施例における半導体装置
の導電層間の接続構造の製造工程の第3工程を示す断面
図である。
【図6】この発明に基づく一実施例における半導体装置
の導電層間の接続構造の製造工程の第4工程を示す断面
図である。
【図7】この発明に基づく一実施例における半導体装置
の導電層間の接続構造の製造工程の第5工程を示す断面
図である。
【図8】この発明に基づく一実施例における半導体装置
の導電層間の接続構造の製造工程の第6工程を示す断面
図である。
【図9】この発明に基づく他の実施例における半導体装
置の導電層間の接続構造を示す断面図である。
【図10】従来の半導体装置における導電層間の接続構
造を示す断面図である。
【図11】従来の半導体装置における導電層間の接続構
造の製造方法の第1工程を示す断面図である。
【図12】従来の半導体装置における導電層間の接続構
造の製造方法の第2工程を示す断面図である。
【図13】従来の半導体装置における導電層間の接続構
造の製造方法の第3工程を示す断面図である。
【図14】従来の半導体装置における導電層間の接続構
造の製造方法の第4工程を示す断面図である。
【図15】図10におけるコンタクトホール底部近傍を
部分的に拡大した断面図である。
【符号の説明】
1,21 シリコン基板 2,22 不純物拡散層 3,23 フィールド酸化膜 4,24 層間絶縁膜 5,25 チタン窒化層 5a 第1チタン窒化層 5b 第2チタン窒化層 6,26 チタンシリサイド層 7,27 タングステンプラグ 8,28 アルミニウム配線層 9,29 コンタクトホール 10a 第1チタン層 10b 第2チタン層 11 配線層 30 チタン層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 シリコンを含む第1導電層と、第2導電
    層とをバリア層を介して電気的に接続する構造を有する
    半導体装置であって、 前記バリア層は、前記第1導電層上に接触して形成され
    たチタンシリサイド層と、前記チタンシリサイド層上に
    接触して形成されたチタン窒化層とを備え、 前記チタン窒化層の膜厚は前記バリア層の膜厚の40%
    以上を占める、半導体装置。
  2. 【請求項2】 シリコンを含む第1導電層上に第1のチ
    タン層を形成する工程と、 前記第1のチタン層に窒化雰囲気中での第1の熱処理を
    施すことによって、前記第1のチタン層の下部領域をチ
    タンシリサイド層に変換し、前記第1のチタン層の上部
    領域を第1のチタン窒化層に変換する工程と、 前記第1のチタン窒化層上に第2のチタン層を形成する
    工程と、 前記第2のチタン層に窒化雰囲気中で第2の熱処理を施
    すことによって、前記第2のチタン層を第2のチタン窒
    化層に変換する工程と、 を備えた半導体装置の製造方法。
JP17644692A 1992-07-03 1992-07-03 半導体装置およびその製造方法 Withdrawn JPH0620997A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17644692A JPH0620997A (ja) 1992-07-03 1992-07-03 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17644692A JPH0620997A (ja) 1992-07-03 1992-07-03 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH0620997A true JPH0620997A (ja) 1994-01-28

Family

ID=16013851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17644692A Withdrawn JPH0620997A (ja) 1992-07-03 1992-07-03 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH0620997A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552340A (en) * 1995-10-27 1996-09-03 Vanguard International Semiconductor Corp. Nitridation of titanium, for use with tungsten filled contact holes
JP2014090051A (ja) * 2012-10-30 2014-05-15 Renesas Electronics Corp 半導体装置およびその製造方法
KR101482463B1 (ko) * 2013-12-21 2015-01-13 주식회사 포스코 소재 용융 장치
CN115799065A (zh) * 2022-11-17 2023-03-14 扬州国宇电子有限公司 一种TiSi势垒的制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552340A (en) * 1995-10-27 1996-09-03 Vanguard International Semiconductor Corp. Nitridation of titanium, for use with tungsten filled contact holes
JP2014090051A (ja) * 2012-10-30 2014-05-15 Renesas Electronics Corp 半導体装置およびその製造方法
KR101482463B1 (ko) * 2013-12-21 2015-01-13 주식회사 포스코 소재 용융 장치
CN115799065A (zh) * 2022-11-17 2023-03-14 扬州国宇电子有限公司 一种TiSi势垒的制备方法
CN115799065B (zh) * 2022-11-17 2024-01-23 扬州国宇电子有限公司 一种TiSi势垒的制备方法

Similar Documents

Publication Publication Date Title
US6355559B1 (en) Passivation of inlaid metallization
EP0517368B1 (en) Local interconnect for integrated circuits
JPH02288335A (ja) タングステンコンタクトの製造方法および半導体デバイス
US7186642B2 (en) Low temperature nitride used as Cu barrier layer
JPS6173370A (ja) 半導体装置及びその製造方法
JP3122845B2 (ja) 半導体装置の金属配線形成方法
US5498571A (en) Method of manufacturing a semiconductor device having reliable multi-layered wiring
JPH07193024A (ja) 半導体装置およびその製造方法
US6451691B2 (en) Methods of manufacturing a metal pattern of a semiconductor device which include forming nitride layer at exposed sidewalls of Ti layer of the pattern
US6277729B1 (en) Method of manufacturing transistor barrier layer
JP3252397B2 (ja) 配線形成方法
JPH0620997A (ja) 半導体装置およびその製造方法
US6107190A (en) Method of fabricating semiconductor device
JP3231645B2 (ja) 半導体装置およびその製造方法
JP3028519B2 (ja) 半導体集積回路の製造方法
JPH08181212A (ja) 半導体装置およびその製造方法
JPH0831932A (ja) 半導体集積回路装置の製造方法
US6225222B1 (en) Diffusion barrier enhancement for sub-micron aluminum-silicon contacts
US6087259A (en) Method for forming bit lines of semiconductor devices
JPH08288390A (ja) 半導体装置およびその製造方法
JPH09102469A (ja) 半導体装置の製造方法
JPH05121727A (ja) 半導体装置及びその製造方法
KR100265839B1 (ko) 반도체 소자의 금속배선 형 성방법
JPH0586653B2 (ja)
US6127270A (en) Methods of forming refractory metal silicide components and methods of restricting silicon surface migration of a silicon structure

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19991005