JP3231645B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に高抵抗層を有する半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】半導体素子の微細化および高性能化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。
【０００３】そして、このような半導体素子の微細化お
よび高性能化に伴い、半導体装置の形成には微細多層配
線層の採用が必須になる。このために、配線層間の層間
絶縁膜を平坦化あるいは平滑化されることが強く要求さ
れ、層間絶縁膜として種々の絶縁材料が使用されてきて
いる。また、このような層間絶縁膜の成膜速度を向上さ
せることも、半導体装置の製造コスト低減のために重要
となってきている。
【０００４】このような半導体装置の製造技術の進展の
中で、高抵抗層を有する半導体装置、例えば抵抗値の高
い制御性が必要とされるＳＲＡＭのような半導体装置に
おいて、抵抗値が変動しやすくなってきている。これ
は、上記の層間絶縁膜から高抵抗層に不要の不純物が混
入しやすくなるためである。
【０００５】このような問題を解決するための従来の技
術には、特公平５−１６１８６号公報に記載されている
技術（以下、第１の従来例と記す）、特公平６−９１１
８９号公報に記載されている技術（以下、第２の従来例
と記す）がある。
【０００６】そこで、上記公開公報に示されている技術
について図を参照して説明する。図５と図６は第１の従
来例に記載されている技術での半導体装置の製造工程順
の断面図である。
【０００７】図５に示すように、Ｐ型Ｓｉ単結晶基板１
０１上の所定の領域にフィールドＳｉＯ2 膜１０２およ
びゲートＳｉＯ2 膜１０３が形成される。そして、その
上に多結晶Ｓｉ層１０４および１０４ａが形成される。
ここで、ゲートＳｉＯ2 膜１０３上の多結晶Ｓｉ層１０
４ａはＭＯＳトランジスタのゲート電極となる。
【０００８】次に、多結晶Ｓｉ層１０４および１０４ａ
の表面が熱酸化され熱酸化ＳｉＯ2膜１０５が形成され
る。そして、この熱酸化ＳｉＯ2 膜１０５上にＳｉ3 Ｎ
4 膜１０６形成される。
【０００９】次に、図５（ｂ）に示すように化学気相成
長（ＣＶＤ）法でＳｉＯ2 膜がＳｉ3 Ｎ4 膜１０６上全
面に堆積され、不要な部分がエッチング除去されてマス
ク絶縁層１０７が形成される。その後、リン不純物等の
イオン注入と熱処理が施され、Ｎ+ 拡散層１０８および
１０９が形成される。ここで、Ｎ+ 拡散層１０８はＭＯ
Ｓトランジスタのソース・ドレイン領域である。この工
程で、多結晶Ｓｉ層１０４に高抵抗部１１０が形成され
るようになる。また、ゲート電極である多結晶Ｓｉ層１
０４ａにも高濃度不純物が導入されるようになる。
【００１０】次に、図５（ｃ）に示すようにマスク絶縁
層１０７下のＳｉ3 Ｎ4 膜１０６ａを残して、Ｓｉ3 Ｎ
4 膜１０６は除去される。
【００１１】次に、図６（ａ）に示すように、熱酸化Ｓ
ｉＯ2 膜１０５あるいはマスク絶縁層１０７等の全面を
被覆するようにＰＳＧ膜１１１が堆積され平滑化され
る。そして、Ｎ+ 拡散層１０８，１０９上の積層した絶
縁膜上にコンタクト孔が形成され、Ｎ+ 拡散層１０８と
１０９とに接続するＡｌ配線１１２、他方のＮ+ 拡散層
１０９に接続する別のＡｌ配線１１３がそれぞれ形成さ
れる。
【００１２】このようにして、Ｐ型Ｓｉ単結晶基板１０
１表面にＭＯＳトランジスタが、フィールドＳｉＯ2 膜
１０２上に、Ｎ+ 拡散層１０９で構成された電極部と高
抵抗部１１０を有する高抵抗層が形成される。ここで、
この高抵抗層は、ＳＲＡＭの負荷抵抗素子として使用さ
れる。
【００１３】次に、図６（ｂ）に示すようにＡｌ配線１
１２，１１３等を被覆する層間絶縁膜１１４が形成され
る。そして、最終的にＮ+ 拡散層１０９は負荷抵抗素子
の電極部となり、高抵抗部１１０上は熱酸化ＳｉＯ2 膜
１０５とＳｉ3 Ｎ4 膜１０６ａとで覆われるようにな
る。
【００１４】このＳｉ3 Ｎ4 膜１０６ａにより、ＰＳＧ
膜１１１中のリン不純物が高抵抗部１１０に拡散し高抵
抗層の抵抗値の変動することが防止される。
【００１５】次に、図７に基づいて第２の従来例の技術
を説明する。図７は第２の従来例に記載されている技術
での半導体装置の製造工程順の断面図である。
【００１６】図７（ａ）に示すように、Ｐ型シリコン半
導体基板２０１の表面に素子分離酸化膜２０２が形成さ
れる。そして、ゲート酸化膜２０３が形成され、多結晶
シリコン等でゲート電極２０４が形成される。次に、リ
ン不純物等のＮ型の不純物イオンが注入され熱処理が施
されてソース・ドレイン拡散層２０５が形成される。そ
して、全面を被覆するシリコン酸化膜２０６が堆積され
る。
【００１７】次に、図７（ｂ）に示すように、シリコン
酸化膜２０６上にＢＰＳＧ膜２０７が堆積され、熱処理
が施されてその表面が平坦化される。
【００１８】次に、図７（ｃ）に示すようにＢＰＳＧ膜
２０７上に第１のシリコン窒化膜２０８が形成される。
この絶縁膜はＣＶＤ法で堆積される膜厚１００ｎｍ〜２
００ｎｍのシリコン窒化膜である。そして、第１のシリ
コン窒化膜２０８上に高抵抗層２０９が形成される。こ
れはシリコン等の半導体薄膜で構成される。
【００１９】次に、第２のシリコン窒化膜２１０がＣＶ
Ｄ法で全面に堆積される。そして、図７（ｄ）に示すよ
うに層間絶縁膜２１１が形成される。次に、層間絶縁膜
２１１、第２のシリコン窒化膜２１０、第１のシリコン
窒化膜２０８、ＢＰＳＧ膜、シリコン酸化膜２０６およ
びゲート酸化膜２０３にコンタクト孔がフォトリソグラ
フィ技術とドライエッチング技術とで形成され、配線２
１２がこのコンタクト孔に埋設されるようにして形成さ
れる。
【００２０】最後に、全体を覆うようにしてパシベーシ
ョン膜２１３が形成される。このパシベーション膜２１
３はプラズマＣＶＤ法等で堆積されるシリコン窒化膜等
の絶縁膜である。
【００２１】この第２の従来例では、高抵抗層２０９は
ＳＲＡＭの負荷抵抗素子となる。そして、この高抵抗層
２０９は第１のシリコン窒化膜２０８と第２のシリコン
窒化膜２１０で完全に遮蔽されるようになる。
【００２２】この第１のシリコン窒化膜２０８と第２の
シリコン窒化膜２１０とにより、ＢＰＳＧ膜２０７等の
平坦化材料から不純物が高抵抗部１１０に拡散し高抵抗
層２０９の抵抗値の変動することが防止される。また、
このようなシリコン窒化膜は高抵抗層２０９への水素の
進入に対して障壁となり、高抵抗層の抵抗値変動を低減
するようになる。
【００２３】
【発明が解決しようとする課題】先述したように、半導
体装置の形成には微細多層配線層の採用が必須になる。
そして、配線層間の層間絶縁膜を平坦化あるいは平滑化
されることが強く要求され、層間絶縁膜として種々の絶
縁材料が使用されてきている。ここで、配線層上の層間
絶縁膜はプラズマＣＶＤ法で堆積されるが、工程短縮の
ために高密度プラズマによる成膜が必要になる。
【００２４】このようななかで、第１の従来例で示され
ている技術では、高抵抗部１１０の表面が熱酸化ＳｉＯ
2 膜で覆われ、その上部にＳｉ3 Ｎ4 膜１０６ａが形成
されることになる。
【００２５】このために、高密度プラズマのＣＶＤ法で
層間絶縁膜が堆積されるときに発生する水素あるいは水
素イオン（プロトン）により生じる高抵抗部１１０の抵
抗値変動は回避できない。これは、水素あるいは水素イ
オンが高抵抗部上の熱酸化ＳｉＯ2 膜１０５を通って高
抵抗部１１０に進入するためである。
【００２６】発明者の検討では、第１の従来例の場合に
高密度プラズマのＣＶＤ法で層間絶縁膜を堆積させる
と、高抵抗部１１０に含有される水素量は６×１０18原
子／ｃｃから１×１０19原子／ｃｃへと増加することが
確認されている。
【００２７】また、第２の従来例では、高抵抗層２０９
の表面はＣＶＤ法で堆積されるシリコン窒化膜で被覆さ
れる。
【００２８】このために、高抵抗層とシリコン窒化膜と
の界面には、制御不可能な多量の界面準位が形成される
ようになる。このような界面準位は、高抵抗層の表面の
導電性を変化させ、ＳＲＡＭのような半導体装置に組み
込まれる高抵抗層の抵抗値バラツキを増大させる。そし
て、半導体装置の製造歩留まりが低下する。
【００２９】上記のような問題は、半導体装置が高密度
化し高性能化するとより顕著になるものである。
【００３０】本発明の目的は、半導体装置の形成される
高抵抗層の抵抗値変動を完全に防止し、高性能で信頼性
の高い半導体装置とその製造方法を提供することにあ
る。
【００３１】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上の絶縁膜上にパターニングさ
れて形成された高抵抗層が設けられ、前記高抵抗層の表
面が直接熱窒化膜で被覆されている。
【００３２】ここで、前記直接熱窒化膜の膜厚は１．５
ｎｍ以上になるように形成されている。
【００３３】そして、このような高抵抗層がＳＲＡＭの
負荷抵抗素子を構成している。
【００３４】さらには、前記高抵抗層を被覆するように
層間絶縁膜が高密度プラズマ中の化学気相成長法で堆積
されている。
【００３５】ここで、前記層間絶縁膜はシリコン酸化膜
あるいはシリコンオキシフッ化絶縁膜で構成されてい
る。
【００３６】また、本発明の半導体装置の製造方法は、
半導体装置の高抵抗層の形成方法において、半導体基板
上に絶縁膜を形成した後、前記絶縁膜上に半導体薄膜層
を所定のパターニング形状に形成する工程と、全面に保
護絶縁膜を堆積した後、前記半導体薄膜層上の所定の領
域の前記保護絶縁膜をエッチングし前記半導体薄膜層の
表面を露出する工程と、前記露出した半導体薄膜層表面
を直接熱窒化する工程とを含む。
【００３７】ここで、窒素原子を含むガス中での前記半
導体薄膜層表面のランプアニール法で前記直接熱窒化は
なされる。
【００３８】さらには、本発明の半導体装置の製造方法
では、前記直接熱窒化の工程後、前記半導体薄膜層を被
覆するように高密度プラズマ中での化学気相成長法で層
間絶縁膜が堆積される。
【００３９】本発明で形成される高抵抗層表面の直接熱
窒化膜においては、ＣＶＤ法で堆積されたシリコン窒化
膜に比べ膜の密度が増加しその緻密性は非常に高くな
る。そして、この直接熱窒化膜は、水素原子あるいは水
素イオンのような不純物を高抵抗層から完全に遮断す
る。また、この直接熱窒化膜と高抵抗層界面には界面順
位はほとんど形成されない。
【００４０】このために、本発明では、半導体装置の高
抵抗層の抵抗値変動は無くなり、抵抗値バラツキも非常
に小さくなる。
【００４１】
【発明の実施の形態】次に、本発明の実施の形態を図１
に基づいて説明する。図１は抵抗値変動の無い高抵抗層
が形成された半導体装置の断面図である。
【００４２】図１に示すように、シリコン基板１上の所
定の領域にフィールド酸化膜２およびゲート酸化膜３が
形成されている。そして、ゲート酸化膜３上にはゲート
電極４が形成され、シリコン基板１表面の所定の領域に
ソース・ドレイン拡散層５が設けられている。
【００４３】そして、フィールド酸化膜２上には高抵抗
層が形成されている。この高抵抗層は抵抗電極部６と高
抵抗部７とで構成されるものである。さらに、高抵抗部
７の表面には直接熱窒化膜８が形成されている。
【００４４】そして、ゲート電極４および抵抗電極部６
等を被覆するように、膜厚の薄い保護絶縁膜９が形成さ
れている。さらに、この保護絶縁膜９および直接熱窒化
膜８を被覆するように、第１層間絶縁膜１０が形成され
ている。
【００４５】さらに、上記ソース・ドレイン拡散層５上
に積層して形成されたゲート酸化膜３、保護絶縁膜９お
よび第１層間絶縁膜１０にコンタクト孔が設けられてい
る。また、高抵抗層の抵抗電極部６上の保護絶縁膜９お
よび第１層間絶縁膜１０にもコンタクト孔が設けられて
いる。そして、ソース・ドレイン拡散層５と高抵抗層の
一方の抵抗電極部６とが配線１１で接続されている。ま
た、高抵抗層の他方の抵抗電極部６は別の配線１２に接
続されている。
【００４６】そして、上記第１層間絶縁膜１０、配線１
１，１２等全体を被覆するように第２層間絶縁膜１３が
平坦化して形成されている。
【００４７】このようにして、シリコン基板１表面にＭ
ＯＳトランジスタが、フィールド酸化膜２上に、抵抗電
極部６と高抵抗部７を有する高抵抗層が形成される。こ
こで、この高抵抗層は、高性能ＳＲＡＭの負荷抵抗素子
として使用できる。
【００４８】次に、本発明の半導体装置の製造方法を図
２に基づいて説明する。図２は本発明の半導体装置の主
要な製造工程順の断面図である。
【００４９】図２（ａ）に示すように、例えば導電型が
Ｐ型のシリコン基板１の表面に選択的にフィールド酸化
膜２が形成される。ここで、フィールド酸化膜２はＬＯ
ＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉ
ｌｉｃｏｎ）法等で形成された膜厚４００ｎｍ程度のシ
リコン酸化膜である。同様にシリコン基板１の表面が熱
酸化され膜厚が１０ｎｍ程度のゲート酸化膜３が形成さ
れる。
【００５０】そして、ゲート酸化膜３の所定の領域にゲ
ート電極４が形成される。ここで、ゲート電極４はタン
グステン・ポリサイド膜等の高融点金属で構成されるポ
リサイド膜で形成される。
【００５１】次に、フィールド酸化膜２上に半導体薄膜
層１４が所定の形状になるように形成される。ここで、
この半導体薄膜層１４は、膜厚が１００ｎｍ程度の多結
晶シリコンで構成される。そして、この多結晶シリコン
にはリン、ヒ素、ホウ素あるいは酸素等の不純物が混入
されている。
【００５２】次に、ゲート電極４および半導体薄膜層１
４を被覆するように保護絶縁膜９が堆積される。ここ
で、保護絶縁膜９はＣＶＤ法で堆積される膜厚１００ｎ
ｍ程度のシリコン酸化膜である。
【００５３】次に、図２（ｂ）に示すように、シリコン
基板１表面の所定の領域にソース・ドレイン拡散層５が
形成され、同時に半導体薄膜層１４の端部に抵抗電極部
６が形成される。ここで、フォトリソグラフィ技術で形
成されたレジストマスクがイオン注入マスクに用いら
れ、所定の領域にイオン注入がなされ熱処理が施され
て、上記ソース・ドレイン拡散層５および抵抗電極部６
に高濃度のヒ素不純物が導入される。
【００５４】このようにして、半導体薄膜層１４に抵抗
電極部６と高抵抗部７とが形成されるようになる。
【００５５】次に、フォトリソグラフィ技術とドライエ
ッチング技術とで保護絶縁膜９の所定の領域が除去され
る。そして、高抵抗部７表面が露出されて窓開け部１５
が形成される。
【００５６】次に、ＮＨ3 ガス雰囲気でのランプアニー
ルが施される。ここで、アニール温度は９００℃程度で
ありこの処理時間は１分程度である。このようなランプ
アニール（以下、ＲＴＮ処理という）により高抵抗部７
の表面に膜厚２ｎｍ程度の直接熱窒化膜８が形成され
る。ここで、ＮＨ3 の代わりにＮ2 Ｈ2 のようなガスが
使用されてもよい。
【００５７】次に、図２（ｃ）に示すように保護絶縁膜
９および直接熱窒化膜８を被覆する第１層間絶縁膜１０
が形成される。この第１層間絶縁膜１０は膜厚が５００
ｎｍ程度のＢＰＳＧ膜（ボロンガラスおよびリンガラス
を含有するシリコン酸化膜）で構成される。
【００５８】後は、図１で説明したように、公知の方法
でコンタクト孔および配線等が形成される。そして、第
２層間絶縁膜１３が形成されるようになる。この第２層
間絶縁膜１３は、バイアスＥＣＲ−ＣＶＤ法で堆積され
化学的機械研磨（ＣＭＰ）で平坦化されたシリコン酸化
膜である。
【００５９】ここで、バイアスＥＣＲ−ＣＶＤとは電子
サイクロトロン共鳴を用いたマイクロ波プラズマで化学
気相成長する成膜法である。そして、このようなプラズ
マは通常の高周波プラズマに比べ非常に高いプラズマ密
度になる。
【００６０】なお、第２層間絶縁膜１３の形成におい
て、ヘリコン波プラズマ、あるいは誘導結合型プラズマ
等により発生された高密度プラズマの反応ガスが使用さ
れてもよい。また、この第２層間絶縁膜１３としては、
シリコン酸化膜以外にシリコンオキシナイトライド膜、
シリコン窒化膜あるいはシリコンオキシフッ化絶縁膜が
形成されてもよい。
【００６１】このような本発明の方法では、半導体装置
の製造工程後の高抵抗部７に含まれる水素の量は全く変
化しない。この水素量の実測では６〜７×１０18原子／
ｃｃで全く変わっていなかった。
【００６２】次に、本発明の効果について図３と図４と
で説明する。図３は、図１に示された縦断面の高抵抗部
７を横断面にし模式化した断面図である。ここで、下部
絶縁膜１６上に高抵抗層の高抵抗部１７が形成されてい
る。そして、この高抵抗部１７の表面が直接熱窒化され
て膜厚の薄いシリコン窒化膜に改質されている。すなわ
ち直接熱窒化膜１８でその周囲が完全に覆われている。
【００６３】そして、本発明ではこのような直接熱窒化
膜で被覆された高抵抗部１７上に上部絶縁膜１９が形成
されるようになる。ここで、この上部絶縁膜１９は高密
度プラズマを用いたＣＶＤ法で堆積されるために、多量
の水素原子あるいは水素イオンが形成されるようにな
る。
【００６４】しかし、本発明の直接熱窒化膜において
は、ＣＶＤ法で堆積されたシリコン窒化膜に比べ膜の密
度が増加しその緻密性は非常に高くなる。このために、
上記のような水素原子あるいは水素イオンは、高抵抗部
１７から完全に遮断される。
【００６５】また、この直接熱窒化膜１８と高抵抗層１
７界面には界面準位はほとんど形成されない。このため
に、第２の従来例で説明したような界面準位による抵抗
値変動も皆無になる。
【００６６】図４は、このような直接熱窒化膜の膜厚と
高抵抗層の抵抗値との関係を示すグラフである。ここ
で、抵抗値は任意単位で示されており、高密度プラズマ
で上部絶縁膜が形成された後の値である。
【００６７】図４に示すように、高抵抗部表面の直接熱
窒化膜の膜厚が１．５ｎｍ以上であれば、抵抗値変動は
無くその値は２１００程度である。しかし、この膜厚が
１ｎｍ程度になると、抵抗値は大幅に低下しその値は１
５０程度になってしまう。すなわち、本発明の高抵抗部
表面に形成される直接熱窒化膜の膜厚は１．５ｎｍ以上
で非常に有効になることが判る。
【００６８】以上の実施の形態では、高抵抗層がＳＲＡ
Ｍの負荷抵抗素子として使用される場合について説明さ
れた。本発明はこのような高抵抗層に適用される場合に
限定されない。この他、保護抵抗素子あるいはロジック
デバイスに用いられる抵抗素子に適用されても同様の効
果が生じる。但し、これらの場合には、抵抗素子の抵抗
値は比較的に低くなる。例えば、抵抗素子に含有される
リン、ヒ素あるいはボウ素等の不純物濃度は１０16〜１
０17原子／ｃｃとなる。
【００６９】
【発明の効果】以上に説明したように本発明では、高抵
抗層の高抵抗部の表面に直接熱窒化膜が形成されてい
る。
【００７０】このために、高抵抗層の上部に形成される
層間絶縁膜が高密度プラズマ中でのＣＶＤ法で堆積され
ても、水素原子あるいは水素イオンによる高抵抗部の抵
抗値変動は皆無になる。
【００７１】また、直接熱窒化膜と高抵抗層との界面に
は界面準位はほとんど形成されない。このために、従来
の技術でみられたような高抵抗層の抵抗値バラツキが増
大したり信頼性が低下することも皆無になる。そして、
半導体装置の製造歩留まりが大幅に向上する。
【００７２】このようにして、高抵抗層を有する本発明
の半導体装置の高密度化および高性能化が容易になる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する半導体装置の断
面図である。
【図２】上記半導体装置の製造工程順の断面図である。
【図３】本発明の効果を説明するための高抵抗層の模式
化した断面図である。
【図４】本発明の効果を説明するための高抵抗層の抵抗
値と直接熱窒化膜の膜厚との関係を示すグラフである。
【図５】第１の従来例を説明するための製造工程順の断
面図である。
【図６】第１の従来例を説明するための製造工程順の断
面図である。
【図７】第２の従来例を説明するための製造工程順の断
面図である。
【符号の説明】
１ シリコン基板 ２，２０２ フィールド酸化膜 ３，２０３ ゲート酸化膜 ４，２０４ ゲート電極 ５，２０５ ソース・ドレイン拡散層 ６ 抵抗電極部 ７，１７，１１０ 高抵抗部 ８，１８ 直接熱窒化膜 ９ 保護絶縁膜 １１，１２，１１２，１１３，２１２ 配線 １３ 第２層間絶縁膜 １４ 半導体薄膜層 １５ 窓開け部 １６ 下部絶縁膜 １９ 上部絶縁膜 １０１ Ｐ型Ｓｉ半導体基板 １０２ フィールドＳｉＯ2 膜 １０３ ゲートＳｉＯ2 膜 １０４，１０４ａ 多結晶Ｓｉ層 １０５ 熱酸化ＳｉＯ2 膜 １０６，１０６ａ Ｓｉ3 Ｎ4 膜 １０７ マスク絶縁層 １０８，１０９ Ｎ+ 拡散層 １１１，２１１ ＰＳＧ膜 １１４ 層間絶縁膜 ２０１ Ｐ型シリコン半導体基板 ２０２ 素子分離酸化膜 ２０６ シリコン酸化膜 ２０７ ＢＰＳＧ膜 ２０８ 第１のシリコン窒化膜 ２０９ 高抵抗層 ２１０ 第２のシリコン窒化膜 ２１３ パシベーション膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/11 (56)参考文献 特開 平９−162307（ＪＰ，Ａ) 特開 昭61−22861（ＪＰ，Ａ) 特開 平１−152733（ＪＰ，Ａ) 特開 昭54−23379（ＪＰ，Ａ) 特開 昭58−194719（ＪＰ，Ａ) 特開 平７−307293（ＪＰ，Ａ) 特開 平７−316823（ＪＰ，Ａ) 特開 昭58−14560（ＪＰ，Ａ) 特開 平１−160024（ＪＰ，Ａ) 特開 平５−198744（ＪＰ，Ａ) 特開 平１−169932（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上の絶縁膜上にパターニング
    されて形成された高抵抗層が設けられ、前記高抵抗層の
    表面が直接熱窒化膜で被覆され前記直接熱窒化膜を被覆
    してシリコン酸化膜あるいはシリコンオキシフッ化絶縁
    膜が高密度プラズマ中の化学気相成長法で層間絶縁膜と
    して堆積されていることを特徴とする半導体装置。
  2. 【請求項２】 前記高抵抗層がＳＲＡＭの負荷抵抗素子
    を構成していることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 前記直接熱窒化膜の膜厚が１．５ｎｍ以
    上になるように形成されていることを特徴とする請求項
    １または請求項２記載の半導体装置。
  4. 【請求項４】 半導体装置の高抵抗層の形成方法におい
    て、半導体基板上に絶縁膜を形成した後、前記絶縁膜上
    に半導体薄膜層を所定のパターニング形状に形成する工
    程と、全面に保護絶縁膜を堆積した後、前記半導体薄膜
    層上の所定の領域の前記保護絶縁膜をエッチングし前記
    半導体薄膜層の表面を露出する工程と、前記露出した半
    導体薄膜層表面を直接熱窒化する工程と、前記半導体薄
    膜層を被覆するように高密度プラズマ中での化学気相成
    長法でシリコン酸化膜あるいはシリコンオキシフッ化絶
    縁膜を堆積させる工程とを含むことを特徴とする半導体
    装置の製造方法。
  5. 【請求項５】 前記直接熱窒化により膜厚が１．５ｎｍ
    以上の直接熱窒化膜を形成することを特徴とする請求項
    ４記載の半導体装置の製造方法。
  6. 【請求項６】 窒素原子を含むガス中での前記半導体薄
    膜層表面のランプアニール法で前記直接熱窒化がなされ
    ることを特徴とする請求項４または請求項５記載の半導
    体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW468271B (en) * 1999-03-26 2001-12-11 United Microelectronics Corp Thin film resistor used in a semiconductor chip and its manufacturing method
US6703666B1 (en) * 1999-07-14 2004-03-09 Agere Systems Inc. Thin film resistor device and a method of manufacture therefor
JP2002184944A (ja) * 2000-12-12 2002-06-28 Mitsubishi Electric Corp 半導体装置
JP2003100749A (ja) * 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004304068A (ja) * 2003-03-31 2004-10-28 Denso Corp 半導体装置及びその製造方法
JP4508881B2 (ja) * 2004-09-24 2010-07-21 Ｏｋｉセミコンダクタ株式会社 混載型メモリ装置及びその製造方法
CN101640187B (zh) * 2009-06-09 2014-04-16 上海宏力半导体制造有限公司 一种四晶体管sram单元制造方法
US11923295B2 (en) * 2020-02-19 2024-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect level with high resistance layer and method of forming the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5423379A (en) 1977-07-22 1979-02-21 Fujitsu Ltd Formation of insulating film on semiconductor surface
JPS5472668A (en) * 1977-11-21 1979-06-11 Fujitsu Ltd Manufacture for semiconductor device
JPS5814560A (ja) 1981-07-17 1983-01-27 Toshiba Corp 半導体装置の製造方法
JPS61228661A (ja) 1985-04-02 1986-10-11 Nec Corp 半導体装置及びその製造方法
JPH01152733A (ja) 1987-12-10 1989-06-15 Fujitsu Ltd 半導体装置の製造方法
JPH01160024A (ja) 1987-12-16 1989-06-22 Fujitsu Ltd 窒化硅素膜の形成方法
US5138425A (en) * 1989-05-23 1992-08-11 Seiko Epson Corp. Semiconductor integrated circuit device with nitride barrier layer ion implanted with resistivity decreasing elements
JPH02307260A (ja) * 1989-05-23 1990-12-20 Seiko Epson Corp 半導体集積回路装置
US5323045A (en) * 1991-03-30 1994-06-21 Nippon Steel Corporation Semiconductor SRAM with low resistance power line
JP2658635B2 (ja) 1991-07-17 1997-09-30 日産自動車株式会社 射出成形装置
JP3006809B2 (ja) 1992-01-20 2000-02-07 日本電気株式会社 半導体装置の製造方法
JP2790228B2 (ja) 1992-09-11 1998-08-27 宇部興産株式会社 遠心流動粉砕装置のバッチ運転方法
US5358901A (en) * 1993-03-01 1994-10-25 Motorola, Inc. Process for forming an intermetallic layer
JPH07111261A (ja) 1993-08-16 1995-04-25 Canon Sales Co Inc 成膜装置及び成膜方法
JPH07307293A (ja) 1994-05-11 1995-11-21 Sony Corp 半導体装置の製造方法
JPH07316823A (ja) 1994-05-31 1995-12-05 Sony Corp プラズマｃｖｄ装置およびプラズマｃｖｄ方法
JP2825074B2 (ja) * 1995-10-25 1998-11-18 日本電気株式会社 半導体装置の製造方法
US5734179A (en) * 1995-12-12 1998-03-31 Advanced Micro Devices, Inc. SRAM cell having single layer polysilicon thin film transistors
JPH09162307A (ja) 1995-12-12 1997-06-20 Sony Corp 半導体装置の製造方法

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