JPH09162307A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09162307A JPH09162307A JP7346456A JP34645695A JPH09162307A JP H09162307 A JPH09162307 A JP H09162307A JP 7346456 A JP7346456 A JP 7346456A JP 34645695 A JP34645695 A JP 34645695A JP H09162307 A JPH09162307 A JP H09162307A
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Abstract
(57)【要約】
【課題】 高抵抗な負荷素子部を有する半導体装置を安
定的に製造する。 【解決手段】 ｉ線の反射率が極大になる膜厚よりも厚
い４０ｎｍ以上の膜厚に多結晶Ｓｉ膜４３を堆積させ、
フォトレジスト４４をマスクにした異方性エッチングで
多結晶Ｓｉ膜４３を抵抗素子のパターンに加工した後、
多結晶Ｓｉ膜４３の露出面を酸化して膜厚が１５〜２０
ｎｍのＳｉＯ2 膜４５を形成する。このため、多結晶Ｓ
ｉ膜４３の堆積が容易であるにも拘らず、下地の凹凸が
顕著な場合でもフォトレジスト４４に対するリソグラフ
ィ工程でハレーションが発生せず、多結晶Ｓｉ膜４３の
最終的な膜厚も２５〜２０ｎｍに薄くなる。
定的に製造する。 【解決手段】 ｉ線の反射率が極大になる膜厚よりも厚
い４０ｎｍ以上の膜厚に多結晶Ｓｉ膜４３を堆積させ、
フォトレジスト４４をマスクにした異方性エッチングで
多結晶Ｓｉ膜４３を抵抗素子のパターンに加工した後、
多結晶Ｓｉ膜４３の露出面を酸化して膜厚が１５〜２０
ｎｍのＳｉＯ2 膜４５を形成する。このため、多結晶Ｓ
ｉ膜４３の堆積が容易であるにも拘らず、下地の凹凸が
顕著な場合でもフォトレジスト４４に対するリソグラフ
ィ工程でハレーションが発生せず、多結晶Ｓｉ膜４３の
最終的な膜厚も２５〜２０ｎｍに薄くなる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体基板上
に負荷素子部を有する半導体装置の製造方法に関するも
のである。
に負荷素子部を有する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】図３は、高抵抗負荷型ＳＲＡＭのメモリ
セルを本願の発明の一従来例で製造する場合を示してい
る。この一従来例では、Ｓｉ基板１１の表面に素子分離
用のＳｉＯ2 膜（図示せず）を選択的に形成した後、こ
のＳｉＯ2 膜に囲まれている素子活性領域の表面にゲー
ト酸化膜としてのＳｉＯ2 膜１２を形成する。
セルを本願の発明の一従来例で製造する場合を示してい
る。この一従来例では、Ｓｉ基板１１の表面に素子分離
用のＳｉＯ2 膜（図示せず）を選択的に形成した後、こ
のＳｉＯ2 膜に囲まれている素子活性領域の表面にゲー
ト酸化膜としてのＳｉＯ2 膜１２を形成する。
【０００３】その後、ＭＯＳトランジスタのゲート電極
をポリサイド層１３で形成し、このポリサイド層１３の
両側の素子活性領域に拡散層１４を形成した後、ＳｉＯ
2 膜１５でポリサイド層１３の側壁酸化膜を形成する。
そして、層間絶縁膜１６を全面に形成し、接地線を接続
すべき拡散層１４や記憶ノードとしての拡散層１４に達
するコンタクト孔１７をポリサイド層１３同士の間の層
間絶縁膜１６に開口する。
をポリサイド層１３で形成し、このポリサイド層１３の
両側の素子活性領域に拡散層１４を形成した後、ＳｉＯ
2 膜１５でポリサイド層１３の側壁酸化膜を形成する。
そして、層間絶縁膜１６を全面に形成し、接地線を接続
すべき拡散層１４や記憶ノードとしての拡散層１４に達
するコンタクト孔１７をポリサイド層１３同士の間の層
間絶縁膜１６に開口する。
【０００４】その後、コンタクト孔１７を介して拡散層
１４に接続する配線をポリサイド層２１で形成し、層間
絶縁膜２２を全面に形成する。そして、メモリセルを構
成するフリップフロップの負荷素子である抵抗素子等を
形成するための多結晶Ｓｉ膜２３をＣＶＤ法で堆積さ
せ、この多結晶Ｓｉ膜２３を抵抗素子等のパターンに加
工するためのフォトレジスト２４を形成する。
１４に接続する配線をポリサイド層２１で形成し、層間
絶縁膜２２を全面に形成する。そして、メモリセルを構
成するフリップフロップの負荷素子である抵抗素子等を
形成するための多結晶Ｓｉ膜２３をＣＶＤ法で堆積さ
せ、この多結晶Ｓｉ膜２３を抵抗素子等のパターンに加
工するためのフォトレジスト２４を形成する。
【０００５】
【発明が解決しようとする課題】ところで、図２は、膜
厚が５５ｎｍの下層側の多結晶Ｓｉ膜上にＳｉＯ2 膜と
上層側の多結晶Ｓｉ膜とフォトレジストとを順次に積層
し、ＳｉＯ2 膜と上層側の多結晶Ｓｉ膜との膜厚を変化
させた場合の、上層側の多結晶Ｓｉ膜におけるｉ線（波
長３６５ｎｍ）の反射率を示している。この図２から明
らかな様に、上層側の多結晶Ｓｉ膜の膜厚が２０ｎｍ付
近で反射率が極大になっている。
厚が５５ｎｍの下層側の多結晶Ｓｉ膜上にＳｉＯ2 膜と
上層側の多結晶Ｓｉ膜とフォトレジストとを順次に積層
し、ＳｉＯ2 膜と上層側の多結晶Ｓｉ膜との膜厚を変化
させた場合の、上層側の多結晶Ｓｉ膜におけるｉ線（波
長３６５ｎｍ）の反射率を示している。この図２から明
らかな様に、上層側の多結晶Ｓｉ膜の膜厚が２０ｎｍ付
近で反射率が極大になっている。
【０００６】一方、高抵抗負荷型ＳＲＡＭの低消費電力
化のためには、多結晶Ｓｉ膜２３の膜厚を２０ｎｍ程度
にして、抵抗素子の抵抗値を１０ＧΩ以上にする必要が
ある。しかし、フォトレジスト２４を用いて膜厚が２０
ｎｍ程度の多結晶Ｓｉ膜２３をパターニングしようとす
ると、図２から明らかな様に、多結晶Ｓｉ膜２３の反射
率が高い。
化のためには、多結晶Ｓｉ膜２３の膜厚を２０ｎｍ程度
にして、抵抗素子の抵抗値を１０ＧΩ以上にする必要が
ある。しかし、フォトレジスト２４を用いて膜厚が２０
ｎｍ程度の多結晶Ｓｉ膜２３をパターニングしようとす
ると、図２から明らかな様に、多結晶Ｓｉ膜２３の反射
率が高い。
【０００７】しかも、図３に示した様に、ポリサイド層
１３から成るゲート電極等が下層に存在していて、多結
晶Ｓｉ膜２３の下地の凹凸が顕著な場合は、フォトリソ
グラフィ時に段部の斜面における多結晶Ｓｉ膜２３から
の反射でハレーションが発生する。このため、フォトレ
ジスト２４の側壁が後退し、この後退幅は量産プロセス
では制御することが困難であり、抵抗素子を設計通りの
パターンに加工することができず、高抵抗の抵抗素子を
安定的に形成することができない。
１３から成るゲート電極等が下層に存在していて、多結
晶Ｓｉ膜２３の下地の凹凸が顕著な場合は、フォトリソ
グラフィ時に段部の斜面における多結晶Ｓｉ膜２３から
の反射でハレーションが発生する。このため、フォトレ
ジスト２４の側壁が後退し、この後退幅は量産プロセス
では制御することが困難であり、抵抗素子を設計通りの
パターンに加工することができず、高抵抗の抵抗素子を
安定的に形成することができない。
【０００８】このため、従来は、多結晶Ｓｉ膜２３の膜
厚を４０ｎｍ程度にしており、下地を平坦化しなけれ
ば、抵抗値が１０ＴΩ以上の抵抗素子を有する高抵抗負
荷型ＳＲＡＭを製造することができなかった。なお、図
２から明らかな様に、上層側多結晶Ｓｉ膜の膜厚が５ｎ
ｍ付近で反射率が極小になっているが、５ｎｍ程度の薄
い膜厚の多結晶Ｓｉ膜をＣＶＤ法で制御性よく堆積させ
ることは困難である。
厚を４０ｎｍ程度にしており、下地を平坦化しなけれ
ば、抵抗値が１０ＴΩ以上の抵抗素子を有する高抵抗負
荷型ＳＲＡＭを製造することができなかった。なお、図
２から明らかな様に、上層側多結晶Ｓｉ膜の膜厚が５ｎ
ｍ付近で反射率が極小になっているが、５ｎｍ程度の薄
い膜厚の多結晶Ｓｉ膜をＣＶＤ法で制御性よく堆積させ
ることは困難である。
【０００９】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体基板上に負荷素子部を有する半導体
装置の製造方法において、リソグラフィにおけるエネル
ギー線の反射率が極大になる膜厚よりも厚い膜厚の導電
膜を前記半導体基板上に形成する工程と、前記リソグラ
フィ及びエッチングによって前記導電膜を前記負荷素子
部のパターンに加工する工程と、前記負荷素子部の少な
くとも膜厚を減少させる工程とを具備することを特徴と
している。
製造方法は、半導体基板上に負荷素子部を有する半導体
装置の製造方法において、リソグラフィにおけるエネル
ギー線の反射率が極大になる膜厚よりも厚い膜厚の導電
膜を前記半導体基板上に形成する工程と、前記リソグラ
フィ及びエッチングによって前記導電膜を前記負荷素子
部のパターンに加工する工程と、前記負荷素子部の少な
くとも膜厚を減少させる工程とを具備することを特徴と
している。
【００１０】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記負荷素子部
が抵抗素子であることを特徴としている。
項１の半導体装置の製造方法において、前記負荷素子部
が抵抗素子であることを特徴としている。
【００１１】請求項３の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記負荷素子部
が薄膜トランジスタの活性層であることを特徴としてい
る。
項１の半導体装置の製造方法において、前記負荷素子部
が薄膜トランジスタの活性層であることを特徴としてい
る。
【００１２】請求項４の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、異方性エッチン
グを前記負荷素子部に対して行うことによって、前記膜
厚を減少させることを特徴としている。
項１の半導体装置の製造方法において、異方性エッチン
グを前記負荷素子部に対して行うことによって、前記膜
厚を減少させることを特徴としている。
【００１３】請求項５の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記膜厚と共に
前記負荷素子部の線幅を減少させることを特徴としてい
る。
項１の半導体装置の製造方法において、前記膜厚と共に
前記負荷素子部の線幅を減少させることを特徴としてい
る。
【００１４】請求項６の半導体装置の製造方法は、請求
項５の半導体装置の製造方法において、酸化、窒化、窒
化酸化または等方性エッチングの何れかを前記負荷素子
部の露出面に対して行うことによって、前記膜厚及び前
記線幅を減少させることを特徴としている。
項５の半導体装置の製造方法において、酸化、窒化、窒
化酸化または等方性エッチングの何れかを前記負荷素子
部の露出面に対して行うことによって、前記膜厚及び前
記線幅を減少させることを特徴としている。
【００１５】請求項１〜４の半導体装置の製造方法で
は、リソグラフィにおけるエネルギー線の反射率が極大
になる膜厚よりも厚い膜厚の導電膜を負荷素子部のパタ
ーンに加工しているので、導電膜の形成時に膜厚の制御
が容易であるにも拘らず、下地の凹凸が顕著な場合でも
リソグラフィ時にハレーションが発生せず、量産プロセ
スでも負荷素子部を設計通りのパターンに加工すること
ができる。
は、リソグラフィにおけるエネルギー線の反射率が極大
になる膜厚よりも厚い膜厚の導電膜を負荷素子部のパタ
ーンに加工しているので、導電膜の形成時に膜厚の制御
が容易であるにも拘らず、下地の凹凸が顕著な場合でも
リソグラフィ時にハレーションが発生せず、量産プロセ
スでも負荷素子部を設計通りのパターンに加工すること
ができる。
【００１６】しかも、導電膜を負荷素子部のパターンに
加工した後に負荷素子部の膜厚を減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚くて
も、負荷素子部の最終的な膜厚を薄くすることができ
る。
加工した後に負荷素子部の膜厚を減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚くて
も、負荷素子部の最終的な膜厚を薄くすることができ
る。
【００１７】請求項５、６の半導体装置の製造方法で
は、導電膜を負荷素子部のパターンに加工した後に負荷
素子部の膜厚のみならず線幅をも減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚く且つ
線幅が広くても、負荷素子部の最終的な膜厚を薄くし且
つ線幅を狭くすることができる。また、導電膜に対して
窒化または窒化酸化を行えば、負荷素子部が窒化膜で覆
われるので、負荷素子部への水素の侵入を抑制したり、
負荷素子部と上層配線との層間耐圧を容易に確保したり
することができる。
は、導電膜を負荷素子部のパターンに加工した後に負荷
素子部の膜厚のみならず線幅をも減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚く且つ
線幅が広くても、負荷素子部の最終的な膜厚を薄くし且
つ線幅を狭くすることができる。また、導電膜に対して
窒化または窒化酸化を行えば、負荷素子部が窒化膜で覆
われるので、負荷素子部への水素の侵入を抑制したり、
負荷素子部と上層配線との層間耐圧を容易に確保したり
することができる。
【００１８】
【発明の実施の形態】以下、高抵抗負荷型ＳＲＡＭのメ
モリセルの製造に適用した本願の発明の第１〜第３具体
例を、図１、２を参照しながら説明する。図１が、第１
具体例を示している。
モリセルの製造に適用した本願の発明の第１〜第３具体
例を、図１、２を参照しながら説明する。図１が、第１
具体例を示している。
【００１９】この第１具体例では、図１（ａ）に示す様
に、フォトリソグラフィ技術、異方性エッチング技術及
び熱酸化によってＳｉ基板３１の表面に素子分離用のＳ
ｉＯ2 膜（図示せず）を選択的に形成した後、このＳｉ
Ｏ2 膜に囲まれている素子活性領域の表面にゲート酸化
膜としてのＳｉＯ2 膜３２を熱酸化によって形成する。
に、フォトリソグラフィ技術、異方性エッチング技術及
び熱酸化によってＳｉ基板３１の表面に素子分離用のＳ
ｉＯ2 膜（図示せず）を選択的に形成した後、このＳｉ
Ｏ2 膜に囲まれている素子活性領域の表面にゲート酸化
膜としてのＳｉＯ2 膜３２を熱酸化によって形成する。
【００２０】その後、フォトリソグラフィ技術及び異方
性エッチング技術によってＭＯＳトランジスタのゲート
電極をポリサイド層３３で形成し、不純物のイオン注入
及び熱拡散によってポリサイド層１３の両側の素子活性
領域に拡散層３４を形成する。そして、ＳｉＯ2 膜３５
を全面に形成し、このＳｉＯ2 膜３５の全面に対するエ
ッチバックによってポリサイド層１３の側壁酸化膜をＳ
ｉＯ2 膜３５で形成した後、層間絶縁膜３６を全面に形
成する。
性エッチング技術によってＭＯＳトランジスタのゲート
電極をポリサイド層３３で形成し、不純物のイオン注入
及び熱拡散によってポリサイド層１３の両側の素子活性
領域に拡散層３４を形成する。そして、ＳｉＯ2 膜３５
を全面に形成し、このＳｉＯ2 膜３５の全面に対するエ
ッチバックによってポリサイド層１３の側壁酸化膜をＳ
ｉＯ2 膜３５で形成した後、層間絶縁膜３６を全面に形
成する。
【００２１】その後、接地線を接続すべき拡散層３４や
記憶ノードとしての拡散層３４に達するコンタクト孔３
７を、フォトリソグラフィ技術及び異方性エッチング技
術によってポリサイド層３３同士の間の層間絶縁膜３６
に開口する。そして、コンタクト孔３７を介して拡散層
３４に接続するポリサイド層４１を形成し、フォトリソ
グラフィ技術及び異方性エッチング技術によってポリサ
イド層４１を配線のパターンに加工した後、層間絶縁膜
４２を全面に形成する。
記憶ノードとしての拡散層３４に達するコンタクト孔３
７を、フォトリソグラフィ技術及び異方性エッチング技
術によってポリサイド層３３同士の間の層間絶縁膜３６
に開口する。そして、コンタクト孔３７を介して拡散層
３４に接続するポリサイド層４１を形成し、フォトリソ
グラフィ技術及び異方性エッチング技術によってポリサ
イド層４１を配線のパターンに加工した後、層間絶縁膜
４２を全面に形成する。
【００２２】次に、図１（ｂ）に示す様に、メモリセル
を構成するフリップフロップの負荷素子である抵抗素子
等を形成するための多結晶Ｓｉ膜４３を、ＣＶＤ法で４
０ｎｍ以上の膜厚に堆積させる。そして、多結晶Ｓｉ膜
４３を抵抗素子等のパターンに加工するためのフォトレ
ジスト４４をフォトリソグラフィ技術によって形成す
る。
を構成するフリップフロップの負荷素子である抵抗素子
等を形成するための多結晶Ｓｉ膜４３を、ＣＶＤ法で４
０ｎｍ以上の膜厚に堆積させる。そして、多結晶Ｓｉ膜
４３を抵抗素子等のパターンに加工するためのフォトレ
ジスト４４をフォトリソグラフィ技術によって形成す
る。
【００２３】次に、図１（ｃ）に示す様に、フォトレジ
スト４４をマスクにした異方性エッチング技術によって
多結晶Ｓｉ膜４３をパターニングした後、フォトレジス
ト４４を剥離する。そして、図１（ｄ）に示す様に、多
結晶Ｓｉ膜４３の露出面を酸化して膜厚が１５〜２０ｎ
ｍのＳｉＯ2 膜４５を形成する。
スト４４をマスクにした異方性エッチング技術によって
多結晶Ｓｉ膜４３をパターニングした後、フォトレジス
ト４４を剥離する。そして、図１（ｄ）に示す様に、多
結晶Ｓｉ膜４３の露出面を酸化して膜厚が１５〜２０ｎ
ｍのＳｉＯ2 膜４５を形成する。
【００２４】以上の様な第１具体例では、図１（ｂ）に
示したフォトリソグラフィ工程を実行する際は、多結晶
Ｓｉ膜４３の膜厚が４０ｎｍ以上のままであり、図２か
らも明らかな様にｉ線（波長３６５ｎｍ）の反射率が極
大になる膜厚よりも厚いので、ＣＶＤ法による堆積が容
易であるにも拘らず、下地の凹凸が顕著な場合でもハレ
ーションが発生しない。
示したフォトリソグラフィ工程を実行する際は、多結晶
Ｓｉ膜４３の膜厚が４０ｎｍ以上のままであり、図２か
らも明らかな様にｉ線（波長３６５ｎｍ）の反射率が極
大になる膜厚よりも厚いので、ＣＶＤ法による堆積が容
易であるにも拘らず、下地の凹凸が顕著な場合でもハレ
ーションが発生しない。
【００２５】一方、図１（ｃ）に示した様に、多結晶Ｓ
ｉ膜４３の膜厚が４０ｎｍ以上であるパターニング直後
の抵抗素子では高々数ＴΩの抵抗値しか得ることができ
ない。しかし、図１（ｄ）に示した様に、膜厚が１５〜
２０ｎｍのＳｉＯ2 膜４５を多結晶Ｓｉ膜４３の露出面
に形成すると、この多結晶Ｓｉ膜４３の最終的な膜厚が
２５〜２０ｎｍになり、しかも、多結晶Ｓｉ膜４３の露
出面の酸化は横方向にも進んで線幅も狭くなるので、１
０ＴΩ以上の抵抗値を得ることができる。
ｉ膜４３の膜厚が４０ｎｍ以上であるパターニング直後
の抵抗素子では高々数ＴΩの抵抗値しか得ることができ
ない。しかし、図１（ｄ）に示した様に、膜厚が１５〜
２０ｎｍのＳｉＯ2 膜４５を多結晶Ｓｉ膜４３の露出面
に形成すると、この多結晶Ｓｉ膜４３の最終的な膜厚が
２５〜２０ｎｍになり、しかも、多結晶Ｓｉ膜４３の露
出面の酸化は横方向にも進んで線幅も狭くなるので、１
０ＴΩ以上の抵抗値を得ることができる。
【００２６】次に、第２具体例を説明する。この第２具
体例も、図１（ｄ）に示した工程における酸化の代わり
に窒化または窒化酸化を行うことを除いて、上述の第１
具体例と実質的に同様の工程を実行する。
体例も、図１（ｄ）に示した工程における酸化の代わり
に窒化または窒化酸化を行うことを除いて、上述の第１
具体例と実質的に同様の工程を実行する。
【００２７】この様な第２具体例では、抵抗素子が窒化
膜で覆われるので、オーバコート膜としてのプラズマＳ
ｉＮ膜（図示せず）から抵抗素子への水素の侵入を抑制
したり、抵抗素子と上層配線（図示せず）との層間耐圧
を容易に確保したりすることができる。
膜で覆われるので、オーバコート膜としてのプラズマＳ
ｉＮ膜（図示せず）から抵抗素子への水素の侵入を抑制
したり、抵抗素子と上層配線（図示せず）との層間耐圧
を容易に確保したりすることができる。
【００２８】次に、第３具体例を説明する。この第３具
体例も、図１（ｄ）に示した工程における酸化の代わり
に、マスクを用いない等方性エッチングを行うことを除
いて、上述の第１具体例と実質的に同様の工程を実行す
る。
体例も、図１（ｄ）に示した工程における酸化の代わり
に、マスクを用いない等方性エッチングを行うことを除
いて、上述の第１具体例と実質的に同様の工程を実行す
る。
【００２９】この様な第３具体例でも、エッチバック量
を例えば２５ｎｍに設定すれば、多結晶Ｓｉ膜４３の最
終的な膜厚を１５ｎｍにすることができ且つ図１（ｃ）
の時点より多結晶Ｓｉ膜４３の線幅を狭くすることがで
きるので、１０ＴΩ以上の抵抗値を有する抵抗素子を形
成することができる。
を例えば２５ｎｍに設定すれば、多結晶Ｓｉ膜４３の最
終的な膜厚を１５ｎｍにすることができ且つ図１（ｃ）
の時点より多結晶Ｓｉ膜４３の線幅を狭くすることがで
きるので、１０ＴΩ以上の抵抗値を有する抵抗素子を形
成することができる。
【００３０】なお、この第３具体例では、酸化の代わり
に等方性エッチングを行っているが、等方性エッチング
の代わりに異方性エッチングを行っても、多結晶Ｓｉ膜
４３の少なくとも膜厚は減少させることができる。
に等方性エッチングを行っているが、等方性エッチング
の代わりに異方性エッチングを行っても、多結晶Ｓｉ膜
４３の少なくとも膜厚は減少させることができる。
【００３１】また、上述の第１〜第３具体例は高抵抗負
荷型ＳＲＡＭのメモリセルの製造に本願の発明を適用し
たものであるが、ＴＦＴ負荷型ＳＲＡＭのメモリセルを
構成するフリップフロップの負荷素子である薄膜トラン
ジスタ（ＴＦＴ）の活性層の膜厚や線幅を減少させて
も、オフ時のチャネルリーク電流を減少させることがで
きて、結局、負荷素子としてのＴＦＴの抵抗値を高める
ことができる。
荷型ＳＲＡＭのメモリセルの製造に本願の発明を適用し
たものであるが、ＴＦＴ負荷型ＳＲＡＭのメモリセルを
構成するフリップフロップの負荷素子である薄膜トラン
ジスタ（ＴＦＴ）の活性層の膜厚や線幅を減少させて
も、オフ時のチャネルリーク電流を減少させることがで
きて、結局、負荷素子としてのＴＦＴの抵抗値を高める
ことができる。
【００３２】従って、ＴＦＴ負荷型ＳＲＡＭのメモリセ
ルの製造にも本願の発明を適用することができ、更に、
半導体基板上に負荷素子部を有する半導体装置であれば
ＳＲＡＭ以外の半導体装置でも、その製造に、本願の発
明を適用することができる。
ルの製造にも本願の発明を適用することができ、更に、
半導体基板上に負荷素子部を有する半導体装置であれば
ＳＲＡＭ以外の半導体装置でも、その製造に、本願の発
明を適用することができる。
【００３３】
【発明の効果】請求項１〜４の半導体装置の製造方法で
は、量産プロセスでも負荷素子部を設計通りのパターン
に加工することができ、しかも、負荷素子部の最終的な
膜厚を薄くすることができるので、高抵抗な負荷素子部
を有する半導体装置を安定的に製造することができる。
は、量産プロセスでも負荷素子部を設計通りのパターン
に加工することができ、しかも、負荷素子部の最終的な
膜厚を薄くすることができるので、高抵抗な負荷素子部
を有する半導体装置を安定的に製造することができる。
【００３４】請求項５、６の半導体装置の製造方法で
は、負荷素子部の最終的な膜厚を薄くし且つ線幅を狭く
することができるので、更に高抵抗な負荷素子部を有す
る半導体装置を安定的に製造することができる。
は、負荷素子部の最終的な膜厚を薄くし且つ線幅を狭く
することができるので、更に高抵抗な負荷素子部を有す
る半導体装置を安定的に製造することができる。
【００３５】また、導電膜に対して窒化または窒化酸化
を行えば、負荷素子部への水素の侵入を抑制したり、負
荷素子部と上層配線との層間耐圧を容易に確保したりす
ることができるので、抵抗値の変動が少なくて特性が優
れており、層間耐圧が高くて信頼性も高い負荷素子部を
有する半導体装置を安定的に製造することができる。
を行えば、負荷素子部への水素の侵入を抑制したり、負
荷素子部と上層配線との層間耐圧を容易に確保したりす
ることができるので、抵抗値の変動が少なくて特性が優
れており、層間耐圧が高くて信頼性も高い負荷素子部を
有する半導体装置を安定的に製造することができる。
【図１】本願の発明の第１具体例を工程順に示す側断面
図である。
図である。
【図２】本願の発明の一従来例を示す側断面図である。
３１ Ｓｉ基板 ４３ 多結晶Ｓｉ膜 ４５ ＳｉＯ2 膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本願の発明の第１具体例を工程順に示す側断
面図である。
面図である。
【図２】 下層側の多結晶Ｓｉ膜上にＳｉＯ2 膜と上層
側の多結晶Ｓｉ膜とフォトレジストとを順次に積層し、
ＳｉＯ2 膜と上層側の多結晶Ｓｉ膜との膜厚を変化させ
た場合の、上層側の多結晶Ｓｉ膜におけるｉ線の反射率
を示すグラフである。
側の多結晶Ｓｉ膜とフォトレジストとを順次に積層し、
ＳｉＯ2 膜と上層側の多結晶Ｓｉ膜との膜厚を変化させ
た場合の、上層側の多結晶Ｓｉ膜におけるｉ線の反射率
を示すグラフである。
【図３】 本願の発明の一従来例を示す側断面図であ
る。
る。
【符号の説明】 ３１ Ｓｉ基板 ４３ 多結晶Ｓｉ膜 ４５ ＳｉＯ2 膜
【手続補正書】
【提出日】平成８年３月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【発明の実施の形態】 以下、高抵抗負荷型ＳＲＡＭの
メモリセルの製造に適用した本願の発明の第１〜第３具
体例を、図１を参照しながら説明する。図１が、第１具
体例を示している。
メモリセルの製造に適用した本願の発明の第１〜第３具
体例を、図１を参照しながら説明する。図１が、第１具
体例を示している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本願の発明の第１具体例を工程順に示す側断
面図である。
面図である。
【図２】 上層側多結晶Ｓｉ膜の反射率とその膜厚との
関係を示す特性図である。
関係を示す特性図である。
【図３】 本願の発明の一従来例を示す側断面図であ
る。
る。
【符号の説明】１１， ３１ Ｓｉ基板１２，３２ ＳｉＯ2 膜（ゲート酸化膜） １３，３３ ポリサイド層（ゲート電極） ２１，４１ ポリサイド層（拡散層に接続する配線） ２３， ４３ 多結晶Ｓｉ膜（上層側） ４５ ＳｉＯ2 膜
Claims (6)
- 【請求項１】 半導体基板上に負荷素子部を有する半導
体装置の製造方法において、 リソグラフィにおけるエネルギー線の反射率が極大にな
る膜厚よりも厚い膜厚の導電膜を前記半導体基板上に形
成する工程と、 前記リソグラフィ及びエッチングによって前記導電膜を
前記負荷素子部のパターンに加工する工程と、 前記負荷素子部の少なくとも膜厚を減少させる工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記負荷素子部が抵抗素子であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記負荷素子部が薄膜トランジスタの活
性層であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 異方性エッチングを前記負荷素子部に対
して行うことによって、前記膜厚を減少させることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記膜厚と共に前記負荷素子部の線幅を
減少させることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項６】 酸化、窒化、窒化酸化または等方性エッ
チングの何れかを前記負荷素子部の露出面に対して行う
ことによって、前記膜厚及び前記線幅を減少させること
を特徴とする請求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7346456A JPH09162307A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7346456A JPH09162307A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162307A true JPH09162307A (ja) | 1997-06-20 |
Family
ID=18383560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7346456A Pending JPH09162307A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162307A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194775B1 (en) | 1997-01-16 | 2001-02-27 | Nec Corporation | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same |
-
1995
- 1995-12-12 JP JP7346456A patent/JPH09162307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194775B1 (en) | 1997-01-16 | 2001-02-27 | Nec Corporation | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same |
| US6358808B1 (en) | 1997-01-16 | 2002-03-19 | Nec Corporation | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same |
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