JPH09162307A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09162307A JPH09162307A JP7346456A JP34645695A JPH09162307A JP H09162307 A JPH09162307 A JP H09162307A JP 7346456 A JP7346456 A JP 7346456A JP 34645695 A JP34645695 A JP 34645695A JP H09162307 A JPH09162307 A JP H09162307A
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Landscapes
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Abstract
(57)【要約】
【課題】 高抵抗な負荷素子部を有する半導体装置を安
定的に製造する。 【解決手段】 i線の反射率が極大になる膜厚よりも厚
い40nm以上の膜厚に多結晶Si膜43を堆積させ、
フォトレジスト44をマスクにした異方性エッチングで
多結晶Si膜43を抵抗素子のパターンに加工した後、
多結晶Si膜43の露出面を酸化して膜厚が15〜20
nmのSiO2 膜45を形成する。このため、多結晶S
i膜43の堆積が容易であるにも拘らず、下地の凹凸が
顕著な場合でもフォトレジスト44に対するリソグラフ
ィ工程でハレーションが発生せず、多結晶Si膜43の
最終的な膜厚も25〜20nmに薄くなる。
定的に製造する。 【解決手段】 i線の反射率が極大になる膜厚よりも厚
い40nm以上の膜厚に多結晶Si膜43を堆積させ、
フォトレジスト44をマスクにした異方性エッチングで
多結晶Si膜43を抵抗素子のパターンに加工した後、
多結晶Si膜43の露出面を酸化して膜厚が15〜20
nmのSiO2 膜45を形成する。このため、多結晶S
i膜43の堆積が容易であるにも拘らず、下地の凹凸が
顕著な場合でもフォトレジスト44に対するリソグラフ
ィ工程でハレーションが発生せず、多結晶Si膜43の
最終的な膜厚も25〜20nmに薄くなる。
Description
【0001】
【発明の属する技術分野】本願の発明は、半導体基板上
に負荷素子部を有する半導体装置の製造方法に関するも
のである。
に負荷素子部を有する半導体装置の製造方法に関するも
のである。
【0002】
【従来の技術】図3は、高抵抗負荷型SRAMのメモリ
セルを本願の発明の一従来例で製造する場合を示してい
る。この一従来例では、Si基板11の表面に素子分離
用のSiO2 膜(図示せず)を選択的に形成した後、こ
のSiO2 膜に囲まれている素子活性領域の表面にゲー
ト酸化膜としてのSiO2 膜12を形成する。
セルを本願の発明の一従来例で製造する場合を示してい
る。この一従来例では、Si基板11の表面に素子分離
用のSiO2 膜(図示せず)を選択的に形成した後、こ
のSiO2 膜に囲まれている素子活性領域の表面にゲー
ト酸化膜としてのSiO2 膜12を形成する。
【0003】その後、MOSトランジスタのゲート電極
をポリサイド層13で形成し、このポリサイド層13の
両側の素子活性領域に拡散層14を形成した後、SiO
2 膜15でポリサイド層13の側壁酸化膜を形成する。
そして、層間絶縁膜16を全面に形成し、接地線を接続
すべき拡散層14や記憶ノードとしての拡散層14に達
するコンタクト孔17をポリサイド層13同士の間の層
間絶縁膜16に開口する。
をポリサイド層13で形成し、このポリサイド層13の
両側の素子活性領域に拡散層14を形成した後、SiO
2 膜15でポリサイド層13の側壁酸化膜を形成する。
そして、層間絶縁膜16を全面に形成し、接地線を接続
すべき拡散層14や記憶ノードとしての拡散層14に達
するコンタクト孔17をポリサイド層13同士の間の層
間絶縁膜16に開口する。
【0004】その後、コンタクト孔17を介して拡散層
14に接続する配線をポリサイド層21で形成し、層間
絶縁膜22を全面に形成する。そして、メモリセルを構
成するフリップフロップの負荷素子である抵抗素子等を
形成するための多結晶Si膜23をCVD法で堆積さ
せ、この多結晶Si膜23を抵抗素子等のパターンに加
工するためのフォトレジスト24を形成する。
14に接続する配線をポリサイド層21で形成し、層間
絶縁膜22を全面に形成する。そして、メモリセルを構
成するフリップフロップの負荷素子である抵抗素子等を
形成するための多結晶Si膜23をCVD法で堆積さ
せ、この多結晶Si膜23を抵抗素子等のパターンに加
工するためのフォトレジスト24を形成する。
【0005】
【発明が解決しようとする課題】ところで、図2は、膜
厚が55nmの下層側の多結晶Si膜上にSiO2 膜と
上層側の多結晶Si膜とフォトレジストとを順次に積層
し、SiO2 膜と上層側の多結晶Si膜との膜厚を変化
させた場合の、上層側の多結晶Si膜におけるi線(波
長365nm)の反射率を示している。この図2から明
らかな様に、上層側の多結晶Si膜の膜厚が20nm付
近で反射率が極大になっている。
厚が55nmの下層側の多結晶Si膜上にSiO2 膜と
上層側の多結晶Si膜とフォトレジストとを順次に積層
し、SiO2 膜と上層側の多結晶Si膜との膜厚を変化
させた場合の、上層側の多結晶Si膜におけるi線(波
長365nm)の反射率を示している。この図2から明
らかな様に、上層側の多結晶Si膜の膜厚が20nm付
近で反射率が極大になっている。
【0006】一方、高抵抗負荷型SRAMの低消費電力
化のためには、多結晶Si膜23の膜厚を20nm程度
にして、抵抗素子の抵抗値を10GΩ以上にする必要が
ある。しかし、フォトレジスト24を用いて膜厚が20
nm程度の多結晶Si膜23をパターニングしようとす
ると、図2から明らかな様に、多結晶Si膜23の反射
率が高い。
化のためには、多結晶Si膜23の膜厚を20nm程度
にして、抵抗素子の抵抗値を10GΩ以上にする必要が
ある。しかし、フォトレジスト24を用いて膜厚が20
nm程度の多結晶Si膜23をパターニングしようとす
ると、図2から明らかな様に、多結晶Si膜23の反射
率が高い。
【0007】しかも、図3に示した様に、ポリサイド層
13から成るゲート電極等が下層に存在していて、多結
晶Si膜23の下地の凹凸が顕著な場合は、フォトリソ
グラフィ時に段部の斜面における多結晶Si膜23から
の反射でハレーションが発生する。このため、フォトレ
ジスト24の側壁が後退し、この後退幅は量産プロセス
では制御することが困難であり、抵抗素子を設計通りの
パターンに加工することができず、高抵抗の抵抗素子を
安定的に形成することができない。
13から成るゲート電極等が下層に存在していて、多結
晶Si膜23の下地の凹凸が顕著な場合は、フォトリソ
グラフィ時に段部の斜面における多結晶Si膜23から
の反射でハレーションが発生する。このため、フォトレ
ジスト24の側壁が後退し、この後退幅は量産プロセス
では制御することが困難であり、抵抗素子を設計通りの
パターンに加工することができず、高抵抗の抵抗素子を
安定的に形成することができない。
【0008】このため、従来は、多結晶Si膜23の膜
厚を40nm程度にしており、下地を平坦化しなけれ
ば、抵抗値が10TΩ以上の抵抗素子を有する高抵抗負
荷型SRAMを製造することができなかった。なお、図
2から明らかな様に、上層側多結晶Si膜の膜厚が5n
m付近で反射率が極小になっているが、5nm程度の薄
い膜厚の多結晶Si膜をCVD法で制御性よく堆積させ
ることは困難である。
厚を40nm程度にしており、下地を平坦化しなけれ
ば、抵抗値が10TΩ以上の抵抗素子を有する高抵抗負
荷型SRAMを製造することができなかった。なお、図
2から明らかな様に、上層側多結晶Si膜の膜厚が5n
m付近で反射率が極小になっているが、5nm程度の薄
い膜厚の多結晶Si膜をCVD法で制御性よく堆積させ
ることは困難である。
【0009】
【課題を解決するための手段】請求項1の半導体装置の
製造方法は、半導体基板上に負荷素子部を有する半導体
装置の製造方法において、リソグラフィにおけるエネル
ギー線の反射率が極大になる膜厚よりも厚い膜厚の導電
膜を前記半導体基板上に形成する工程と、前記リソグラ
フィ及びエッチングによって前記導電膜を前記負荷素子
部のパターンに加工する工程と、前記負荷素子部の少な
くとも膜厚を減少させる工程とを具備することを特徴と
している。
製造方法は、半導体基板上に負荷素子部を有する半導体
装置の製造方法において、リソグラフィにおけるエネル
ギー線の反射率が極大になる膜厚よりも厚い膜厚の導電
膜を前記半導体基板上に形成する工程と、前記リソグラ
フィ及びエッチングによって前記導電膜を前記負荷素子
部のパターンに加工する工程と、前記負荷素子部の少な
くとも膜厚を減少させる工程とを具備することを特徴と
している。
【0010】請求項2の半導体装置の製造方法は、請求
項1の半導体装置の製造方法において、前記負荷素子部
が抵抗素子であることを特徴としている。
項1の半導体装置の製造方法において、前記負荷素子部
が抵抗素子であることを特徴としている。
【0011】請求項3の半導体装置の製造方法は、請求
項1の半導体装置の製造方法において、前記負荷素子部
が薄膜トランジスタの活性層であることを特徴としてい
る。
項1の半導体装置の製造方法において、前記負荷素子部
が薄膜トランジスタの活性層であることを特徴としてい
る。
【0012】請求項4の半導体装置の製造方法は、請求
項1の半導体装置の製造方法において、異方性エッチン
グを前記負荷素子部に対して行うことによって、前記膜
厚を減少させることを特徴としている。
項1の半導体装置の製造方法において、異方性エッチン
グを前記負荷素子部に対して行うことによって、前記膜
厚を減少させることを特徴としている。
【0013】請求項5の半導体装置の製造方法は、請求
項1の半導体装置の製造方法において、前記膜厚と共に
前記負荷素子部の線幅を減少させることを特徴としてい
る。
項1の半導体装置の製造方法において、前記膜厚と共に
前記負荷素子部の線幅を減少させることを特徴としてい
る。
【0014】請求項6の半導体装置の製造方法は、請求
項5の半導体装置の製造方法において、酸化、窒化、窒
化酸化または等方性エッチングの何れかを前記負荷素子
部の露出面に対して行うことによって、前記膜厚及び前
記線幅を減少させることを特徴としている。
項5の半導体装置の製造方法において、酸化、窒化、窒
化酸化または等方性エッチングの何れかを前記負荷素子
部の露出面に対して行うことによって、前記膜厚及び前
記線幅を減少させることを特徴としている。
【0015】請求項1〜4の半導体装置の製造方法で
は、リソグラフィにおけるエネルギー線の反射率が極大
になる膜厚よりも厚い膜厚の導電膜を負荷素子部のパタ
ーンに加工しているので、導電膜の形成時に膜厚の制御
が容易であるにも拘らず、下地の凹凸が顕著な場合でも
リソグラフィ時にハレーションが発生せず、量産プロセ
スでも負荷素子部を設計通りのパターンに加工すること
ができる。
は、リソグラフィにおけるエネルギー線の反射率が極大
になる膜厚よりも厚い膜厚の導電膜を負荷素子部のパタ
ーンに加工しているので、導電膜の形成時に膜厚の制御
が容易であるにも拘らず、下地の凹凸が顕著な場合でも
リソグラフィ時にハレーションが発生せず、量産プロセ
スでも負荷素子部を設計通りのパターンに加工すること
ができる。
【0016】しかも、導電膜を負荷素子部のパターンに
加工した後に負荷素子部の膜厚を減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚くて
も、負荷素子部の最終的な膜厚を薄くすることができ
る。
加工した後に負荷素子部の膜厚を減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚くて
も、負荷素子部の最終的な膜厚を薄くすることができ
る。
【0017】請求項5、6の半導体装置の製造方法で
は、導電膜を負荷素子部のパターンに加工した後に負荷
素子部の膜厚のみならず線幅をも減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚く且つ
線幅が広くても、負荷素子部の最終的な膜厚を薄くし且
つ線幅を狭くすることができる。また、導電膜に対して
窒化または窒化酸化を行えば、負荷素子部が窒化膜で覆
われるので、負荷素子部への水素の侵入を抑制したり、
負荷素子部と上層配線との層間耐圧を容易に確保したり
することができる。
は、導電膜を負荷素子部のパターンに加工した後に負荷
素子部の膜厚のみならず線幅をも減少させているので、
形成時からエッチング時までの導電膜の膜厚が厚く且つ
線幅が広くても、負荷素子部の最終的な膜厚を薄くし且
つ線幅を狭くすることができる。また、導電膜に対して
窒化または窒化酸化を行えば、負荷素子部が窒化膜で覆
われるので、負荷素子部への水素の侵入を抑制したり、
負荷素子部と上層配線との層間耐圧を容易に確保したり
することができる。
【0018】
【発明の実施の形態】以下、高抵抗負荷型SRAMのメ
モリセルの製造に適用した本願の発明の第1〜第3具体
例を、図1、2を参照しながら説明する。図1が、第1
具体例を示している。
モリセルの製造に適用した本願の発明の第1〜第3具体
例を、図1、2を参照しながら説明する。図1が、第1
具体例を示している。
【0019】この第1具体例では、図1(a)に示す様
に、フォトリソグラフィ技術、異方性エッチング技術及
び熱酸化によってSi基板31の表面に素子分離用のS
iO2 膜(図示せず)を選択的に形成した後、このSi
O2 膜に囲まれている素子活性領域の表面にゲート酸化
膜としてのSiO2 膜32を熱酸化によって形成する。
に、フォトリソグラフィ技術、異方性エッチング技術及
び熱酸化によってSi基板31の表面に素子分離用のS
iO2 膜(図示せず)を選択的に形成した後、このSi
O2 膜に囲まれている素子活性領域の表面にゲート酸化
膜としてのSiO2 膜32を熱酸化によって形成する。
【0020】その後、フォトリソグラフィ技術及び異方
性エッチング技術によってMOSトランジスタのゲート
電極をポリサイド層33で形成し、不純物のイオン注入
及び熱拡散によってポリサイド層13の両側の素子活性
領域に拡散層34を形成する。そして、SiO2 膜35
を全面に形成し、このSiO2 膜35の全面に対するエ
ッチバックによってポリサイド層13の側壁酸化膜をS
iO2 膜35で形成した後、層間絶縁膜36を全面に形
成する。
性エッチング技術によってMOSトランジスタのゲート
電極をポリサイド層33で形成し、不純物のイオン注入
及び熱拡散によってポリサイド層13の両側の素子活性
領域に拡散層34を形成する。そして、SiO2 膜35
を全面に形成し、このSiO2 膜35の全面に対するエ
ッチバックによってポリサイド層13の側壁酸化膜をS
iO2 膜35で形成した後、層間絶縁膜36を全面に形
成する。
【0021】その後、接地線を接続すべき拡散層34や
記憶ノードとしての拡散層34に達するコンタクト孔3
7を、フォトリソグラフィ技術及び異方性エッチング技
術によってポリサイド層33同士の間の層間絶縁膜36
に開口する。そして、コンタクト孔37を介して拡散層
34に接続するポリサイド層41を形成し、フォトリソ
グラフィ技術及び異方性エッチング技術によってポリサ
イド層41を配線のパターンに加工した後、層間絶縁膜
42を全面に形成する。
記憶ノードとしての拡散層34に達するコンタクト孔3
7を、フォトリソグラフィ技術及び異方性エッチング技
術によってポリサイド層33同士の間の層間絶縁膜36
に開口する。そして、コンタクト孔37を介して拡散層
34に接続するポリサイド層41を形成し、フォトリソ
グラフィ技術及び異方性エッチング技術によってポリサ
イド層41を配線のパターンに加工した後、層間絶縁膜
42を全面に形成する。
【0022】次に、図1(b)に示す様に、メモリセル
を構成するフリップフロップの負荷素子である抵抗素子
等を形成するための多結晶Si膜43を、CVD法で4
0nm以上の膜厚に堆積させる。そして、多結晶Si膜
43を抵抗素子等のパターンに加工するためのフォトレ
ジスト44をフォトリソグラフィ技術によって形成す
る。
を構成するフリップフロップの負荷素子である抵抗素子
等を形成するための多結晶Si膜43を、CVD法で4
0nm以上の膜厚に堆積させる。そして、多結晶Si膜
43を抵抗素子等のパターンに加工するためのフォトレ
ジスト44をフォトリソグラフィ技術によって形成す
る。
【0023】次に、図1(c)に示す様に、フォトレジ
スト44をマスクにした異方性エッチング技術によって
多結晶Si膜43をパターニングした後、フォトレジス
ト44を剥離する。そして、図1(d)に示す様に、多
結晶Si膜43の露出面を酸化して膜厚が15〜20n
mのSiO2 膜45を形成する。
スト44をマスクにした異方性エッチング技術によって
多結晶Si膜43をパターニングした後、フォトレジス
ト44を剥離する。そして、図1(d)に示す様に、多
結晶Si膜43の露出面を酸化して膜厚が15〜20n
mのSiO2 膜45を形成する。
【0024】以上の様な第1具体例では、図1(b)に
示したフォトリソグラフィ工程を実行する際は、多結晶
Si膜43の膜厚が40nm以上のままであり、図2か
らも明らかな様にi線(波長365nm)の反射率が極
大になる膜厚よりも厚いので、CVD法による堆積が容
易であるにも拘らず、下地の凹凸が顕著な場合でもハレ
ーションが発生しない。
示したフォトリソグラフィ工程を実行する際は、多結晶
Si膜43の膜厚が40nm以上のままであり、図2か
らも明らかな様にi線(波長365nm)の反射率が極
大になる膜厚よりも厚いので、CVD法による堆積が容
易であるにも拘らず、下地の凹凸が顕著な場合でもハレ
ーションが発生しない。
【0025】一方、図1(c)に示した様に、多結晶S
i膜43の膜厚が40nm以上であるパターニング直後
の抵抗素子では高々数TΩの抵抗値しか得ることができ
ない。しかし、図1(d)に示した様に、膜厚が15〜
20nmのSiO2 膜45を多結晶Si膜43の露出面
に形成すると、この多結晶Si膜43の最終的な膜厚が
25〜20nmになり、しかも、多結晶Si膜43の露
出面の酸化は横方向にも進んで線幅も狭くなるので、1
0TΩ以上の抵抗値を得ることができる。
i膜43の膜厚が40nm以上であるパターニング直後
の抵抗素子では高々数TΩの抵抗値しか得ることができ
ない。しかし、図1(d)に示した様に、膜厚が15〜
20nmのSiO2 膜45を多結晶Si膜43の露出面
に形成すると、この多結晶Si膜43の最終的な膜厚が
25〜20nmになり、しかも、多結晶Si膜43の露
出面の酸化は横方向にも進んで線幅も狭くなるので、1
0TΩ以上の抵抗値を得ることができる。
【0026】次に、第2具体例を説明する。この第2具
体例も、図1(d)に示した工程における酸化の代わり
に窒化または窒化酸化を行うことを除いて、上述の第1
具体例と実質的に同様の工程を実行する。
体例も、図1(d)に示した工程における酸化の代わり
に窒化または窒化酸化を行うことを除いて、上述の第1
具体例と実質的に同様の工程を実行する。
【0027】この様な第2具体例では、抵抗素子が窒化
膜で覆われるので、オーバコート膜としてのプラズマS
iN膜(図示せず)から抵抗素子への水素の侵入を抑制
したり、抵抗素子と上層配線(図示せず)との層間耐圧
を容易に確保したりすることができる。
膜で覆われるので、オーバコート膜としてのプラズマS
iN膜(図示せず)から抵抗素子への水素の侵入を抑制
したり、抵抗素子と上層配線(図示せず)との層間耐圧
を容易に確保したりすることができる。
【0028】次に、第3具体例を説明する。この第3具
体例も、図1(d)に示した工程における酸化の代わり
に、マスクを用いない等方性エッチングを行うことを除
いて、上述の第1具体例と実質的に同様の工程を実行す
る。
体例も、図1(d)に示した工程における酸化の代わり
に、マスクを用いない等方性エッチングを行うことを除
いて、上述の第1具体例と実質的に同様の工程を実行す
る。
【0029】この様な第3具体例でも、エッチバック量
を例えば25nmに設定すれば、多結晶Si膜43の最
終的な膜厚を15nmにすることができ且つ図1(c)
の時点より多結晶Si膜43の線幅を狭くすることがで
きるので、10TΩ以上の抵抗値を有する抵抗素子を形
成することができる。
を例えば25nmに設定すれば、多結晶Si膜43の最
終的な膜厚を15nmにすることができ且つ図1(c)
の時点より多結晶Si膜43の線幅を狭くすることがで
きるので、10TΩ以上の抵抗値を有する抵抗素子を形
成することができる。
【0030】なお、この第3具体例では、酸化の代わり
に等方性エッチングを行っているが、等方性エッチング
の代わりに異方性エッチングを行っても、多結晶Si膜
43の少なくとも膜厚は減少させることができる。
に等方性エッチングを行っているが、等方性エッチング
の代わりに異方性エッチングを行っても、多結晶Si膜
43の少なくとも膜厚は減少させることができる。
【0031】また、上述の第1〜第3具体例は高抵抗負
荷型SRAMのメモリセルの製造に本願の発明を適用し
たものであるが、TFT負荷型SRAMのメモリセルを
構成するフリップフロップの負荷素子である薄膜トラン
ジスタ(TFT)の活性層の膜厚や線幅を減少させて
も、オフ時のチャネルリーク電流を減少させることがで
きて、結局、負荷素子としてのTFTの抵抗値を高める
ことができる。
荷型SRAMのメモリセルの製造に本願の発明を適用し
たものであるが、TFT負荷型SRAMのメモリセルを
構成するフリップフロップの負荷素子である薄膜トラン
ジスタ(TFT)の活性層の膜厚や線幅を減少させて
も、オフ時のチャネルリーク電流を減少させることがで
きて、結局、負荷素子としてのTFTの抵抗値を高める
ことができる。
【0032】従って、TFT負荷型SRAMのメモリセ
ルの製造にも本願の発明を適用することができ、更に、
半導体基板上に負荷素子部を有する半導体装置であれば
SRAM以外の半導体装置でも、その製造に、本願の発
明を適用することができる。
ルの製造にも本願の発明を適用することができ、更に、
半導体基板上に負荷素子部を有する半導体装置であれば
SRAM以外の半導体装置でも、その製造に、本願の発
明を適用することができる。
【0033】
【発明の効果】請求項1〜4の半導体装置の製造方法で
は、量産プロセスでも負荷素子部を設計通りのパターン
に加工することができ、しかも、負荷素子部の最終的な
膜厚を薄くすることができるので、高抵抗な負荷素子部
を有する半導体装置を安定的に製造することができる。
は、量産プロセスでも負荷素子部を設計通りのパターン
に加工することができ、しかも、負荷素子部の最終的な
膜厚を薄くすることができるので、高抵抗な負荷素子部
を有する半導体装置を安定的に製造することができる。
【0034】請求項5、6の半導体装置の製造方法で
は、負荷素子部の最終的な膜厚を薄くし且つ線幅を狭く
することができるので、更に高抵抗な負荷素子部を有す
る半導体装置を安定的に製造することができる。
は、負荷素子部の最終的な膜厚を薄くし且つ線幅を狭く
することができるので、更に高抵抗な負荷素子部を有す
る半導体装置を安定的に製造することができる。
【0035】また、導電膜に対して窒化または窒化酸化
を行えば、負荷素子部への水素の侵入を抑制したり、負
荷素子部と上層配線との層間耐圧を容易に確保したりす
ることができるので、抵抗値の変動が少なくて特性が優
れており、層間耐圧が高くて信頼性も高い負荷素子部を
有する半導体装置を安定的に製造することができる。
を行えば、負荷素子部への水素の侵入を抑制したり、負
荷素子部と上層配線との層間耐圧を容易に確保したりす
ることができるので、抵抗値の変動が少なくて特性が優
れており、層間耐圧が高くて信頼性も高い負荷素子部を
有する半導体装置を安定的に製造することができる。
【図1】本願の発明の第1具体例を工程順に示す側断面
図である。
図である。
【図2】本願の発明の一従来例を示す側断面図である。
31 Si基板 43 多結晶Si膜 45 SiO2 膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成8年3月1日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図1】 本願の発明の第1具体例を工程順に示す側断
面図である。
面図である。
【図2】 下層側の多結晶Si膜上にSiO2 膜と上層
側の多結晶Si膜とフォトレジストとを順次に積層し、
SiO2 膜と上層側の多結晶Si膜との膜厚を変化させ
た場合の、上層側の多結晶Si膜におけるi線の反射率
を示すグラフである。
側の多結晶Si膜とフォトレジストとを順次に積層し、
SiO2 膜と上層側の多結晶Si膜との膜厚を変化させ
た場合の、上層側の多結晶Si膜におけるi線の反射率
を示すグラフである。
【図3】 本願の発明の一従来例を示す側断面図であ
る。
る。
【符号の説明】 31 Si基板 43 多結晶Si膜 45 SiO2 膜
【手続補正書】
【提出日】平成8年3月15日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0018
【補正方法】変更
【補正内容】
【0018】
【発明の実施の形態】 以下、高抵抗負荷型SRAMの
メモリセルの製造に適用した本願の発明の第1〜第3具
体例を、図1を参照しながら説明する。図1が、第1具
体例を示している。
メモリセルの製造に適用した本願の発明の第1〜第3具
体例を、図1を参照しながら説明する。図1が、第1具
体例を示している。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図1】 本願の発明の第1具体例を工程順に示す側断
面図である。
面図である。
【図2】 上層側多結晶Si膜の反射率とその膜厚との
関係を示す特性図である。
関係を示す特性図である。
【図3】 本願の発明の一従来例を示す側断面図であ
る。
る。
【符号の説明】11, 31 Si基板12,32 SiO2 膜(ゲート酸化膜) 13,33 ポリサイド層(ゲート電極) 21,41 ポリサイド層(拡散層に接続する配線) 23, 43 多結晶Si膜(上層側) 45 SiO2 膜
Claims (6)
- 【請求項1】 半導体基板上に負荷素子部を有する半導
体装置の製造方法において、 リソグラフィにおけるエネルギー線の反射率が極大にな
る膜厚よりも厚い膜厚の導電膜を前記半導体基板上に形
成する工程と、 前記リソグラフィ及びエッチングによって前記導電膜を
前記負荷素子部のパターンに加工する工程と、 前記負荷素子部の少なくとも膜厚を減少させる工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項2】 前記負荷素子部が抵抗素子であることを
特徴とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記負荷素子部が薄膜トランジスタの活
性層であることを特徴とする請求項1記載の半導体装置
の製造方法。 - 【請求項4】 異方性エッチングを前記負荷素子部に対
して行うことによって、前記膜厚を減少させることを特
徴とする請求項1記載の半導体装置の製造方法。 - 【請求項5】 前記膜厚と共に前記負荷素子部の線幅を
減少させることを特徴とする請求項1記載の半導体装置
の製造方法。 - 【請求項6】 酸化、窒化、窒化酸化または等方性エッ
チングの何れかを前記負荷素子部の露出面に対して行う
ことによって、前記膜厚及び前記線幅を減少させること
を特徴とする請求項5記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7346456A JPH09162307A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7346456A JPH09162307A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09162307A true JPH09162307A (ja) | 1997-06-20 |
Family
ID=18383560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7346456A Pending JPH09162307A (ja) | 1995-12-12 | 1995-12-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09162307A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194775B1 (en) | 1997-01-16 | 2001-02-27 | Nec Corporation | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same |
-
1995
- 1995-12-12 JP JP7346456A patent/JPH09162307A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6194775B1 (en) | 1997-01-16 | 2001-02-27 | Nec Corporation | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same |
US6358808B1 (en) | 1997-01-16 | 2002-03-19 | Nec Corporation | Semiconductor element with thermally nitrided film on high resistance film and method of manufacturing the same |
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