JPH07176691A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07176691A JPH07176691A JP32076093A JP32076093A JPH07176691A JP H07176691 A JPH07176691 A JP H07176691A JP 32076093 A JP32076093 A JP 32076093A JP 32076093 A JP32076093 A JP 32076093A JP H07176691 A JPH07176691 A JP H07176691A
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- Japan
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- capacitor
- deposited
- polysilicon
- layer
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Abstract
(57)【要約】
【目的】 キャパシタの電圧依存性を小さく保ったま
ま、高精度なキャパシタを形成する。 【構成】 メタル−シリサイド間のキャパシタ形成にお
いて、シリサイドをアニールし、表面にポリシリコンを
析出させ、析出ポリシリコンを酸化して、キャパシタ絶
縁膜とすることにより、高精度且つ電圧依存性の小さい
キャパシタ形成を行う。
ま、高精度なキャパシタを形成する。 【構成】 メタル−シリサイド間のキャパシタ形成にお
いて、シリサイドをアニールし、表面にポリシリコンを
析出させ、析出ポリシリコンを酸化して、キャパシタ絶
縁膜とすることにより、高精度且つ電圧依存性の小さい
キャパシタ形成を行う。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタを含む半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【従来の技術】従来、Ａ／Ｄコンバータ、Ｄ／Ａコンバ
ータに必要なキャパシタには、同一形状なら同一容量が
得られるという高精度であること、電圧の変化によって
容量が変化しないという電圧依存性が小さいこと等が要
求されている。
ータに必要なキャパシタには、同一形状なら同一容量が
得られるという高精度であること、電圧の変化によって
容量が変化しないという電圧依存性が小さいこと等が要
求されている。
【０００３】この電圧異存性を小さくする技術として
は、例えば、Ｐolycide ／Ｍetal Ｃapacitors Ｆor
Ｈigh Ｐrecision Ａ／Ｄ Ｃonverters （Ｔechnical
Ｄigest of １９８８ Ｉnternational Ｅlectron
Ｄevice Ｍeeting p.７８２〜p.７８５）がある。
は、例えば、Ｐolycide ／Ｍetal Ｃapacitors Ｆor
Ｈigh Ｐrecision Ａ／Ｄ Ｃonverters （Ｔechnical
Ｄigest of １９８８ Ｉnternational Ｅlectron
Ｄevice Ｍeeting p.７８２〜p.７８５）がある。
【０００４】この技術によるキャパシタの断面図を図１
に示す。従来は、上部、下部両電極ともポリシリコンで
あったものを、この技術では、電圧依存性を小さくする
ために、キャパシタ下部電極をシリサイドとし、上部電
極を配線に用いるメタルと共用している。
に示す。従来は、上部、下部両電極ともポリシリコンで
あったものを、この技術では、電圧依存性を小さくする
ために、キャパシタ下部電極をシリサイドとし、上部電
極を配線に用いるメタルと共用している。
【０００５】このような電極材料を用いることにより、
電極をシリコン基板やポリシリコンとしたときのように
電極内に空乏層が広がることを防ぎ、キャパシタの電圧
依存性を−３．０ppm ／Ｖに抑えている。
電極をシリコン基板やポリシリコンとしたときのように
電極内に空乏層が広がることを防ぎ、キャパシタの電圧
依存性を−３．０ppm ／Ｖに抑えている。
【０００６】図１において、１０は p型シリコン基板、
１２はフィールド酸化膜であり、この技術のプロセスフ
ローにおいて、下部電極１４として、ポリシリコン層１
６上にシリサイド層１８をパターニング及びエッチング
し、その後配線層間絶縁膜２０を堆積し、キャパシタと
なる領域をパターニング及びエッチングし、キャパシタ
絶縁膜２２をＣＶＤ法により堆積し、コンタクト孔２４
をパターニング及びエッチングする。そして、キャパシ
タ上部電極２６及び配線２８となるメタルを堆積し、パ
ターニング及びエッチングを行っている。
１２はフィールド酸化膜であり、この技術のプロセスフ
ローにおいて、下部電極１４として、ポリシリコン層１
６上にシリサイド層１８をパターニング及びエッチング
し、その後配線層間絶縁膜２０を堆積し、キャパシタと
なる領域をパターニング及びエッチングし、キャパシタ
絶縁膜２２をＣＶＤ法により堆積し、コンタクト孔２４
をパターニング及びエッチングする。そして、キャパシ
タ上部電極２６及び配線２８となるメタルを堆積し、パ
ターニング及びエッチングを行っている。
【０００７】
【発明が解決しようとする課題】しかしながら、上に述
べた従来の技術によると、キャパシタの電圧依存性は小
さくなる効果はあるが、キャパシタ絶縁膜を配線層間絶
縁膜に開けた孔にＣＶＤ法により堆積しているため、キ
ャパシタ領域の面積はエッチングで開けた孔の面積より
小さくなり、孔の内側に堆積するキャパシタ絶縁膜厚の
制御が困難であるため、キャパシタ精度が悪くなるとい
う問題点がある。
べた従来の技術によると、キャパシタの電圧依存性は小
さくなる効果はあるが、キャパシタ絶縁膜を配線層間絶
縁膜に開けた孔にＣＶＤ法により堆積しているため、キ
ャパシタ領域の面積はエッチングで開けた孔の面積より
小さくなり、孔の内側に堆積するキャパシタ絶縁膜厚の
制御が困難であるため、キャパシタ精度が悪くなるとい
う問題点がある。
【０００８】本発明は、前記従来の問題点を解決するべ
くなされたもので、キャパシタの電圧依存性を小さく保
ったまま、キャパシタ面積の誤差を小さくし、高精度な
キャパシタを形成する技術を提供することを目的とす
る。
くなされたもので、キャパシタの電圧依存性を小さく保
ったまま、キャパシタ面積の誤差を小さくし、高精度な
キャパシタを形成する技術を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、キャパシタ下
部電極となるポリシリコン及びシリサイド層を堆積する
工程と、配線層間膜を形成する工程と、キャパシタ下部
電極上にキャパシタとなる領域をパターニング及びエッ
チングする工程と、アニールによりシリサイド層上部に
ポリシリコンを析出させる工程と、析出したポリシリコ
ンを酸化してキャパシタ絶縁膜を形成する工程と、キャ
パシタ部分以外のコンタクト孔をパターニング及びエッ
チングする工程と、キャパシタ上部電極及び配線となる
メタルを堆積し、パターニング及びエッチングする工程
とを順次施すことにより、前記目的を達成したものであ
る。
部電極となるポリシリコン及びシリサイド層を堆積する
工程と、配線層間膜を形成する工程と、キャパシタ下部
電極上にキャパシタとなる領域をパターニング及びエッ
チングする工程と、アニールによりシリサイド層上部に
ポリシリコンを析出させる工程と、析出したポリシリコ
ンを酸化してキャパシタ絶縁膜を形成する工程と、キャ
パシタ部分以外のコンタクト孔をパターニング及びエッ
チングする工程と、キャパシタ上部電極及び配線となる
メタルを堆積し、パターニング及びエッチングする工程
とを順次施すことにより、前記目的を達成したものであ
る。
【００１０】
【作用】本発明によれば、キャパシタ下部電極となるシ
リサイドの加工後、配線層間膜を堆積し、キャパシタ領
域をパターニング及びエッチングした後、アニールによ
り、シリサイド表面にポリシリコンを析出させ、そのポ
リシリコンを酸化することにより、キャパシタ領域の面
積を変えることなく、キャパシタ絶縁膜を堆積でき、そ
の後、コンタクトのパターニング及びエッチングを行
い、キャパシタ上部電極及び配線を形成することによ
り、高精度のキャパシタを実現することができる。
リサイドの加工後、配線層間膜を堆積し、キャパシタ領
域をパターニング及びエッチングした後、アニールによ
り、シリサイド表面にポリシリコンを析出させ、そのポ
リシリコンを酸化することにより、キャパシタ領域の面
積を変えることなく、キャパシタ絶縁膜を堆積でき、そ
の後、コンタクトのパターニング及びエッチングを行
い、キャパシタ上部電極及び配線を形成することによ
り、高精度のキャパシタを実現することができる。
【００１１】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。
説明する。
【００１２】以下、半導体の断面図を用いてキャパシタ
の製造工程を順を追って説明していくことにする。
の製造工程を順を追って説明していくことにする。
【００１３】まず図２に示すように、単結晶 p型シリコ
ン基板１０上に、 pウェル層３０及び nウェル層３２
（ツインウェル）を形成し、更に、素子分離のためのフ
ィールド酸化膜１２を形成する。
ン基板１０上に、 pウェル層３０及び nウェル層３２
（ツインウェル）を形成し、更に、素子分離のためのフ
ィールド酸化膜１２を形成する。
【００１４】次に図３に示すように、ゲート酸化を行
い、ゲート酸化膜３４を形成し、引続いてポリシリコン
層１６及びシリサイド層１８を堆積する。
い、ゲート酸化膜３４を形成し、引続いてポリシリコン
層１６及びシリサイド層１８を堆積する。
【００１５】次いで図４に示すように、ポリシリコン層
１６、及びシリサイド層１８をパターニング及びエッチ
ングし、キャパシタ下部電極１４、ＮＭＯＳ（トランジ
スタ）ゲート３６及びＰＭＯＳ（トランジスタ）ゲート
３８を形成し、更にＮＭＯＳ（トランジスタ）ソース／
ドレイン領域４０及びＰＭＯＳ（トランジスタ）ソース
／ドレイン領域４２を形成する。図４では、ＮＭＯＳト
ランジスタのソース／ドレインをＬＤＤ構造、ＰＭＯＳ
トランジスタのソース／ドレインを通常の構造としたも
のを示している。
１６、及びシリサイド層１８をパターニング及びエッチ
ングし、キャパシタ下部電極１４、ＮＭＯＳ（トランジ
スタ）ゲート３６及びＰＭＯＳ（トランジスタ）ゲート
３８を形成し、更にＮＭＯＳ（トランジスタ）ソース／
ドレイン領域４０及びＰＭＯＳ（トランジスタ）ソース
／ドレイン領域４２を形成する。図４では、ＮＭＯＳト
ランジスタのソース／ドレインをＬＤＤ構造、ＰＭＯＳ
トランジスタのソース／ドレインを通常の構造としたも
のを示している。
【００１６】次いで図５に示すように、配線層間絶縁膜
４４を堆積し、キャパシタとなる領域４６をパターニン
グ及びエッチングする。
４４を堆積し、キャパシタとなる領域４６をパターニン
グ及びエッチングする。
【００１７】次ぎに図６に示すように、アニールを行
い、キャパシタ領域４６のシリサイド層１８表面にポリ
シリコン層４８を析出させる（逆にいうと、シリサイド
層１８をしずめる）。
い、キャパシタ領域４６のシリサイド層１８表面にポリ
シリコン層４８を析出させる（逆にいうと、シリサイド
層１８をしずめる）。
【００１８】次いで図７に示されるように、酸化を行
い、析出ポリシリコン層４８を酸化させ、キャパシタ絶
縁膜５０を形成する。
い、析出ポリシリコン層４８を酸化させ、キャパシタ絶
縁膜５０を形成する。
【００１９】最後に図８に示すように、コンタクト２４
をパターニング及びエッチングし、メタルを堆積し、引
続きキャパシタ上部電極２６及び配線２８をパターニン
グ及びエッチングする。
をパターニング及びエッチングし、メタルを堆積し、引
続きキャパシタ上部電極２６及び配線２８をパターニン
グ及びエッチングする。
【００２０】又、メタル配線を２層以上行う場合は、更
に配線層間膜を堆積し、ビア（ＶＩＡ）ホールのパター
ニング及びエッチング、メタル層の堆積及びそれに引続
く配線のパターニング及びエッチングを繰返す。
に配線層間膜を堆積し、ビア（ＶＩＡ）ホールのパター
ニング及びエッチング、メタル層の堆積及びそれに引続
く配線のパターニング及びエッチングを繰返す。
【００２１】
【発明の効果】以上説明したとおり本発明によれば、キ
ャパシタ絶縁膜の形成にあたり、シリサイド層のアニー
ルにより析出したポリシリコンを酸化して形成する方法
をとることにより、配線層間膜に開けたキャパシタ領域
の面積を変えることなく形成することができるため、従
来技術より、優れた精度でキャパシタを形成することが
できるという効果を有する。
ャパシタ絶縁膜の形成にあたり、シリサイド層のアニー
ルにより析出したポリシリコンを酸化して形成する方法
をとることにより、配線層間膜に開けたキャパシタ領域
の面積を変えることなく形成することができるため、従
来技術より、優れた精度でキャパシタを形成することが
できるという効果を有する。
【００２２】又、キャパシタの基本構成は従来技術を損
ねないため、従来技術同様の小さな電圧依存性を保つこ
とができる。
ねないため、従来技術同様の小さな電圧依存性を保つこ
とができる。
【図１】従来のキャパシタ製造工程を示す半導体の断面
図
図
【図２】本実施例によるキャパシタ製造工程において、
基板上にフィールド酸化膜を形成した様子を示す断面図
基板上にフィールド酸化膜を形成した様子を示す断面図
【図３】同じく、その上にポリシリコン及びシリサイド
を堆積した様子を示す断面図
を堆積した様子を示す断面図
【図４】同じく、キャパシタ下部電極を形成した様子を
示す断面図
示す断面図
【図５】同じく、その上に配線層間絶縁膜を堆積した様
子を示す断面図
子を示す断面図
【図６】同じく、シリサイド表面にポリシリコンを析出
させた様子を示す断面図
させた様子を示す断面図
【図７】同じく、析出ポリシリコン層の酸化によりキャ
パシタ絶縁膜を形成した様子を示す断面図
パシタ絶縁膜を形成した様子を示す断面図
【図８】同じく、上部電極、配線等を形成し、完成され
たキャパシタを示す断面図
たキャパシタを示す断面図
１０… p型シリコン基板 １２…フィールド酸化膜 １４…下部電極 １６…ポリシリコン層 １８…シリサイド層 ２２…キャパシタ絶縁膜 ２４…コンタクト孔 ２６…キャパシタ上部電極 ２８…配線 ４６…キャパシタ領域 ４８…析出ポリシリコン層 ５０…キャパシタ絶縁膜
Claims (1)
- 【請求項１】キャパシタ下部電極となるポリシリコン及
びシリサイド層を堆積する工程と、 配線層間膜を形成する工程と、 キャパシタ下部電極上にキャパシタとなる領域をパター
ニング及びエッチングする工程と、 アニールによりシリサイド層上部にポリシリコンを析出
させる工程と、 析出したポリシリコンを酸化してキャパシタ絶縁膜を形
成する工程と、 キャパシタ部分以外のコンタクト孔をパターニング及び
エッチングする工程と、 キャパシタ上部電極及び配線となるメタルを堆積し、パ
ターニング及びエッチングする工程と、 を順次施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32076093A JPH07176691A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32076093A JPH07176691A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176691A true JPH07176691A (ja) | 1995-07-14 |
Family
ID=18124962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32076093A Pending JPH07176691A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5222280B2 (ja) * | 2007-03-08 | 2013-06-26 | ローム株式会社 | コンデンサ |
-
1993
- 1993-12-21 JP JP32076093A patent/JPH07176691A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5222280B2 (ja) * | 2007-03-08 | 2013-06-26 | ローム株式会社 | コンデンサ |
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