KR100240249B1 - 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 - Google Patents

서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100240249B1
KR100240249B1 KR1019970014832A KR19970014832A KR100240249B1 KR 100240249 B1 KR100240249 B1 KR 100240249B1 KR 1019970014832 A KR1019970014832 A KR 1019970014832A KR 19970014832 A KR19970014832 A KR 19970014832A KR 100240249 B1 KR100240249 B1 KR 100240249B1
Authority
KR
South Korea
Prior art keywords
gate electrode
film
gate
gate oxide
oxide film
Prior art date
Application number
KR1019970014832A
Other languages
English (en)
Other versions
KR19980077641A (ko
Inventor
이원우
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970014832A priority Critical patent/KR100240249B1/ko
Publication of KR19980077641A publication Critical patent/KR19980077641A/ko
Application granted granted Critical
Publication of KR100240249B1 publication Critical patent/KR100240249B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판상에 제 1 게이트 산화막 및 제 1 게이트 전극막을 순차적으로 형성하는 공정과, 상기 제 1 게이트 전극막상에 제 1 및 2 게이트 전극 형성 영역을 정의하여 상기 제 1 게이트 전극 형성 영역상의 제 1 게이트 전극막 및 그 하부의 상기 제 1 게이트 산화막을 식각하는 공정과, 상기 제 1 게이트 산화막이 식각된 제 1 게이트 전극 형성 영역을 포함하여 반도체 기판상에 제 2 게이트 산화막 및 제 2 게이트 전극막을 순차적으로 형성하는 공정과, 상기 제 2 게이트 산화막은 상기 제 1 게이트 산화막의 두께와 서로 다른 두께를 갖고, 상기 제 2 게이트 전극막을 식각하여 상기 제 1 게이트 전극 형성 영역상에 제 1 게이트 전극을 형성하는 공정과, 상기 제 2 게이트 전극 형성 영역상의 상기 제 2 게이트 산화막 및 상기 제 1 게이트 전극막을 식각하여 제 2 게이트 전극을 형성하는 공정을 포함한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 하나의 반도체 칩상에서 차별화된 게이트 산화막 및 게이트 전극을 형성할 수 있고, 따라서 메모리 소자 및 로직 회로의 특성을 열화시키지 않고 하나의 칩상에 구현할 수 있다.

Description

서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법
본 발명은 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 DRAM과 로직(logic) 회로를 하나의 칩내에 구현할 수 있도록 게이트 산화막의 두께를 변화시키고, 게이트 전극막을 다르게 형성할 수 있는 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법에 관한 것이다.
일반적인 모오스 트랜지스터의 제조 공정에 있어서, 한 칩 내의 게이트 산화막 두께는 같으며 게이트 구조도 한 가지를 사용한다.
그러나, 복합제품을 한 칩에 구현하게 되면 각 영역별로 동작전압이 달라지고, 모오스 트랜지스터의 크기도 달라짐에 따라 한 칩 내에서도 게이트 산화막 두께나 게이트 구조를 달리 해야 할 필요성이 증대되고 있다.
예를 들면, DRAM 제품에서는 셀의 트랜스퍼 게이트(transfer gate)로 사용하는 모오스 트랜지스터의 턴 온(turn on) 게이트 전압은 소오스/드레인에 인가되는 전압보다 크기 때문에 게이트 산화막의 신뢰성 문제로 인해 로직 제품보다 두꺼운 게이트 산화막을 사용하게 된다.
이와 같은 특성으로 인해 DRAM과 일반 로직을 한 칩에서 구현하는 복합 제품에 있어서 동일 게이트 산화막과 게이트를 사용할 경우 어느 한 쪽의 특성을 얻지 못하게 되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 메모리 소자와 로직 회로를 한 칩 내에 구현할 수 있도록 서로 다른 게이트 산화막 두께 및 서로 다른 구조의 게이트 전극을 형성시키는 방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1H는 본 발명의 1 실시예에 따른 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도;
도 2A 내지 도 2H는 본 발명의 2 실시예에 따른 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10, 50 : 반도체 기판 12, 52 : 소자분리영역
14, 54 : 제 1 게이트 산화막 16, 56 : 제 1 게이트 전극막
20, 62 : 제 2 게이트 산화막 22, 68 : 제 2 게이트 전극막
24, 70 : 제 1 게이트 전극 28, 74 : 제 2 게이트 전극
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명에 의하면, 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법은, 반도체 기판상에 제 1 게이트 산화막 및 제 1 게이트 전극막을 순차적으로 형성하는 공정과; 상기 제 1 게이트 전극막상에 제 1 및 2 게이트 전극 형성 영역을 정의하여 상기 제 1 게이트 전극 형성 영역상의 제 1 게이트 전극막 및 그 하부의 상기 제 1 게이트 산화막을 식각하는 공정과; 상기 제 1 게이트 산화막이 식각된 제 1 게이트 전극 형성 영역을 포함하여 반도체 기판상에 제 2 게이트 산화막 및 제 2 게이트 전극막을 순차적으로 형성하는 공정과; 상기 제 2 게이트 산화막은 상기 제 1 게이트 산화막의 두께와 서로 다른 두께를 갖고, 상기 제 2 게이트 전극막을 식각하여 상기 제 1 게이트 전극 형성 영역상에 제 1 게이트 전극을 형성하는 공정과; 상기 제 2 게이트 전극 형성 영역상의 상기 제 2 게이트 산화막 및 상기 제 1 게이트 전극막을 식각하여 제 2 게이트 전극을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 게이트 전극은 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막과 폴리실리콘막 및 실리사이드막, 그리고 절연막이 순차적으로 적층된 다층막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 게이트 전극은 폴리실리콘막과 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막중 어느 하나이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 하나의 반도체 기판상에 메모리 셀 트랜지스터 및 모오스 트랜지스터가 동시에 형성되는 반도체 장치에 있어서, 상기 반도체 기판상에 모오스 트랜지스터의 게이트 산화막 및 게이트 전극막을 순차적으로 형성하는 공정과; 상기 메모리 셀 트랜지스터 영역의 상기 모오스 트랜지스터의 게이트 전극막 및 그 하부의 상기 게이트 산화막을 식각하는 공정과; 상기 메모리 셀 트랜지스터 영역을 포함하여 반도체 기판상에 메모리 셀 트랜지스터의 게이트 산화막 및 게이트 전극막을 순차적으로 형성하는 공정과; 상기 메모리 셀 트랜지스터의 게이트 전극막을 식각하여 메모리 셀 트랜지스터의 게이트 전극을 형성하는 공정과; 상기 모오스 트랜지스터 영역의 상기 메모리 셀 트랜지스터의 게이트 산화막과 상기 모오스 트랜지스터의 게이트 전극막을 식각하여 상기 모오스 트랜지스터의 게이트 전극을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 메모리 셀 트랜지스터의 게이트 전극은 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막과 폴리실리콘막 및 실리사이드막, 그리고 절연막이 순차적으로 적층된 다층막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 모오스 트랜지스터의 게이트 전극은 폴리실리콘막과 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막중 어느 하나이다.
(작용)
본 발명은 하나의 반도체 칩내에 서로 다른 두께를 갖는 게이트 산화막 및 서로 다른 구조의 게이트 전극이 형성되도록 한다.
이하, 도 1 내지 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
(실시예 1)
도 1A 내지 도 1H는 본 발명의 1 실시예에 따른 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도이다.
도 1A를 참조하면, 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법은 먼저, 반도체 기판(10)상에 활성영역(a1, a2)과 비활성영역(b)을 정의하여 소자분리영역(12)을 형성한다.
이 때, 상기 소자분리영역(12)은 필드산화막 또는 트렌치 산화막으로 형성된다.
도 1B에 있어서, 상기 소자분리영역(12)을 포함하여 반도체 기판(10)상에 소정 두께의 제 1 게이트 산화막(14)을 형성하고 이어서, 폴리실리콘막 등으로 제 1 게이트 전극막(16)을 형성한다.
일측 활성영역(a1)의 상기 제 1 게이트 전극막(16)이 노출되도록 제 1 포토레지스트 패턴(18)을 형성한다. 다음, 상기 제 1 포토레지스트 패턴(18)을 마스크로 사용하여 상기 제 1 게이트 전극막(16) 및 제 1 게이트 산화막(14)을 식각하여 도 1C에 도시된 바와 같이, 상기 일측 활성영역(a1)의 반도체 기판(10)이 노출되도록 한다.
이 때, 상기 제 1 게이트 전극막(16)의 식각은 등방성(isotropic) 또는 이방성(anisotropic) 식각 방법을 사용한다.
그리고, 도 1D를 참조하면, 상기 제 1 포토레지스트 패턴(18)을 제거한 후, 상기 일측 활성영역(a1)을 포함하여 상기 제 1 게이트 전극막(16)상에 제 2 게이트 산화막(20)을 형성한다.
이 때, 상기 제 2 게이트 산화막(20)은 열산화막 공정 등을 통해 형성되며, 그 두께(t2)는 상기 제 1 게이트 산화막(14)의 두께(t1)와 서로 다른 두께를 갖도록 형성된다.
상기 제 2 게이트 산화막(20)상에 제 2 게이트 전극막(22)을 형성한다.
이 때, 상기 제 2 게이트 전극막(22)은 폴리실리콘막과 실리사이드막이 순차적으로 적층된 다층막 또는 폴리실리콘막 및 실리사이드막, 그리고 절연막이 순차적으로 적층된 다층막이다.
다음, 도 1E에 있어서, 상기 일측 활성영역상(a1)의 상기 제 2 게이트 전극막(22)을 식각하여 제 1 게이트 전극(24)을 형성한다.
도 1F를 참조하면, 상기 제 1 게이트 전극(24)이 형성된 일측 활성영역(a1)을 보호하고, 타측 활성영역(a2)상에 제 2 게이트 전극을 형성하기 위한 제 2 포토레지스트 패턴(26)을 형성한다.
도 1G에 있어서, 상기 제 2 포토레지스트 패턴(26)을 마스크로 사용하여 상기 제 2 게이트 산화막(20) 및 제 1 게이트 전극막(16)을 식각한다.
마지막으로, 상기 제 2 포토레지스트 패턴(26)을 제거하면 도 1H에 도시된 바와 같이, 하나의 반도체 기판(10)상에 서로 다른 게이트 산화막(14, 20) 두께 및 게이트 전극(24, 28) 구조를 갖는 반도체 장치가 형성된다.
(실시예 2)
도 2A 내지 도 2H는 본 발명의 2 실시예에 따른 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법을 순차적으로 보여주는 공정도이다.
도 2A를 참조하면, 하나의 반도체 기판(50)상에 메모리 셀 트랜지스터 및 모오스 트랜지스터가 동시에 형성되는 반도체 장치에 있어서, 반도체 기판(50)상에 활성영역(a)과 비활성영역(b)을 정의하여 소자분리영역(52)을 형성한다.
이 때, 상기 소자분리영역(52)은 필드산화막 또는 트렌치 산화막으로 형성된다.
도 2B에 있어서, 상기 소자분리영역(52)을 포함하여 반도체 기판(50)상에 모오스 트랜지스터의 게이트 산화막(54)을 형성하고 이어서, 폴리실리콘막 등으로 모오스 트랜지스터의 게이트 전극막(56)을 형성한다.
이 때, 상기 모오스 트랜지스터의 게이트 전극막(56)상에 미세 패턴 형성시 사진공정 마진(margin)을 줄 수 있는 ARC(Anti Reflect Coating)막(58)을 형성할 수도 있다.
도 2C를 참조하면, 상기 메모리 셀 트랜지스터 영역의 상기 모오스 트랜지스터의 게이트 전극막(56)이 노출되도록 제 1 포토레지스트 패턴(60)을 형성한다. 그리고, 상기 제 1 포토레지스트 패턴(60)을 마스크로 사용하여 상기 모오스 트랜지스터의 게이트 전극막(56) 및 게이트 산화막(54)을 식각하여 상기 메모리 셀 트랜지스터 영역의 반도체 기판(50)이 노출되도록 한다.
이 때, 모오스 트랜지스터의 게이트 전극막(56)의 식각은 등방성(isotropic) 또는 이방성(anisotropic) 식각 방법을 사용한다.
그리고, 도 2D를 참조하면, 상기 제 1 포토레지스트 패턴(60)을 제거한 후, 상기 메모리 셀 트랜지스터 영역을 포함하여 상기 모오스 트랜지스터의 게이트 전극막(56)상에 메모리 셀 트랜지스터의 게이트 산화막(62)을 형성한다.
이 때, 상기 메모리 셀 트랜지스터의 게이트 산화막(62)은 열산화막 공정 등을 통해 형성되며, 그 두께(t2)는 상기 모오스 트랜지스터의 게이트 산화막(54)의 두께(t1)보다 상대적으로 더 두껍게 형성된다.
상기 메모리 셀 트랜지스터의 게이트 산화막(62)상에 메모리 셀 트랜지스터의 게이트 전극막(68)을 형성한다.
이 때, 상기 메모리 셀 트랜지스터의 게이트 전극막(68)은 도핑된 폴리실리콘막(64) 및 텅스텐 실리사이드막(65)을 순차적으로 적층하거나 도핑된 폴리실리콘막(64) 및 텅스텐 실리사이드막(65), 그리고 절연막(66)을 순차적으로 적층하여 형성한다.
그리고, 상기 텅스텐 실리사이드막(65)은 상기 폴리실리콘막(64)상에 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition)등의 방법을 사용하여 증착된다.
다음, 도 2E에 있어서, 상기 메모리 셀 트랜지스터 영역의 상기 메모리 셀 트랜지스터의 게이트 전극막(68)을 식각하여 메모리 셀 트랜지스터 게이트 전극(70)을 형성한다.
도 2F를 참조하면, 상기 메모리 셀 트랜지스터 영역을 보호하고, 상기 모오스 트랜지스터의 게이트 전극을 형성하기 위한 제 2 포토레지스트 패턴(72)을 형성한다.
상기 제 2 포토레지스트 패턴(72)을 마스크로 사용하여 상기 메모리 셀 트랜지스터의 게이트 산화막(62) 또는 상기 ARC막(58), 그리고 상기 모오스 트랜지스터의 게이트 전극막(56)을 식각한다.
마지막으로, 상기 제 2 포토레지스트 패턴(72)을 제거하면 도 2H에 도시된 바와 같이, 하나의 반도체 기판(50)상에 서로 다른 게이트 산화막(54, 62) 두께 및 게이트 전극(70, 74) 구조를 갖는 반도체 장치가 형성된다.
이 때, 상기 소자분리영역(52)상에는 상기 메모리 셀 트랜지스터 및 모오스 트랜지스터의 게이트 전극 형성시 발생되는 부수적인 잔여막(76)이 형성될 수 있으나 실제 소자의 동작에는 영향을 주지 않게 된다.
이어서, 상기 모오스 트랜지스터의 게이트 전극(74) 상부 및 게이트 전극 양측의 소오스/드레인 영역에 실리사이드화 공정으로 실리사이드막을 더 형성할 수도 있다.
본 발명은 하나의 반도체 칩상에서 차별화된 게이트 산화막 및 게이트 전극을 형성할 수 있고, 따라서 메모리 소자 및 로직 회로의 특성을 열화시키지 않고 하나의 칩상에 구현할 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판(10)상에 제 1 게이트 산화막(14) 및 제 1 게이트 전극막(16)을 순차적으로 형성하는 공정과;
    상기 제 1 게이트 전극막(16)상에 제 1 및 2 게이트 전극 형성 영역을 정의하여 상기 제 1 게이트 전극 형성 영역상의 제 1 게이트 전극막(16) 및 그 하부의 상기 제 1 게이트 산화막(14)을 식각하는 공정과;
    상기 제 1 게이트 산화막(14)이 식각된 제 1 게이트 전극 형성 영역을 포함하여 반도체 기판(10)상에 제 2 게이트 산화막(20) 및 제 2 게이트 전극막(22)을 순차적으로 형성하는 공정과;
    상기 제 2 게이트 산화막(20)은 상기 제 1 게이트 산화막(14)의 두께와 서로 다른 두께를 갖고,
    상기 제 2 게이트 전극막(22)을 식각하여 상기 제 1 게이트 전극 형성 영역상에 제 1 게이트 전극(24)을 형성하는 공정과;
    상기 제 2 게이트 전극 형성 영역상의 상기 제 2 게이트 산화막(20) 및 상기 제 1 게이트 전극막(16)을 식각하여 제 2 게이트 전극(28)을 형성하는 공정을 포함하는 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 전극(24)은 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막과 폴리실리콘막 및 실리사이드막, 그리고 절연막이 순차적으로 적층된 다층막 중 어느 하나인 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 전극(28)은 폴리실리콘막과 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막중 어느 하나인 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법.
  4. 하나의 반도체 기판(50)상에 메모리 셀 트랜지스터 및 모오스 트랜지스터가 동시에 형성되는 반도체 장치에 있어서,
    상기 반도체 기판(50)상에 모오스 트랜지스터의 게이트 산화막(54) 및 게이트 전극막(56)을 순차적으로 형성하는 공정과;
    상기 메모리 셀 트랜지스터 영역의 상기 모오스 트랜지스터의 게이트 전극막(56) 및 그 하부의 상기 게이트 산화막(54)을 식각하는 공정과;
    상기 메모리 셀 트랜지스터 영역을 포함하여 반도체 기판(50)상에 메모리 셀 트랜지스터의 게이트 산화막(62) 및 게이트 전극막(68)을 순차적으로 형성하는 공정과;
    상기 메모리 셀 트랜지스터의 게이트 전극막(68)을 식각하여 메모리 셀 트랜지스터의 게이트 전극(70)을 형성하는 공정과;
    상기 모오스 트랜지스터 영역의 상기 메모리 셀 트랜지스터의 게이트 산화막(62)과 상기 모오스 트랜지스터의 게이트 전극막(56)을 식각하여 상기 모오스 트랜지스터의 게이트 전극(74)을 형성하는 공정을 포함하는 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 메모리 셀 트랜지스터의 게이트 전극(70)은 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막과 폴리실리콘막 및 실리사이드막, 그리고 절연막이 순차적으로 적층된 다층막 중 어느 하나인 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 모오스 트랜지스터의 게이트 전극(74)은 폴리실리콘막과 폴리실리콘막 및 실리사이드막이 순차적으로 적층된 다층막중 어느 하나인 서로 다른 게이트 산화막 및 게이트 전극을 갖는 반도체 장치의 제조 방법.
KR1019970014832A 1997-04-22 1997-04-22 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 KR100240249B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970014832A KR100240249B1 (ko) 1997-04-22 1997-04-22 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970014832A KR100240249B1 (ko) 1997-04-22 1997-04-22 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR19980077641A KR19980077641A (ko) 1998-11-16
KR100240249B1 true KR100240249B1 (ko) 2000-01-15

Family

ID=19503493

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970014832A KR100240249B1 (ko) 1997-04-22 1997-04-22 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR100240249B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319759B1 (en) * 1998-08-10 2001-11-20 International Business Machines Corporation Method for making oxide

Also Published As

Publication number Publication date
KR19980077641A (ko) 1998-11-16

Similar Documents

Publication Publication Date Title
JPH10256511A (ja) 半導体デバイスの製造方法
KR100287009B1 (ko) 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법
JP2944903B2 (ja) 電界効果型トランジスタの製造方法
KR100328810B1 (ko) 반도체 장치를 위한 콘택 구조 및 제조 방법
US6630718B1 (en) Transistor gate and local interconnect
JP2000077618A (ja) 半導体装置およびその製造方法
KR100240249B1 (ko) 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법
KR100386455B1 (ko) 복합 반도체 메모리소자의 제조방법
JP3419792B2 (ja) 半導体装置の製造方法
KR100640574B1 (ko) 반도체 메모리 소자의 제조방법
KR100480894B1 (ko) 복합 반도체 장치의 제조방법
JP2809131B2 (ja) 半導体装置の製造方法
KR100475715B1 (ko) Mml반도체소자 제조방법
KR920009748B1 (ko) 적층형 캐패시터셀의 구조 및 제조방법
KR20000013433A (ko) 선택적 금속 실리사이드막 형성방법
KR0148503B1 (ko) 반도체 장치의 캐패시터와 그 제조방법
KR100244411B1 (ko) 반도체장치 제조방법
KR0146245B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100515008B1 (ko) 복합 반도체 소자의 제조방법
KR100240096B1 (ko) 반도체장치의 소자 제조방법
JPH10189901A (ja) 半導体装置の製造方法
KR100481985B1 (ko) 고집적 mml반도체소자 제조방법
JP3252980B2 (ja) 半導体装置の製造方法
KR100325460B1 (ko) 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법
JP2874816B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071001

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee