KR100325460B1 - 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 - Google Patents

비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100325460B1
KR100325460B1 KR1019990057558A KR19990057558A KR100325460B1 KR 100325460 B1 KR100325460 B1 KR 100325460B1 KR 1019990057558 A KR1019990057558 A KR 1019990057558A KR 19990057558 A KR19990057558 A KR 19990057558A KR 100325460 B1 KR100325460 B1 KR 100325460B1
Authority
KR
South Korea
Prior art keywords
forming
film
gate
semiconductor device
conductive film
Prior art date
Application number
KR1019990057558A
Other languages
English (en)
Other versions
KR20010056125A (ko
Inventor
최국선
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990057558A priority Critical patent/KR100325460B1/ko
Publication of KR20010056125A publication Critical patent/KR20010056125A/ko
Application granted granted Critical
Publication of KR100325460B1 publication Critical patent/KR100325460B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체 소자의 제조 방법에 있어서, 게이트용 도전막의 측면 스페이서를 질화막으로 보호함으로써 비트 라인 콘택홀의 오정렬로 인하여 비트 라인과 게이트용 도전막이 쇼트되는 현상을 방지하기 위한 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 전극 및 게이트용 스페이서를 포함하는 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 덮이도록 기판 상에 제 1 보호막을 형성하는 단계와, 상기 제 1 보호막 상에 희생용 산화막을 형성한 후에, 제 1 보호막이 노출되도록 희생용 산화막을 에치백 하는 단계와, 상기 노출된 제 1 보호막 상부에 소정 패턴으로 희생용 도전막을 형성하는 단계와, 상기 희생용 도전막 측면에 제 2 보호막을 스페이서로 형성하는 단계와, 상기 희생용 도전막을 제거하는 단계와, 상기 제 2 보호막 및 제 1 보호막을 소정 형태로 식각하여 쇼트 방지용 보호막을 형성하는 단계와, 상기 결과물 상에 층간 절연막을 형성한 후에 트랜지스터의 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀 측면에 콘택홀 스페이서 및 소오스/드레인 영역에 접촉되도록 비트 라인을 형성하는 단계를 포함한다.

Description

비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한 반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE FOR PREVENTING BIT LINE FROM BEING SHORTED TO CONDUCTING LAYER OF GATE ELECTRODE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 콘택홀(Contact Hole)의 오정렬(Misalign)에 의하여, 비트 라인과 게이트용 도전막이 쇼트되는 것을 방지하기 위한 방법에 관한 것이다.
최근에 반도체 소자의 집적도가 증가함에 따라, 미세한 패턴의 구조를 정밀하게 형성하는 방법이 요구되고 있다. 특히, 0.13 ㎛ 테크날러지(Technology)의 공정과 같이 최근에 고집적화 되어 가고 있는 반도체 설계 기술에 있어서 메모리 셀 구조의 집적화는 반도체 기술의 핵심이라고 할 수 있다.
상기와 같이 점차로 집적도가 증가되고 있는 상황에서 나타나는 많은 문제점 중의 하나는, 트랜지스터와 트랜지스터 사이에 콘택홀을 형성하고, 드레인 전극 또는 소오스 전극과 접촉되도록 비트 라인을 형성하는 과정에서 콘택홀의 폭이 좁기 때문에, 오정렬이 발생하고 그에 따라 게이트 전극 측면의 스페이서(Spacer)가 과도하게 식각되어, 상기 비트 라인과 게이트용 도전막이 쇼트되는 현상이다.
도 1에는 상기와 같이, 비트 라인과 게이트용 도전막이 쇼트된 경우의 단면도를 도시한 것이다. 도 1을 참조하면, 종래의 제조 방법은 반도체 기판(11) 상에 소자 분리막(12)을 형성하여 액티브 영역을 한정한다. 소자 분리막(12)이 형성되지 않은 액티브 영역에는 게이트 산화막(13)과 게이트용 도전막(14) 및 하드 마스크막(15)을 순차적으로 적층하고, 포토 리소그라피(Photo Lithography) 공정을 통하여 일정 모양으로 패터닝 한다. 그리고, 측면에는 스페이서(17)를 형성함으로써 게이트 전극을 완성한다.
반면에, 소자 분리막(12)이 형성된 영역은 게이트 산화막 없이, 게이트용 도전막(14)과 하드 마스크막(15)을 적층하여 일정 모양으로 패터닝한 후에, 측면에 스페이서(17)를 형성함으로써 게이트 전극을 완성한다.
상기에서 액티브 영역의 반도체 기판(11)에는 저농도 불순물 도핑 영역(16a)과 고농도 불순물 도핑 영역(16b)을 형성하여 각각 소오스(Source) 영역과 드레인(Drain) 영역을 한정한다.
그 후에, 게이트 산화막(13), 게이트용 도전막(14), 하드 마스크막(15) 및 스페이서(17)로 형성된 게이트 전극 상에 층간 절연막(18)을 형성하고, 소오스/드레인 영역(16b)이 노출되도록 콘택홀을 형성한다. 그리고 나서, 층간 절연막(18)의 측면이 식각되는 것을 방지하기 위하여 콘택홀 스페이서(19)를 형성한 후에 상기 소오스/드레인 영역(16b)과 접촉되도록 비트 라인(20)을 형성한다.
그러나, 집적도가 증가함에 따라 상기와 같이, 트랜지스터와 트랜지스터 사이의 콘택홀의 폭이 더욱 좁아지고, 그에 따라 상부에 형성되는 층간 절연막과 콘택홀 사이에 정렬이 제대로 되지 않는 경우가 자주 발생한다.
특히, 상기와 같은 오정렬이 심하게 발생하는 경우에는 층간 절연막의 측면에 콘택홀 스페이서를 형성하더라도, 게이트 전극 측면에 스페이서가 과도하게 식각되어 게이트용 도전막이 노출되고, 그에 따라 비트 라인과 게이트용 도전막이 쇼트되는 현상이 발생한다.
따라서, 반도체 소자에서 오동작이 발생하게 되고, 제품의 신뢰성을 확보하기가 어려울 뿐만 아니라, 제품의 불량을 미연에 방지하기 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 게이트 전극의 측면 스페이서가 식각되는 것을 방지하기 위한 보호막을 형성함으로써, 비트 라인과 게이트용 도전막이 쇼트되는 것을 방지하는 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 제조 방법에 있어서, 비트 라인과 게이트용 도전막이 쇼트된 경우를 나타내는 단면도,
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 따른 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
101: 반도체 기판 102: 소자 분리막
103: 게이트 산화막 104: 게이트용 도전막
105: 하드 마스크막 106: 불순물 이온 주입 영역
107: 스페이서 108: 제 1 보호막
109: 희생용 산화막 110: 희생용 도전막
111: 제 2 보호막 112: 쇼트 방지용 보호막
113: 층간 절연막 114: 콘택홀 스페이서
115: 비트 라인
상기한 목적을 달성하기 위하여, 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 트랜지스터를 형성하는 단계와, 상기 트랜지스터가 덮이도록 기판 상에 제 1 보호막을 형성하는 단계와, 상기 제 1 보호막 상에 희생용 산화막을 형성한 후에, 제 1 보호막이 노출되도록 희생용 산화막을 에치백(Etchback)하는 단계와, 상기 노출된 제 1 보호막 상부에 소정 패턴으로 희생용 도전막을 형성하는 단계와, 상기 희생용 도전막 측면에 제 2 보호막을 스페이서로 형성하는 단계와, 상기 희생용 도전막을 제거하는 단계와, 제 2 보호막 및 제 1 보호막을 소정 형태로 식각하여 쇼트 방지용 보호막을 형성하는 단계와, 층간 절연막을 형성한 후에 트랜지스터의 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계와, 콘택홀 스페이서 및 소오스/드레인 영역에 접촉되도록 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 및 제 2 보호막은 질화막을 사용하는 것을 특징으로 한다.
상기 제 1 보호막은 하부의 게이트용 스페이서 두께 정도로 형성하는 것을 특징으로 한다.
상기 희생용 도전막은 폴리 실리콘막을 사용하는 것을 특징으로 한다.
상기 희생용 도전막은 하부의 게이트용 도전막보다 폭을 좁게 형성하는 것을 특징으로 한다.
상기 희생용 도전막은 게이트용 도전막을 형성하는 과정에서 사용한 동일한 마스크를 이용하여, 노광 조건을 달리하여 형성하는 것을 특징으로 한다.
상기 제 2 보호막은 제 1 보호막 보다 2 배 내지 4 배의 두께로 형성하는 것을 특징으로 한다.
상기 쇼트 방지용 보호막 형성 단계는 게이트용 도전막이 노출되도록 하는 것을 특징으로 한다.
상기 쇼트 방지용 보호막은 게이트용 스페이서가 덮이도록 형성하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내기 위한 각 공정별 단면도를 도시한 것이다.
먼저, 도 2a를 참조하면 반도체 기판(101) 상에 액티브 영역을 한정하기 위한 소자 분리막(102)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 액티브 영역 및 소자 분리 영역에 각각 반도체 소자를 형성한다. 상기에서는 반도체 소자로서 트랜지스터를 형성하는 경우를 도시한 것이다.
액티브 영역에 반도체 소자를 형성하는 경우에는 게이트 산화막(103)과 게이트용 도전막(104), 하드 마스크막(105)을 순차적으로 적층하고 포토 리소그라피 공정을 통하여 소정의 형태로 패터닝 한다. 반면에, 소자 분리 영역에 반도체 소자를 형성하는 경우에는 소자 분리막(102)이 게이트 산화막의 역할을 하기 때문에, 게이트용 도전막(104)과 하드 마스크막(105)을 적층하여 소정 형태로 패터닝 한다.
다음으로, 도 2c에 도시된 바와 같이, 액티브 영역에 형성된 반도체 소자의 게이트 산화막(103), 게이트용 도전막(104), 하드 마스크막(105)의 측면과, 소자 분리 영역에 형성된 반도체 소자의 게이트용 도전막(104)과 하드 마스크막(105)의 측면에 각각 스페이서(107)를 형성하여 게이트 전극을 완성한다.
이 때, 액티브 영역에 형성되는 반도체 소자는 스페이서(107)를 형성하기 전에 저농도의 이온을 주입하여 저농도의 소오스/드레인 영역(106a)을 형성한 후에, 스페이서(107)를 차단막으로 하여 고농도의 이온을 주입함으로써 고농도의 소오스/드레인 영역(106b)을 한정한다.
그 후에, 도 2d에 도시된 바와 같이 게이트 전극이 덮이도록 반도체 기판 상에 제 1 보호막(108)을 형성하는데, 이 때, 상기 제 1 보호막(108)은 질화막을 사용하여 게이트용 스페이서(107)와 비슷한 두께로 형성한다.
그리고 나서, 도 2e에 도시된 바와 같이 제 1 보호막(108) 상에 희생용 산화막(109)을 증착한 후에 게이트 전극 상부의 제 1 보호막(108)이 노출되도록 상기 희생용 산화막(109)을 에치백 하여 평탄하게 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 희생용 도전막을 증착한 후에 리소그라피 공정을 통하여 소정 형태로 패터닝 한다. 이 때, 희생용 도전막(110)은 게이트용 도전막(104)과 동일하게 폴리 실리콘막을 사용하고, 그 폭은 게이트용 도전막(104)보다 좁게, 예를 들면 2/3 내지 3/4 정도로 형성한다.
상기 희생용 도전막(110)을 형성하기 위하여, 포토 마스크를 다시 제작할 필요 없이, 게이트용 도전막(104)을 형성하는데 사용하는 포토 마스크를 그대로 사용하고 노광 조건을 달리함으로써 임계 치수(Critical Dimension: CD)를 줄여서 형성할 수 있다. 이렇게, 희생용 도전막(110)의 폭을 좁게 형성하는 것은 측면에 형성될 제 2 도전막이 하부의 게이트용 스페이서(107)를 덮을 수 있도록 하기 위함이다.
그 후에, 도 2g에 도시된 바와 같이 희생용 도전막(110)이 덮이도록 제 1 보호막(109)과 동일한 질화막을 증착하고, 상기 희생용 도전막(110)이 노출되도록 식각하여 측면에 스페이서 형태로 제 2 보호막(111)을 형성한다. 상기 제 2 보호막(111)은 하부의 게이트용 스페이서(104)보다 폭이 넓게 형성될 뿐만 아니라, 제 1 보호막(109)의 두께보다 2 배 내지 4 배정도 두텁게 형성한다. 이 역시, 제 2 보호막(111)과 제 1 보호막(109)을 식각하여 형성하는 쇼트 방지용 보호막이 게이트용 스페이서(107)를 덮을 수 있도록 형성하기 위함이다.
그 다음으로는 도 2h에 도시된 바와 같이, 블랭킷(Blanket) 식각으로 상부의 희생용 도전막(110)과, 제 1 보호막(108) 상부의 희생용 산화막(109)을 모두 제거해 낸다. 이렇게 함으로써, 게이트 전극 상부에는 게이트용 스페이서(107) 정도의 두께를 갖는 제 1 보호막(108)과 게이트용 스페이서(107)보다 폭이 넓고, 제 1 보호막(108)보다 두텁게 형성된 스페이서 형태의 제 2 보호막(111)이 남게된다.
상기와 같은 구조의 결과물에서, 게이트 전극 상부 또는 반도체 기판 상부에 형성되어 있는 제 1 보호막(108)의 두께 정도가 제거되도록 블랭킷 식각을 통하여 제 1 및 제 2 보호막(108, 111)을 제거하면, 도 2i에 도시된 바와 같이, 게이트용 스페이서(107)를 덮어서 보호할 수 있도록 쇼트 방지용 보호막(112)이 형성된다.
이 때, 게이트 전극을 노출시키도록 블랭킷 식각을 진행하는 것은 후속 공정에서 금속 전극과 같은 연결 배선을 형성하는 과정에서, 게이트 전극과 연결 배선이 제대로 콘택 되게 하기 위함이다.
결국, 도 2j에 도시된 바와 같이, 상기 결과물 상에 층간 절연막(113)을 형성한 후에 반도체 기판이 노출되도록 콘택홀을 형성하고, 콘택홀 스페이서(114) 및 비트 라인(115)을 차례로 형성한다. 이 과정에서, 콘택홀의 정렬이 제대로 이루어지지 않게 되더라도, 게이트용 스페이서(107)를 쇼트 방지용 보호막(112)이 덮고 있기 때문에, 게이트용 스페이서(107)는 제거되지 않고, 그에 따라 비트 라인(115)과 게이트용 도전막(104)이 쇼트되는 현상을 방지할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 소자의 제조 방법에 따르면, 콘택홀 형성 과정에서 정렬이 제대로 되지 않아서 게이트용 스페이서가 제거되어 비트 라인과 게이트용 도전막이 쇼트되는 현상을 방지할 수 있다.
따라서, 비트 라인과 게이트용 도전막이 쇼트되어 누설 전류가 흐르는 것을 막을 수 있어서, 소비 전력을 감소시키고 반도체 소자의 특성을 향상시킬 수 있다.
또한, 상기와 같은 쇼트 현상을 미연에 방지함으로써, 반도체 소자의 수율을 증가시키고, 안정적인 제조 공정의 수행이 가능하다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (10)

  1. 반도체 기판 상에 게이트 전극 및 게이트용 스페이서를 포함하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터가 덮이도록 기판 상에 제 1 보호막을 형성하는 단계;
    상기 제 1 보호막 상에 희생용 산화막을 형성한 후에, 제 1 보호막이 노출되도록 희생용 산화막을 에치백 하는 단계;
    상기 노출된 제 1 보호막 상부에 소정 패턴으로 희생용 도전막을 형성하는 단계;
    상기 희생용 도전막 측면에 제 2 보호막을 스페이서로 형성하는 단계;
    상기 희생용 도전막을 제거하는 단계;
    상기 제 2 보호막 및 제 1 보호막을 소정 형태로 식각하여 쇼트 방지용 보호막을 형성하는 단계;
    상기 결과물 상에 층간 절연막을 형성한 후에 트랜지스터의 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계; 및
    상기 콘택홀 측면에 콘택홀 스페이서 및 소오스/드레인 영역에 접촉되도록 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 보호막은
    질화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 제 1 보호막은
    게이트용 스페이서의 두께 정도로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 희생용 도전막은
    폴리 실리콘막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 희생용 도전막은
    하부의 게이트용 도전막의 폭보다 2/3 내지 3/4 정도의 폭으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 희생용 도전막은
    게이트용 도전막을 형성하는 과정에서 사용한 동일한 마스크를 이용하여, 노광 조건을 달리하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 제 2 보호막은
    질화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서, 상기 제 2 보호막은
    제 1 보호막보다 2 배 내지 4 배의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 쇼트 방지용 보호막 형성 단계는
    게이트용 도전막이 노출되도록 식각 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 쇼트 방지용 보호막은
    게이트용 스페이서가 덮이도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019990057558A 1999-12-14 1999-12-14 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 KR100325460B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990057558A KR100325460B1 (ko) 1999-12-14 1999-12-14 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990057558A KR100325460B1 (ko) 1999-12-14 1999-12-14 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20010056125A KR20010056125A (ko) 2001-07-04
KR100325460B1 true KR100325460B1 (ko) 2002-03-13

Family

ID=19625730

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990057558A KR100325460B1 (ko) 1999-12-14 1999-12-14 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100325460B1 (ko)

Also Published As

Publication number Publication date
KR20010056125A (ko) 2001-07-04

Similar Documents

Publication Publication Date Title
KR100223832B1 (ko) 반도체 소자 및 그 제조방법
KR100192521B1 (ko) 반도체장치의 제조방법
US20020081799A1 (en) Contact fabrication method for semiconductor device
KR100325460B1 (ko) 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법
KR100261682B1 (ko) 반도체 소자의 제조방법
KR100307558B1 (ko) 반도체소자의 제조방법
KR100368321B1 (ko) 반도체 소자의 제조 방법
KR100284071B1 (ko) 반도체소자의 콘택 제조방법
KR20000045485A (ko) 반도체소자의 제조방법
KR100379531B1 (ko) 반도체 소자의 제조방법
KR0158903B1 (ko) 반도체소자의 게이트전극 콘택 및 그 제조방법
KR100478495B1 (ko) 반도체 장치 및 그의 제조 방법
KR100269624B1 (ko) 반도체장치의 콘택 형성방법
KR100246784B1 (ko) 플래쉬 메모리 셀의 제조방법
KR100359159B1 (ko) 반도체소자의 비트라인 형성방법
KR940010519B1 (ko) 반도체 장치의 제조방법
KR100313786B1 (ko) 반도체 메모리의 플러그 제조방법
KR100304440B1 (ko) 반도체소자의 제조방법
KR20030058635A (ko) 반도체소자의 제조방법
KR20000027639A (ko) 반도체소자의 콘택 플러그 제조방법
KR20010005296A (ko) 반도체소자의 제조방법
KR20000045449A (ko) 반도체소자의 제조방법
KR20000045450A (ko) 반도체소자의 저장전극 형성방법
KR20050116259A (ko) 반도체 장치의 콘택홀 형성방법
KR19980017256A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee