KR20050116259A - 반도체 장치의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것으로, 반도체 소자의 콘택홀을 포토레지스트 마스크와 하드마스크(Hard Mask)를 이용하여 2회 공정으로 형성함으로써 사진 공정시 공정 마진을 확보할 수 있는 장점이 있다.
이를 위한 본 발명에 의한 반도체 장치의 콘택홀 형성방법은 게이트 전극이 형성된 반도체 기판 위에 절연막을 적층하는 단계; 상기 절연막 위에 제 1 하드마스크 패턴을 형성하고 그 위에 제 2 포토레지스트 패턴을 형성하는 단계; 상기 제 2 포토레지스트 패턴과 상기 제 1 하드마스크 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 제 1 하드마스크 패턴을 식각함으로써 제 2 하드마스크 패턴을 형성하는 단계; 상기 제 2 하드마스크 패턴이 형성된 상기 구조물 위에 제 3 포토레지스트 패턴을 형성하는 단계; 및 상기 제 3 포토레지스트 패턴과 상기 제 2 하드마스크 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 절연막을 식각하여 제 2 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 특히 도전 콘택(contact)을 위한 콘택홀(contact hole) 형성방법에 관한 것이다.
최근, 반도체 장치의 고밀도화로 소자의 집적도가 증가함에 따라 설계치수가 써브미크론(submicron) 이하로 축소되어 소자 면적의 축소와 더불어 반도체기판 상에 형성되는 구조물의 입체적 축소가 불가피해지고 있다. 특히, 고밀도로 집적화된 반도체 장치(예를 들어, 128Mb, 256Mb, 512Mb DRAM 등)의 경우 콘택홀의 피쳐사이즈(feature size)가 갈수록 좁아지기 때문에 마스크(mask)의 미스얼라인(misalign)등에 의해 주변구조물, 즉 게이트(gate)전극이나 비트라인(bit line)등의 노출이 빈번하게 발생되어 게이트전극과 스토리지(storage)전극, 비트라인과 스토리지 전극의 단락(short)을 유발시키기 때문에 반도체 장치의 수율(yield) 및 신뢰성을 크게 저하시키는 요인으로 작용한다.
또한, 반도체 장치의 집적도가 증가함에 따라, 설계치는 감소하는 반면에 단차가 점점 심화되고 있으며, 상기 심화된 단차를 극복하기 위하여 평탄화 공정을 이용한다. 그러나 상기 평탄화 공정을 채택하기 위해서는 감소된 설계치와 평탄화 된 높은 단차를 가지는 콘택홀을 안정적으로 형성할 수 있는 기술의 개발이 선행되어야 한다.
그러면, 첨부도면을 참조하여 종래 기술에 따른 반도체 장치의 콘택홀 형성방법에 대해 설명하기로 한다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 장치의 콘택홀 형성방법을 공정순서대로 나타낸 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(1) 위에 게이트산화막(2)과 폴리실리콘층(3)을 순차적으로 적층하고서 마스킹(masking) 식각을 통하여 게이트 전극(A)을 형성한 후 상기 게이트 전극(A)의 주위에 이온주입 공정(Ion Implantation)으로 불순물 이온(N+,P+)을 주입하여 불순물 영역(N-LDD: Lightly Doped Drain)영역(4)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 게이트 전극(A) 위에 상기 게이트 전극(A)을 충분히 덮을 정도의 스페이서층(도시되지 않음)을 적층한 후 식각 공정을 통해 상기 게이트 전극(A)의 양측에 절연막 역할을 하는 스페이서(5)를 형성한다. 그 다음, 상기 불순물 영역(4)에 전계효과를 발생하는 소오스/드레인(6)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 스페이서(5)가 형성된 상기 게이트 전극(A) 위에 일정한 두께의 티타늄(Ti)막(7)을 적층한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 티타늄막(7)을 질소가스 분위기에서 어닐링(annealing)(예를 들어, 수백도 이상의 온도로 열처리)하게 되면 상기 티타늄막(7)의 티타늄(Ti)과 상기 폴리실리콘층(3)의 실리콘(Si)이 반응하여 상기 게이트 전극(A) 상부에 준안정상태인 티타늄실리사이드(TiSi2)막(8)이 형성된다.
그 다음, 도 1e에 도시된 바와 같이, 상기 게이트 전극(A)이 형성된 반도체 기판(1) 위에 상기 게이트 전극(A)이 충분히 매립되도록 절연막(9)을 적층한 후 상기 절연막(9) 위에 포토레지스트막(10)을 형성한다.
그 다음, 도 1f에 도시된 바와 같이, 상기 포토레지스트막(10)을 패터닝하여 포토레지스트 패턴(10')을 형성한다.
그 다음, 도 1g에 도시된 바와 같이, 상기 포토레지스트 패턴(10')을 식각마스크로 하여 상기 절연막(9)을 이방성 식각하여 콘택홀(11)을 형성한다.
그 다음, 도면에는 도시되지 않았지만, 상기 콘택홀(11)에 금속층을 매립하여 트랜지스터의 전극을 형성한다.
이와 같이, 종래의 반도체 장치의 콘택홀 형성방법은 게이트 전극(A)이 형성된 반도체 기판(1)에 절연막(9)을 형성한 다음 포토레지스트 패턴(10')을 이용하여 한번에 콘택홀(11)을 형성하고 있다.
그러나, 종래의 이러한 콘택홀 형성방법은 반도체 소자의 집적도가 날로 증가함에 따라 콘택홀의 피쳐사이즈(feature size)도 갈수록 좁아지기 때문에 한번의 식각 공정에 의해 다수개의 콘택홀(11)을 형성하기가 매우 어렵게 되었다.
즉, 앞에서도 언급한 바와 같이, 마스크(mask)의 미스얼라인(misalign)등에 의해 주변구조물, 즉 게이트(gate)전극이나 비트라인(bit line)등의 노출이 빈번하게 발생되어 게이트전극과 스토리지(storage)전극, 비트라인과 스토리지 전극의 단락(short)을 유발시키기 때문에 반도체 장치의 수율(yield) 및 신뢰성을 크게 저하시키는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 반도체 소자의 콘택홀을 포토레지스트 마스크와 하드마스크(Hard Mask)를 이용하여 2회 공정으로 형성함으로써 사진(photo) 공정시 공정 마진(margin)을 확보할 수 있는 반도체 장치의 콘택홀 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 콘택홀 형성방법은,
게이트 전극이 형성된 반도체 기판 위에 절연막을 적층하는 단계;
상기 절연막 위에 제 1 하드마스크 패턴을 형성하고 그 위에 제 2 포토레지스트 패턴을 형성하는 단계;
상기 제 2 포토레지스트 패턴과 상기 제 1 하드마스크 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 절연막을 식각하여 제 1 콘택홀을 형성하는 단계;
상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 제 1 하드마스크 패턴을 식각함으로써 제 2 하드마스크 패턴을 형성하는 단계;
상기 제 2 하드마스크 패턴이 형성된 상기 구조물 위에 제 3 포토레지스트 패턴을 형성하는 단계; 및
상기 제 3 포토레지스트 패턴과 상기 제 2 하드마스크 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 절연막을 식각하여 제 2 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 한다.
여기서, 상기 반도체 장치의 콘택홀 형성방법은 상기 절연막 위에 하드마스크 막을 형성하는 단계; 상기 하드마스크 막 위에 제 1 포토레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토레지스트 패턴을 식각마스크로 하여 상기 하드마스크 막을 식각하여 제 1 하드마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 포토레지스트 패턴과 상기 제 3 포토레지스트 패턴은 화학적기계적연마(CMP: Chemical Mechanical Polishing) 공정으로 제거하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 장치의 콘택홀 형성방법을 공정순서대로 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 상기 게이트 전극(A)이 형성된 반도체 기판(21) 위에 상기 게이트 전극(A)이 충분히 매립되도록 절연막(22)을 적층한 후 그 위에 하드마스크(hard mask)막(23)과 제 1 포토레지스트(photo resist)막(도시되지 않음)을 순차적으로 적층한다. 그 다음, 상기 제 1 포토레지스트막을 패터닝하여 제 1 포토레지스트 패턴(24)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴(24)을 식각마스크로 하여 상기 절연막(22)이 노출되도록 상기 하드마스크막(23)을 이방성 식각하여 제 1 하드마스크 패턴(23a)을 형성한다.
그 다음, 도 2c에 도시된 바와 같이, 상기 제 1 하드마스크 패턴(23a)이 형성된 상기 도 2b의 구조물 위에 제 2 포토레지스트막(도시되지 않음)을 적층한 후 패터닝하여 제 2 포토레지스트 패턴(25)을 형성한다.
그 다음, 도 2d에 도시된 바와 같이, 도 2c의 상기 제 2 포토레지스트 패턴(25)과 상기 제 1 하드마스크 패턴(23a)을 식각마스크로 하여 상기 반도체 기판(21)의 소스/드레인(6)이 노출되도록 상기 절연막(22)을 이방성 식각하여 제 1 콘택홀(H1)을 형성한다. 그 다음, 상기 제 2 포토레지스트 패턴(25)을 식각마스크로 하여 상기 절연막(22)이 노출되도록 상기 제 1 하드마스크 패턴(23a)을 이방성 식각한 후 상기 제 2 포토레지스트 패턴(25)을 제거하여 제 2 하드마스크 패턴(23b)을 형성한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 제 2 하드마스크 패턴(23b)이 형성된 상기 도 2d의 구조물 위에 제 3 포토레지스트막(도시되지 않음)을 적층한 후 패터닝하여 제 3 포토레지스트 패턴(26)을 형성한다.
그 다음, 도 2f에 도시된 바와 같이, 도 2e의 상기 제 3 포토레지스트 패턴(26)과 상기 제 2 하드마스크 패턴(23b)을 식각마스크로 하여 상기 반도체 기판(21)의 소스/드레인(6)이 노출되도록 상기 절연막(22)을 이방성 식각하여 제 2 콘택홀(H2)을 형성한다. 그 다음, 도 2e의 상기 제 3 포토레지스트 패턴(26)을 제거하면 도 2f에 도시된 바와 같이 상기 제 2 하드마스크 패턴(23b)만 남게된다.
그 다음, 도 2g에 도시된 바와 같이, 도 2f의 상기 제 2 하드마스크 패턴(23b)을 화학적기계적연마(CMP: Chemical Mechanical Polishing) 공정으로 제거하면 제 1 및 제 2 콘택홀(H1)(H2)이 형성된 반도체 소자를 제조할 수 있다.
이상과 같은 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 장치의 콘택홀 형성방법에 의하면, 반도체 소자의 콘택홀을 포토레지스트 마스크와 하드마스크(Hard Mask)를 이용하여 2회 공정으로 형성함으로써 사진(photo) 공정시 공정 마진(margin)을 확보할 수 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 장치의 콘택홀 형성방법을 공정순서대로 나타낸 단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 장치의 콘택홀 형성방법을 공정순서대로 나타낸 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
6 : 소스/드레인 21 : 반도체 기판
22 : 절연막 23 : 하드마스크(hard mask)
23a : 제 1 하드마스크 패턴 23b : 제 2 하드마스크 패턴
24 : 제 1 포토레지스트 패턴 25 : 제 2 포토레지스트 패턴
26 : 제 3 포토레지스트 패턴
Claims (3)
- 게이트 전극이 형성된 반도체 기판 위에 절연막을 적층하는 단계;상기 절연막 위에 제 1 하드마스크 패턴을 형성하고 그 위에 제 2 포토레지스트 패턴을 형성하는 단계;상기 제 2 포토레지스트 패턴과 상기 제 1 하드마스크 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 절연막을 식각하여 제 1 콘택홀을 형성하는 단계;상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 제 1 하드마스크 패턴을 식각함으로써 제 2 하드마스크 패턴을 형성하는 단계;상기 제 2 하드마스크 패턴이 형성된 상기 구조물 위에 제 3 포토레지스트 패턴을 형성하는 단계; 및상기 제 3 포토레지스트 패턴과 상기 제 2 하드마스크 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 절연막을 식각하여 제 2 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 반도체 장치의 콘택홀 형성방법은,상기 절연막 위에 하드마스크 막을 형성하는 단계;상기 하드마스크 막 위에 제 1 포토레지스트 패턴을 형성하는 단계; 및상기 제 1 포토레지스트 패턴을 식각마스크로 하여 상기 하드마스크 막을 식각하여 제 1 하드마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
- 제 1 항에 있어서,상기 제 2 포토레지스트 패턴과 상기 제 3 포토레지스트 패턴은 화학적기계적연마(CMP: Chemical Mechanical Polishing) 공정으로 제거하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법.
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Legal Events
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| WITN | Withdrawal due to no request for examination |