KR940005610B1 - 반도체 메모리장치의 제조방법 - Google Patents

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내용 없음.

Description

반도체 메모리장치의 제조방법

제1a도 내지 제1d도는 종래의 방법에 의한 자기정합 콘택홀 형성방법을 도시한 제조공정 순서도.

제2a도 내지 제2d도는 본 발명의 방법에 의한 일실시예로 자기정합 콘택홀 형성방법을 도시한 제조공정 순서도.

제3a도 내지 제3e도는 본 발명에 의한 다른 실시예로 자기정합 콘택홀 형성방법을 도시한 제조공정 순서도.

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로 특히, 자기정합(Self align)에 의한 콘택홀(Contact hole) 형성시 하부전극층과 콘택용 금속간의 단락을 방지시키는 방법에 관한 것이다.

자기정합 기술은 여러 가지 기본적 수법을 포함하고 있어 그 적용범위도 매우 넓다. 그러나 근본적으로는 공정의 정밀도 향상 및 단순화하라는 사상이 내제되어 있어 웨이퍼(Wafer) 가공공정에서의 중요한 기술적 개념으로 여겨지고 있다. 더우기 최근 반도체 메모리장치의 고집적화로 셀(Cell) 크기가 미세화 되어감에 따라 공정을 단순화하면서 고정도의 패턴위치 맞춤이 가능한 자기정합 콘택홀 형성기술을 제조과정에 자주 사용하게 되었다. 그러나 이와 같은 자기정합에 의한 콘택홀 형성과정에는 식각공정이 필수적인데. 이 식각시의 콘택홀 형태의 정밀한 윤곽(profile) 제어가 현실적으로 곤란하여 하부전극층과 콘택용 금속간의 단락이 종종 발생하되 나아가서는 양산수율을 저감시키는 요인의 하나가 되고 있다.

이와 같은 종래의 자기정합 콘택홀 형성방법을 첨부한 도면 제1도를 참조하여 상세히 살펴보기로 한다.

먼저 제1a도를 참조하면, 소자간분리(도면에는 표시되어 있지 않음)되어 게이트전극패턴(IG) 및 액티브 영역(15)이 형성된 셀(Cell)들, 또는 제1a'도를 참조하면 LDD(Lightly Doped Drain/Source FET) 구조를 형성하기 위해 상기 액티브영역(15)에 저농도의 불순물이온을 주입하고, 상기 게이트전극 패턴측벽에 스페이서(14)를 형성한 다음, 이를 이용하여 고농도의 불순물을 이온주입하여 형성시킨 2중구조의 엑티브영역이 구비된 LDD 구조의 셀들을 형성한다. 셀의 구조는 상기 예시된 이외의 여하한 구조가 가능하며 편의상 상기 LDD 구조의 셀을 이용한 콘택홀 형성을 예를 들어 설명하기로 한다.

제1b도를 참조하면, LDD 구조의 상기 셀들위에 전극층간의 절연를 위한 제1절연층(16) 및 평탄화층(17) 예컨대, BPSG(Borophoporous Silicate Glass) 막등을 침적시킨 다음, 고온에서 리플로우(Reflow) 시켜 표면을 평탄화시킨다. 그 다음 제1c도를 참조하면, 상기 결과물위에 감광막(18)을 도포한 후, 포토리소그라피 공정으로 자기정합 콘택영역을 개구한 다음, 상기 감광막 패턴을 이용하여 평탄화층(17)을 습식식각 또는, 등방성식각시키고, 이어서 제1절연층을 충분히 건식식각하여 액티브영역(15)이 노출되도록 한다. 이때 상기 건식식각과정에서 게이트전극층(12)이 함께 노출되는 경우가 종종 발생하여, 제1d도에서처럼 액티브영역단자 인출을 위한 액티브단자전극층(19) 침적과정에서 상기 게이트전극층(12)와의 단락이 유발되고 있으며, 이로 인해 반도체 메모리장치의 신뢰성 및 수율을 크게 저감시키는 요인이 되고 있다.

따라서, 본 발명에서 종래의 문제점을 해결하기 위해 하부전극패턴상에 식각저지층을 추가로 침적하여서 자기정합 콘택홀 형성시 하부전극패턴이 식각되지 않도록 하는 방법을 제공하는데 그 목적이 있다.

본 발명의 목적을 달성하기 위한 반도체 메모리장치의 자기정합 콘택홀 형성 방법은 통상의 제조공정에 의해 소자영역이 한정된 실리콘기판 위에 게이트산화막, 게이트전극층, 게이트절연막 및 식각저지층을 순차로 적층침적한 후 형성시킨 게이트전극 패턴들과 활성영역들이 구비된 소자위에 전극층간의 절연을 위한 층간 절연층을 한정시키는 공정; 이어서 감광막을 도포하여 자기정합 콘택홀 영역을 개구시키는 포토리소그라피 공정; 상기 감광막 패턴을 이용하여 활성영역이 노출될 때까지 식각시키는 공정으로 이뤄진 것을 특징으로 한다.

또한, 다층배선의 경우 층간전극층을 도전접속하기 위한 자기정합 콘택홀 형성방법에 있어서, 두전극층 사이를 도전접속하기 위한 콘택홀 형성영역 양옆에 비트선 또는 워드선 전극패턴을 형성하는 공정;상기 결과물 위에 절연층을 형성시키는 공정; 이어서 감광막을 도포하여 자기정합 콘택홀영역에 개구시키는 공정; 상기 감광막 패턴을 이용하여 하부전극층이 노출될 때까지 식각시키는 공정으로 이뤄진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 하며, 먼저 제2도의 제조공정 순서도를 참조하여 순서대로 설명하기로 한다.

제2a도를 참조하면, 소자간 서로 분리(도면에서는 생략됨)된 실리콘기판(200)위에 게이트산화막(21), 게이트전극층(22), 게이트절연막(23) 및 식각저지층(24)을 순차로 적층 형성한후, 사진식각공정에 의해 게이트패턴(2G)을 형성시킨다. 이때 상기 패턴(2G)은 건식식각에 의해 형성되며, 상기 게이트전극층(22) 형성용 물질로는 폴리실리콘, 또는 텅스텐 실리사이드(WSix) 등과 같은 물질이 사용될 수 있다. 그러나, 콘택홀에 인접하지 않은 상기 게이트전극패턴(2G) 상부의 식각저지층(24)은 공정상의 편리 및 필요성에 따라 제거될 수 있다.

이어서, 상기 게이트패턴(2G) 형성후 액티브영역(25)을 형성시킨 셀들이 만들어진다. 또한 제2a'도를 참조하면, 상기 게이트패턴(2G) 측벽에 스페이서(26)를 형성한 다음, 고농도의 불순물을 2차 이온주입하여 2중구조의 액티브영역이 구비된 LDD 구조의 셀들을 형성시킬 수도 있다. 셀구조는 상기 예시한 이외의 어떠한 구조에도 개의치 않으며 편의상 LDD 셀을 이용한 콘택홀 형성예를 들어 설명하기로 한다.

그다음, 제2b도를 참조하면, 상기 LDD 구조의 셀들위에 전극층간의 절연을 위한 층간절연층(27) 및 평탄화층(28) 예컨대, BPSG막등을 침적시킨 다음, 고온에서 리플로우(Reflow) 시켜 표면을 평탄화시킨다.

그 다음, 제2c도를 참조하면, 상기 결과물위에 감광막을 도포한 후, 포로리소그라피 공정으로 자기정합 콘택영역을 개구한 다음, 상기 감광막패턴을 이용하여 게이트전극패턴(2G')상의 층간절연층(27)을 최종점으로 하여 평탄화층(28)을 습식식각 또는 등방성식각하고, 이어서 층간절연층(27)을 액티브영역(25)이 노출될 때까지 충분히 건식식각시킨다. 이때 상기 게이트전극패턴(2G') 상부의 식각저지층(24)이 건식식각에 의한 게이트전극층(22)의 노출을 방지함으로써 액티브영역단자 인출을 위한 액티브단자 전극층(2a)과의 단락을 거의 방지할 수가 있다. 이와 같은 형상은 제2d도를 참조하면 명확히 이해가 가능하다. 즉, 상기의 감광막패턴(29)을 제거한 후, 액티브단자전극층(2a)을 침적한 형태의 도면윤곽을 도시하고 있듯이 en 전극층(22.2a)이 단락될 가능성은 거의 없게 된다.

그다음, 다층배선의 경우 층간전극층을 도전접속하기 위한 자기정합 콘택홀 형성방법을 첨부한 제3도을 참조하여 설명하기로 한다. 소자분리영역내에 셀들을 형성시키고 자기정합 콘택홀 형성공정에 의해 액티브단자 전극층을 형성시키는 일련의 공정은 제2도에서와 같이 본 발명의 방법에 의한 공정수순을 따르고 있으며, 제2d도에서 보이고 있는 액티브단자전극층(2a)을 패터닝하여 액티브단자전극패턴(31)을 형성하고, 이어서 도전층간의 절연을 위한 층간절연층(32)을 상기 결과물 전면에 침적시킨다. 그다음, 비트선 또는 워드전극패턴 형성을 위해 상기 결과물위에 비트선 또는 워드선 전극층(33), 절연층(34) 및 식각저지층(35)을 순차로 적층 침적시킨 다음, 사진식각공정에 의해 형성시킨 비트선 또는 워드선전극패턴(3C)이 제3a도에 도시되어 있다.

그다음, 제3b도를 참조하면 상기 결과물 위에 도전층간의 절연을 위한 층간절연막(36) 및 평탄화층(37)을 형성시킨 다음, 층간전극층 접속를 위한 자기정합 콘택홀영역을 도포된 감광막에 패터닝하여 개구시킨다.

그 다음, 제3c도를 참조하면 상기 감광막패턴(38)을 식각마스크로 하여 상기 평탄화층(37)을 습식식각 또는, 등방성식각시킨다.

이어서, 제3d도와 같이 하부도전층인 액티브단자전극층(31)이 노출될 때까지 충분히 건식식각시킨다. 이때에도 앞서 설명한 바와 마찬가지로 비트선 또는 워드선전극패턴(3C) 상부의 식각저지층(35)이 건식식각에 의한 비트선 또는 워드선전극층(33)의 노출을 저지시킴으로써 최종 전극층(39)와의 단락을 거의 방지하게 된다. 이와 같은 형상의 도면윤곽을 제3e도에 도시하고 있다.

따라서 상술한 본 발명의 방법에 의하면 하부전극패턴에 식각저지층을 추가시킴으로써 자기정합에 의한 콘택홀 형성시 상기 식각저지층에 의해 하부전극패턴을 보호하여 하부전극층의 노출을 저지하므로 도전접속을 하기 위한 콘택금속과 하부전극층간의 단락을 방지하고, 나아가 반도체 메모리장치의 신뢰성 및 수율을 크게 향상시킬 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 수많은 변형이 동분야에 통상의 지식을 가진자에 의해 실시가능함은 명백하다.

Claims (19)

1. 반도체 메모리장치의 자기정합 콘택홀 형성방법은 통상의 제조공정에 의해 소자영역이 한정된 실리콘 기판 위에 게이트산화막, 게이트전극층, 게이트절연막 및 식각저지층을 순차로 적층침적한후 형성시킨 게이트전극패턴들과 활성영역들이 구비된 소자위에 전극층간의 절연을 위한 층간절연층을 한정시키는 공정; 이어서 감광막을 도포하여 자기정합 콘택홀영역을 개구시키는 포토리소그라피공정; 상기 감광막패턴을 이용하여 활성영역이 노출될 때까지 식각시키는 공정으로 이뤄진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
2. 제1항에 있어서, 상기 게이트전극패턴 상부에는 식각저지층이 구비된 것을 특징으로 하는 반도체 메모리장치의 제조방법.
3. 제1항에 있어서, 식각저지층 물질로는 폴리실리콘 또는 질화막을 사용하는 반도체 메모리장치의 제조방법.
4. 제1항에 있어서, 게이트전극 패턴들과 활성영역들이 구비된 소자위에 전극층간의 절연을 위한 층간 절연층 및 평탄화층을 순서로 적층형성시키는 공정으로 이뤄지는 반도체장치의 제조방법.
5. 제1항에 있어서, 상기 게이트전극층 형성용 재료로 폴리실리콘, 또는 리프렉토리금속을 이용한 금속 실리사이드가 이용되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
6. 제2항에 있어서, 상기 게이트전극패턴을 건식식각에 의해 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
7. 제2항에 있어서, 상기 게이트전극패턴 상부의 식각저지층은 자기정합 콘택홀에 인접하지 않는 경우 제거될 수 있는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
8. 제1항에 있어서, 상기 식각저지층은 식각공정시 하층막들의 식각을 방지하고 보호하기 위한 물질로 구성된 것을 특징으로 하는 반도체 메모리장치의 제조방법.
9. 제4항에 있어서, 상기 평탄화층은 BSPG막인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
10. 제1항에 있어서, 감광막패턴을 이용한 자기정합 콘택홀 형성시 상기 게이트전극패턴상의 층간절연층을 최종점(End point)으로 하여 상기 평탄화층을 습식식각법, 또는 등방성식각법으로 1차식각하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
11. 제1항 또는 제10항에 있어서, 2차 식각은 게이트전극패턴 상부의 식각저지층을 이용하면서 액티브영역이 노출될 때까지 충분히 건식식각시키는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
12. 다층배선 형성시 층간전극층을 도전접속하기 위한 자기정합 콘택홀 형성방법에 있어서, 두전극층 사이를 도전접속하기 위한 콘택홀 형성영역 양옆에 비트선(또는 워드선) 전극패턴을 형성하는 공정; 상기 결과물 위에 절연층을 형성시키는 공정; 이어서 감광막을 도포하여 자기정합 콘택홀영역을 개구시키는 공정; 상기 감광막패턴을 이용하여 하부전극층이 노출될 때까지 식각시키는 공정으로 이뤄진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
13. 제12항에 있어서, 콘택홀 형성영역 양옆에 비트선(또는 워드선) 전극패턴을 형성하는 공정; 상기 결과물위에 절연층 및 평탄화층을 순차로 적층형성시키는 공정으로 이뤄지는 반도체장치의 제조방법.
14. 제12항에 있어서, 상기 비트선(또는 워드선) 전극패턴은 하부도전층위에 층간절연층을 침적한 다음 비트선(또는 워드선) 전극, 절연층 및 식각저지층을 순차로 적층하여 사진식각공정에 의해 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
15. 제12항에 있어서, 상기 비트선 또는 워드선전극패턴 상부에는 식각저지층이 구비된 것을 특징으로 하는 반도체 메모리장치의 제조방법.
16. 제14항에 있어서, 상기 비트선전극패턴은 건식식각에 의해 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
17. 제12항에 있어서, 상기 식각저지층은 식각공정시 하층막들의 식각을 방지하고 보호하기 위한 물질로 구성된 것을 특징으로 하는 반도체 메모리장치의 제조방법.
18. 제12항에 있어서, 감광막패턴을 이용한 자기정합 콘택홀 형성시 상기 비트선 또는 워드선전극패턴 상의 층간절연층을 최종점으로 하여 상기 평탄화층을 습식식각법 또는, 등방성식각법으로 1차식각하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
19. 제12항 또는 제18항에 있어서, 2차 식각은 비트선 또는 워드선전극패턴 상부의 식각저지층을 이용하면서 액티브단자전극층이 노출될 때까지 충분히 건식식각시키는 것을 특징으로 하는 반도체 메모리장치의 제조 방법.