JPH1098009A - 半導体素子の配線構造及び製造方法 - Google Patents
半導体素子の配線構造及び製造方法Info
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- JPH1098009A JPH1098009A JP9198231A JP19823197A JPH1098009A JP H1098009 A JPH1098009 A JP H1098009A JP 9198231 A JP9198231 A JP 9198231A JP 19823197 A JP19823197 A JP 19823197A JP H1098009 A JPH1098009 A JP H1098009A
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Classifications
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 本発明は、高集積素子において信頼性の高い
半導体素子の配線を提供すること。 【課題】 基板のゲート電極の両側の形成される不純物
領域と、不純物領域上に積層されて形成される第１伝導
層と、ゲート電極の一側にある第１伝導層とコンタクト
されて形成される第２伝導層とを備えることを特徴とす
る。本発明の半導体素子の配線製造方法は、基板のゲー
ト電極の両側に不純物領域を形成する段階と、前記不純
物領域上に積層されるように第１伝導層を形成する段階
と、前記ゲート電極の一側にある第１伝導層とコンタク
トされるように第２伝導層を形成する段階と、を備える
ことを特徴とする。
半導体素子の配線を提供すること。 【課題】 基板のゲート電極の両側の形成される不純物
領域と、不純物領域上に積層されて形成される第１伝導
層と、ゲート電極の一側にある第１伝導層とコンタクト
されて形成される第２伝導層とを備えることを特徴とす
る。本発明の半導体素子の配線製造方法は、基板のゲー
ト電極の両側に不純物領域を形成する段階と、前記不純
物領域上に積層されるように第１伝導層を形成する段階
と、前記ゲート電極の一側にある第１伝導層とコンタク
トされるように第２伝導層を形成する段階と、を備える
ことを特徴とする。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子の配線
に係り、特に高集積素子に適するようにした半導体素子
の配線構造及び製造方法に係る。
に係り、特に高集積素子に適するようにした半導体素子
の配線構造及び製造方法に係る。
【０００２】
【従来の技術】一般に、半導体素子の電気的な連結のた
めの配線は、半導体素子が形成された基板上に絶縁膜と
して酸化物膜を形成し、その酸化物層のソース／ドレイ
ン不純物領域の箇所にコンタクトホールを形成し、ソー
ス／ドレイン不純物領域との接触抵抗を低下させるため
にＴｉを積層し、拡散防止膜としてＴｉＮやＴｉ／Ｗ膜
を積層し、素子と素子との間の電気的な連結のためにア
ルミニウム（Ａｌ）を積層する方法が用いられてきた。
しかし、半導体素子が高度に集積化されるとチップのサ
イズが小さくなり、同時にコンタクトホールのサイズが
小さくなる。これにより、コンタクトホールのアスペク
ト比が大きくなった。そして、このような問第点を解決
するために改善された素子の配線形成方法が要求されて
いる。
めの配線は、半導体素子が形成された基板上に絶縁膜と
して酸化物膜を形成し、その酸化物層のソース／ドレイ
ン不純物領域の箇所にコンタクトホールを形成し、ソー
ス／ドレイン不純物領域との接触抵抗を低下させるため
にＴｉを積層し、拡散防止膜としてＴｉＮやＴｉ／Ｗ膜
を積層し、素子と素子との間の電気的な連結のためにア
ルミニウム（Ａｌ）を積層する方法が用いられてきた。
しかし、半導体素子が高度に集積化されるとチップのサ
イズが小さくなり、同時にコンタクトホールのサイズが
小さくなる。これにより、コンタクトホールのアスペク
ト比が大きくなった。そして、このような問第点を解決
するために改善された素子の配線形成方法が要求されて
いる。
【０００３】以下、添付図面に基づいて、従来の半導体
素子の配線構造及び製造方法を説明する。図１は、従来
の半導体素子の配線構造断面図であり、図２、３は、従
来の半導体素子の配線工程断面図である。まず、図１に
示すように、従来の半導体素子の配線構造は、第１導電
型半導体基板（以下、Ｐ型半導体基板）１にフィールド
酸化膜２を形成させ、フィールド酸化膜の間のアクティ
ブ領域の上に絶縁材を介してゲート電極４が形成されて
いる。基板のゲート電極４の両側にはＬＤＤ構造とされ
たソース／ドレイン領域８が設けられている。ゲート電
極が形成されている基板の上には酸化膜９と平坦保護膜
１０とが形成されている。平坦保護膜１０上には、ソー
ス／ドレイン領域８の一方と接触されているチタン層１
１があり、そのチタン層１１上にはＴｉＮ層１２とアル
ミニウム層１３とが順次積層されている。ソース／ドレ
イン領域８の一方と接触したチタン層１１の下部にはシ
リサイド領域１１ａが形成されてい。
素子の配線構造及び製造方法を説明する。図１は、従来
の半導体素子の配線構造断面図であり、図２、３は、従
来の半導体素子の配線工程断面図である。まず、図１に
示すように、従来の半導体素子の配線構造は、第１導電
型半導体基板（以下、Ｐ型半導体基板）１にフィールド
酸化膜２を形成させ、フィールド酸化膜の間のアクティ
ブ領域の上に絶縁材を介してゲート電極４が形成されて
いる。基板のゲート電極４の両側にはＬＤＤ構造とされ
たソース／ドレイン領域８が設けられている。ゲート電
極が形成されている基板の上には酸化膜９と平坦保護膜
１０とが形成されている。平坦保護膜１０上には、ソー
ス／ドレイン領域８の一方と接触されているチタン層１
１があり、そのチタン層１１上にはＴｉＮ層１２とアル
ミニウム層１３とが順次積層されている。ソース／ドレ
イン領域８の一方と接触したチタン層１１の下部にはシ
リサイド領域１１ａが形成されてい。
【０００４】次に、従来の半導体素子の配線製造方法
は、Ｐ型半導体基板１に順次に第１パッド酸化膜と窒化
膜を堆積し、窒化膜上に感光膜を塗布して露光及び現像
工程で選択的に感光膜をパターニングし、パターニング
された感光膜をマスクに用いて窒化膜と酸化膜を順次に
除去する（図面には図示せず）。そして、図２（ａ）に
示すように、熱酸化を通ってフィールド酸化膜２を形成
した後に感光膜を除去する。そして、全面に熱酸化やＣ
ＶＤ法で酸化膜を堆積する。次いで、全面にドーピング
された第１多結晶シリコン層を堆積した後に第１多結晶
シリコン層上にＣＶＤ法でシリコン酸化膜を堆積する。
そして、感光膜を塗布した後、露光及び現像工程で選択
的にパターニングする。この後に、パターニングされた
感光膜をマスクに用いてシリコン酸化膜と第１多結晶シ
リコン層を順次に異方性エッチングしてゲート電極４と
ゲートキャップ酸化膜５を形成する。この後に、半導体
基板１のゲート電極４の両側に３０ＫｅＶのイオン注入
エネルギーで２．３×１０13atoms／ｃｍ2程度のドープ
剤を有するリン（Ｐ）をイオン注入して低濃度ソース／
ドレイン領域６を形成する。そして、全面に熱酸化やＣ
ＶＤ法でシリコン酸化膜を堆積した後に異方性エッチン
グでゲート電極４とゲートキャップ酸化膜５の側面に側
壁酸化膜７を形成する。そして、側壁酸化膜７を備えた
ゲート電極４の両側の半導体基板１に４０ＫｅＶのイオ
ン注入エネルギーで４．０×１０15atoms／ｃｍ2程度の
ドープ剤を有するヒ素（Ａｓ＋）イオンを注入して高濃
度ソース／ドレイン領域８を形成する。
は、Ｐ型半導体基板１に順次に第１パッド酸化膜と窒化
膜を堆積し、窒化膜上に感光膜を塗布して露光及び現像
工程で選択的に感光膜をパターニングし、パターニング
された感光膜をマスクに用いて窒化膜と酸化膜を順次に
除去する（図面には図示せず）。そして、図２（ａ）に
示すように、熱酸化を通ってフィールド酸化膜２を形成
した後に感光膜を除去する。そして、全面に熱酸化やＣ
ＶＤ法で酸化膜を堆積する。次いで、全面にドーピング
された第１多結晶シリコン層を堆積した後に第１多結晶
シリコン層上にＣＶＤ法でシリコン酸化膜を堆積する。
そして、感光膜を塗布した後、露光及び現像工程で選択
的にパターニングする。この後に、パターニングされた
感光膜をマスクに用いてシリコン酸化膜と第１多結晶シ
リコン層を順次に異方性エッチングしてゲート電極４と
ゲートキャップ酸化膜５を形成する。この後に、半導体
基板１のゲート電極４の両側に３０ＫｅＶのイオン注入
エネルギーで２．３×１０13atoms／ｃｍ2程度のドープ
剤を有するリン（Ｐ）をイオン注入して低濃度ソース／
ドレイン領域６を形成する。そして、全面に熱酸化やＣ
ＶＤ法でシリコン酸化膜を堆積した後に異方性エッチン
グでゲート電極４とゲートキャップ酸化膜５の側面に側
壁酸化膜７を形成する。そして、側壁酸化膜７を備えた
ゲート電極４の両側の半導体基板１に４０ＫｅＶのイオ
ン注入エネルギーで４．０×１０15atoms／ｃｍ2程度の
ドープ剤を有するヒ素（Ａｓ＋）イオンを注入して高濃
度ソース／ドレイン領域８を形成する。
【０００５】前記ゲート電極４の一方の側のゲート酸化
膜３を除去し、全面にＣＶＤ酸化膜９を１０００Å程度
の厚さに薄く堆積する。次いで、全面に５０００Å程度
の厚さに平坦保護膜（ＢＰＳＧ）１０を堆積して８００
−９００℃の温度で熱工程で表面を平らにならす。そし
て、全面に感光膜を塗布してフォトリソグラフィ及び現
像工程で感光膜を選択的にパターニング（図２ｂ）す
る。次に、図３（ｃ）に示すように、ＲＩＥ方式で露出
された平坦保護膜１０とドーピングされなかったＣＶＤ
酸化膜９を除去してソース／ドレイン不純物領域８が露
出されるようにして感光膜を除去する。次いで、図３
（ｄ）に示すように、全面にスパッタリング方式で接触
抵抗を低下させるために１０００Å程度の厚さのチタン
層（Ｔｉ）１１を形成する。そして、前記チタン層（Ｔ
ｉ）とアルミニウム金属のバッファ役割を果たすように
スパッタリング方式で５００Å程度の厚さのＴｉＮ層１
２を形成する。また、前記ＴｉＮ層１２上にスパッタリ
ング方式で７０００Å程度の厚さのアルミニウム層（Ａ
ｌ）１３を形成する。そして、全面に感光膜を塗布した
後、フォトリソグラフィ及び現像工程で選択的に感光膜
をパターニングする。そして、パターニングされた感光
膜をマスクに用いて露呈されたアルミニウム層（Ａｌ）
１３とＴｉＮ層１２を順次に除去する。次に、配線の抵
抗を低下させるために熱処理し、熱処理することにより
ソース／ドレイン不純物領域８と接触しているチタン層
（Ｔｉ）１１の下部にシリサイド１１ａを形成する。
膜３を除去し、全面にＣＶＤ酸化膜９を１０００Å程度
の厚さに薄く堆積する。次いで、全面に５０００Å程度
の厚さに平坦保護膜（ＢＰＳＧ）１０を堆積して８００
−９００℃の温度で熱工程で表面を平らにならす。そし
て、全面に感光膜を塗布してフォトリソグラフィ及び現
像工程で感光膜を選択的にパターニング（図２ｂ）す
る。次に、図３（ｃ）に示すように、ＲＩＥ方式で露出
された平坦保護膜１０とドーピングされなかったＣＶＤ
酸化膜９を除去してソース／ドレイン不純物領域８が露
出されるようにして感光膜を除去する。次いで、図３
（ｄ）に示すように、全面にスパッタリング方式で接触
抵抗を低下させるために１０００Å程度の厚さのチタン
層（Ｔｉ）１１を形成する。そして、前記チタン層（Ｔ
ｉ）とアルミニウム金属のバッファ役割を果たすように
スパッタリング方式で５００Å程度の厚さのＴｉＮ層１
２を形成する。また、前記ＴｉＮ層１２上にスパッタリ
ング方式で７０００Å程度の厚さのアルミニウム層（Ａ
ｌ）１３を形成する。そして、全面に感光膜を塗布した
後、フォトリソグラフィ及び現像工程で選択的に感光膜
をパターニングする。そして、パターニングされた感光
膜をマスクに用いて露呈されたアルミニウム層（Ａｌ）
１３とＴｉＮ層１２を順次に除去する。次に、配線の抵
抗を低下させるために熱処理し、熱処理することにより
ソース／ドレイン不純物領域８と接触しているチタン層
（Ｔｉ）１１の下部にシリサイド１１ａを形成する。
【０００６】
【発明が解決しようとする課題】従来の半導体素子の配
線は、次のような問題点がある。第１に、スパッタリン
グ方式でチタン層（Ｔｉ）とＴｉＮ層とアルミニウム層
（Ａｌ）とを順次形成するためステップカバーレッジが
悪く、配線の信頼性が低下する。第２に、コンタクトホ
ールを形成するのに、浅い接合部で厚い絶縁膜をエッチ
ングするので、半導体基板のソース／ドレイン領域が損
傷される。第３に、コンタクトホールの形成のためのエ
ッチング時に流入されるエッチングガスが半導体基板に
注入されて半導体基板と配線との間の接触抵抗が増加す
る現象が発生する。第４に、素子が高集積化されればさ
れるほどコンタクトホールのサイズが小さくなり、その
段差が高くなるため、コンタクトホールのアスペクト比
が大きくなり、コンタクトホールとソース／ドレイン不
純物領域間のアラインマージンが減少し、これにより発
生するミスアラインで配線とゲート電極、或いは半導体
基板との短絡問題が発生しやすい。本発明の目的は、上
記の問題点を解決するために案出したもので、高集積素
子において信頼性の高い半導体素子の配線を提供するこ
とにある。
線は、次のような問題点がある。第１に、スパッタリン
グ方式でチタン層（Ｔｉ）とＴｉＮ層とアルミニウム層
（Ａｌ）とを順次形成するためステップカバーレッジが
悪く、配線の信頼性が低下する。第２に、コンタクトホ
ールを形成するのに、浅い接合部で厚い絶縁膜をエッチ
ングするので、半導体基板のソース／ドレイン領域が損
傷される。第３に、コンタクトホールの形成のためのエ
ッチング時に流入されるエッチングガスが半導体基板に
注入されて半導体基板と配線との間の接触抵抗が増加す
る現象が発生する。第４に、素子が高集積化されればさ
れるほどコンタクトホールのサイズが小さくなり、その
段差が高くなるため、コンタクトホールのアスペクト比
が大きくなり、コンタクトホールとソース／ドレイン不
純物領域間のアラインマージンが減少し、これにより発
生するミスアラインで配線とゲート電極、或いは半導体
基板との短絡問題が発生しやすい。本発明の目的は、上
記の問題点を解決するために案出したもので、高集積素
子において信頼性の高い半導体素子の配線を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記のような目的を達成
するための本発明の半導体素子の配線構造は、絶縁され
た基板のゲート電極の両側に形成される不純物領域と、
不純物領域上に積層されて形成される第１伝導層と、前
記ゲート電極の一方の側にある第１伝導層とコンタクト
されて形成される第２伝導層とを備えることを特徴とす
る。本発明の半導体素子の配線形成方法は、基板の絶縁
されたゲート電極の両側に不純物領域を形成する段階
と、不純物領域上に積層されるように第１伝導層を形成
する段階と、ゲート電極の一方の側にある第１伝導層と
コンタクトされるように第２伝導層を形成する段階と、
を備えることを特徴とする。
するための本発明の半導体素子の配線構造は、絶縁され
た基板のゲート電極の両側に形成される不純物領域と、
不純物領域上に積層されて形成される第１伝導層と、前
記ゲート電極の一方の側にある第１伝導層とコンタクト
されて形成される第２伝導層とを備えることを特徴とす
る。本発明の半導体素子の配線形成方法は、基板の絶縁
されたゲート電極の両側に不純物領域を形成する段階
と、不純物領域上に積層されるように第１伝導層を形成
する段階と、ゲート電極の一方の側にある第１伝導層と
コンタクトされるように第２伝導層を形成する段階と、
を備えることを特徴とする。
【０００８】
【実施形態】上記のような本発明の半導体素子の配線構
造及び製造方法を、図面に基づいてより詳細に説明すれ
ば、次の通りである。図４は、本発明の第１実施形態の
半導体素子の配線構造断面図である。本発明の第１実施
形態の半導体素子の配線構造は、Ｐ型半導体基板２０の
所定領域に形成されるフィールド酸化膜２１と、フィー
ルド酸化膜２１で隔離された活性領域の所定部分に積層
されて形成されるゲート酸化膜２２とゲート電極２３と
を有する。ゲート電極の両側には、不純物領域、すなわ
ちＬＤＤ構造のソース／ドレイン領域が形成されてい
る。ゲート酸化膜２２はゲート電極の一方の側（図面上
右側）の不純物領域には形成させないが、他方の側の不
純物領域の上には形成されている。ゲート電極２３上部
にはゲートキャップ酸化膜２４が形成されている。ま
た、ゲート電極２３の両側壁には側壁酸化膜２６が形成
されている。前記ゲート電極２３の両側のソース／ドレ
イン領域の上部に第１多結晶シリコン層２８が形成され
ている。この第１多結晶シリコン層２８はゲート電極２
３の他方の側ではゲート酸化膜２２上に積層される。前
記第１多結晶シリコン層２８を形成させなかった部分に
はポリシリコン酸化膜３０が形成される。伝導性金属層
３１が第１多結晶シリコン層２８、ポリシリコン酸化膜
３０の上に形成されている。この例においてはゲート電
極の図面上左側にも第１多結晶シリコン層２８を形成さ
せたが、これを絶縁材で置き換えてもよい。
造及び製造方法を、図面に基づいてより詳細に説明すれ
ば、次の通りである。図４は、本発明の第１実施形態の
半導体素子の配線構造断面図である。本発明の第１実施
形態の半導体素子の配線構造は、Ｐ型半導体基板２０の
所定領域に形成されるフィールド酸化膜２１と、フィー
ルド酸化膜２１で隔離された活性領域の所定部分に積層
されて形成されるゲート酸化膜２２とゲート電極２３と
を有する。ゲート電極の両側には、不純物領域、すなわ
ちＬＤＤ構造のソース／ドレイン領域が形成されてい
る。ゲート酸化膜２２はゲート電極の一方の側（図面上
右側）の不純物領域には形成させないが、他方の側の不
純物領域の上には形成されている。ゲート電極２３上部
にはゲートキャップ酸化膜２４が形成されている。ま
た、ゲート電極２３の両側壁には側壁酸化膜２６が形成
されている。前記ゲート電極２３の両側のソース／ドレ
イン領域の上部に第１多結晶シリコン層２８が形成され
ている。この第１多結晶シリコン層２８はゲート電極２
３の他方の側ではゲート酸化膜２２上に積層される。前
記第１多結晶シリコン層２８を形成させなかった部分に
はポリシリコン酸化膜３０が形成される。伝導性金属層
３１が第１多結晶シリコン層２８、ポリシリコン酸化膜
３０の上に形成されている。この例においてはゲート電
極の図面上左側にも第１多結晶シリコン層２８を形成さ
せたが、これを絶縁材で置き換えてもよい。
【０００９】図５、６は、本発明の第１実施形態の半導
体素子の配線工程断面図である。本発明の第１実施形態
の半導体素子の配線製造方法は、Ｐ型半導体基板２０上
に順次にパッド酸化膜と窒化膜を堆積し、窒化膜上に感
光膜を塗布して露光及び現像工程で選択的に感光膜をパ
ターニングし、パターニングされた感光膜をマスクに用
いて窒化膜と酸化膜を順次に除去する（図面には図示せ
ず）。図５ａに示すように、熱酸化工程を通ってフィー
ルド酸化膜２１を形成した後に感光膜を除去する。そし
て、全面に熱酸化やＣＶＤ法でゲート酸化膜２２を形成
するために酸化膜を堆積する。次いで、ドーピングされ
た多結晶シリコン層を堆積した後にその上にＣＶＤ法で
シリコン酸化膜を堆積する。ここで、ドーピングされた
多結晶シリコン層の代わりに非晶質シリコン層を堆積し
てもよい。その後、全面に感光膜を塗布した後、露光及
び現像工程で選択的に感光膜をパターニングする。そし
て、パターニングされた感光膜をマスクに用いてシリコ
ン酸化膜と多結晶シリコン層を順次に異方性エッチング
してゲート電極２３とゲートキャップ酸化膜２４を形成
する。この後に、ゲート電極２３の両側のＰ型半導体基
板２０に３０ＫｅＶのイオン注入エネルギーで２．３×
１０13atoms／ｃｍ2程度のドープ剤の量を有するリンを
イオン注入して低濃度ソース／ドレイン領域２５を形成
する。ここで、基板がＮ型の場合にはリンに代えてボロ
ンをイオン注入する。そして、全面に熱酸化やＣＶＤ法
でシリコン酸化膜を堆積した後、ＲＩＥ方式で異方性エ
ッチングしてゲート電極２３とゲートキャップ酸化膜２
４の側面に側壁酸化膜２６を形成する。そして、側壁酸
化膜２６を備えたゲート電極２３の両側のＰ型半導体基
板２０に５０ＫｅＶのイオン注入エネルギーで６．０×
１０15atoms／ｃｍ2程度のドープ剤の量を有するヒ素イ
オンを注入して高濃度ソース／ドレイン領域２７を形成
する。
体素子の配線工程断面図である。本発明の第１実施形態
の半導体素子の配線製造方法は、Ｐ型半導体基板２０上
に順次にパッド酸化膜と窒化膜を堆積し、窒化膜上に感
光膜を塗布して露光及び現像工程で選択的に感光膜をパ
ターニングし、パターニングされた感光膜をマスクに用
いて窒化膜と酸化膜を順次に除去する（図面には図示せ
ず）。図５ａに示すように、熱酸化工程を通ってフィー
ルド酸化膜２１を形成した後に感光膜を除去する。そし
て、全面に熱酸化やＣＶＤ法でゲート酸化膜２２を形成
するために酸化膜を堆積する。次いで、ドーピングされ
た多結晶シリコン層を堆積した後にその上にＣＶＤ法で
シリコン酸化膜を堆積する。ここで、ドーピングされた
多結晶シリコン層の代わりに非晶質シリコン層を堆積し
てもよい。その後、全面に感光膜を塗布した後、露光及
び現像工程で選択的に感光膜をパターニングする。そし
て、パターニングされた感光膜をマスクに用いてシリコ
ン酸化膜と多結晶シリコン層を順次に異方性エッチング
してゲート電極２３とゲートキャップ酸化膜２４を形成
する。この後に、ゲート電極２３の両側のＰ型半導体基
板２０に３０ＫｅＶのイオン注入エネルギーで２．３×
１０13atoms／ｃｍ2程度のドープ剤の量を有するリンを
イオン注入して低濃度ソース／ドレイン領域２５を形成
する。ここで、基板がＮ型の場合にはリンに代えてボロ
ンをイオン注入する。そして、全面に熱酸化やＣＶＤ法
でシリコン酸化膜を堆積した後、ＲＩＥ方式で異方性エ
ッチングしてゲート電極２３とゲートキャップ酸化膜２
４の側面に側壁酸化膜２６を形成する。そして、側壁酸
化膜２６を備えたゲート電極２３の両側のＰ型半導体基
板２０に５０ＫｅＶのイオン注入エネルギーで６．０×
１０15atoms／ｃｍ2程度のドープ剤の量を有するヒ素イ
オンを注入して高濃度ソース／ドレイン領域２７を形成
する。
【００１０】次に、図５（ｂ）に示すように、ゲート電
極２３の一方の側のゲート酸化膜２２を除去した後に全
面にリンやヒ素のドーピングされた第１多結晶シリコン
層２８や非晶質シリコン層を堆積する。そして、その上
に低圧ＣＶＤ法（ＬＰＣＶＤ）でシリコン窒化膜２９を
形成する。ここで、Ｎ型半導体基板の場合にはボロンの
ドーピングされた第１多結晶シリコン層２８や非晶質シ
リコン層を堆積する。そして、全面に感光膜を塗布した
後、フォトリソグラフィ及び現像工程で選択的に感光膜
をパターニングする。次いで、図６（ｃ）に示すよう
に、パターニングされた感光膜をマスクに用いてＲＩＥ
方式でエッチングして露出されたシリコン窒化膜２９を
除去する。そして、残った感光膜を除去した後、Ｈ2／
Ｏ2混合ガスの雰囲気の電気拡散炉で８００℃の温度で
加熱して表面が露出した第１多結晶シリコン層２８を酸
化させることによりポリシリコン酸化膜３０を形成す
る。そして、図６（ｄ）に示すように、残ったシリコン
窒化膜２９をホット（Hot）リン酸につけて完全に除去
し、全面に配線形成のための伝導性金属３１を堆積する
ことにより、本発明の第１実施形態による配線が形成さ
れる。
極２３の一方の側のゲート酸化膜２２を除去した後に全
面にリンやヒ素のドーピングされた第１多結晶シリコン
層２８や非晶質シリコン層を堆積する。そして、その上
に低圧ＣＶＤ法（ＬＰＣＶＤ）でシリコン窒化膜２９を
形成する。ここで、Ｎ型半導体基板の場合にはボロンの
ドーピングされた第１多結晶シリコン層２８や非晶質シ
リコン層を堆積する。そして、全面に感光膜を塗布した
後、フォトリソグラフィ及び現像工程で選択的に感光膜
をパターニングする。次いで、図６（ｃ）に示すよう
に、パターニングされた感光膜をマスクに用いてＲＩＥ
方式でエッチングして露出されたシリコン窒化膜２９を
除去する。そして、残った感光膜を除去した後、Ｈ2／
Ｏ2混合ガスの雰囲気の電気拡散炉で８００℃の温度で
加熱して表面が露出した第１多結晶シリコン層２８を酸
化させることによりポリシリコン酸化膜３０を形成す
る。そして、図６（ｄ）に示すように、残ったシリコン
窒化膜２９をホット（Hot）リン酸につけて完全に除去
し、全面に配線形成のための伝導性金属３１を堆積する
ことにより、本発明の第１実施形態による配線が形成さ
れる。
【００１１】次に、図７−図９に基づき本発明の第２実
施形態の半導体素子の配線構造及び配線形成方法を説明
する。まず、図７５に示すように、本発明の第２実施形
態の半導体素子の配線構造は、Ｐ型半導体基板４０の所
定の領域に形成されるフィールド酸化膜４１と、前記フ
ィールド酸化膜４１で絶縁された活性領域の所定の部分
に積層されて形成されるゲート酸化膜４２と、ゲート電
極４３と、そして、ゲート電極４３の上部に形成される
ゲートキャップ酸化膜４４と、ゲート電極４３の両側壁
に形成される側壁酸化膜４６と、ポリゲート電極４３の
両側に形成されるＬＤＤ構造のソース／ドレイン領域
と、ゲート電極４３の一方の側のソース／ドレイン領域
の上部に積層される第１多結晶シリコン層４８と、前記
ゲート電極４３の他方の側のソース／ドレイン領域の上
部のゲート酸化膜４２上に積層される前記第１多結晶シ
リコン層４８と、前記ゲート電極４３の一方の側のソー
ス／ドレイン領域の上部を除いた部分に形成されるＣＶ
Ｄ酸化膜５１と、ゲート電極４３の一側のソース／ドレ
イン領域の上部の第１多結晶シリコン層４８とコンタク
トされる伝導性金属層５２とを備える。
施形態の半導体素子の配線構造及び配線形成方法を説明
する。まず、図７５に示すように、本発明の第２実施形
態の半導体素子の配線構造は、Ｐ型半導体基板４０の所
定の領域に形成されるフィールド酸化膜４１と、前記フ
ィールド酸化膜４１で絶縁された活性領域の所定の部分
に積層されて形成されるゲート酸化膜４２と、ゲート電
極４３と、そして、ゲート電極４３の上部に形成される
ゲートキャップ酸化膜４４と、ゲート電極４３の両側壁
に形成される側壁酸化膜４６と、ポリゲート電極４３の
両側に形成されるＬＤＤ構造のソース／ドレイン領域
と、ゲート電極４３の一方の側のソース／ドレイン領域
の上部に積層される第１多結晶シリコン層４８と、前記
ゲート電極４３の他方の側のソース／ドレイン領域の上
部のゲート酸化膜４２上に積層される前記第１多結晶シ
リコン層４８と、前記ゲート電極４３の一方の側のソー
ス／ドレイン領域の上部を除いた部分に形成されるＣＶ
Ｄ酸化膜５１と、ゲート電極４３の一側のソース／ドレ
イン領域の上部の第１多結晶シリコン層４８とコンタク
トされる伝導性金属層５２とを備える。
【００１２】次いで、本発明の図８、図９に示す第２実
施形態の半導体素子の配線製造方法を説明する。本発明
の第２実施形態の半導体素子の配線製造方法は、図８
（ａ）に示すように、Ｐ型半導体基板４０に順次にパッ
ド酸化膜と窒化膜を堆積し、窒化膜上に感光膜を塗布す
る。次いで、露光及び現像工程で選択的に感光膜をパタ
ーニングし、パターニングされた感光膜をマスクに用い
て窒化膜と酸化膜を順次に除去する（図面には図示せ
ず）。そして、熱工程を介してフィールド酸化膜４１を
形成した後に感光膜を除去する。全面に熱酸化やＣＶＤ
法で酸化膜を堆積する。次いで、全面にドーピングされ
た多結晶シリコン層を堆積した後に多結晶シリコン層上
にＣＶＤ法でシリコン酸化膜を堆積する。ここで、全面
にドーピングされた多結晶シリコン層の代わりに非晶質
シリコン層を堆積してもよい。そして、感光膜を塗布し
た後、露光及び現像工程で選択的に感光膜をパターニン
グする。そして、パターニングされた感光膜をマスクに
用いてシリコン酸化膜と多結晶シリコン層を順次にエッ
チングしてゲート電極４３とゲートキャップ酸化膜４４
を形成する。ゲート電極４３の両側のＰ型半導体基板４
０に３０ＫｅＶのイオン注入エネルギーで２．３×１０
13atoms／ｃｍ2程度のドープ剤を有するリン（Ｐ）をイ
オン注入して低濃度ソース／ドレイン領域４５を形成す
る。ここで、Ｎ型半導体基板の場合にはボロンをイオン
注入する。そして、全面に熱酸化やＣＶＤ法でシリコン
酸化膜を堆積した後、ＲＩＥ方式で異方性エッチングで
ゲート電極４３とゲートキャップ酸化膜４４の側面に側
壁酸化膜４６を形成する。そして、側壁酸化膜４６を備
えたゲート電極４３の両側のＰ型半導体基板４０に５０
ＫｅＶのイオン注入エネルギーで６．０×１０15atoms
／ｃｍ2程度のドープ剤を有するヒ素（Ａｓ＋）イオン
を注入して高濃度ソース／ドレイン領域４７を形成す
る。
施形態の半導体素子の配線製造方法を説明する。本発明
の第２実施形態の半導体素子の配線製造方法は、図８
（ａ）に示すように、Ｐ型半導体基板４０に順次にパッ
ド酸化膜と窒化膜を堆積し、窒化膜上に感光膜を塗布す
る。次いで、露光及び現像工程で選択的に感光膜をパタ
ーニングし、パターニングされた感光膜をマスクに用い
て窒化膜と酸化膜を順次に除去する（図面には図示せ
ず）。そして、熱工程を介してフィールド酸化膜４１を
形成した後に感光膜を除去する。全面に熱酸化やＣＶＤ
法で酸化膜を堆積する。次いで、全面にドーピングされ
た多結晶シリコン層を堆積した後に多結晶シリコン層上
にＣＶＤ法でシリコン酸化膜を堆積する。ここで、全面
にドーピングされた多結晶シリコン層の代わりに非晶質
シリコン層を堆積してもよい。そして、感光膜を塗布し
た後、露光及び現像工程で選択的に感光膜をパターニン
グする。そして、パターニングされた感光膜をマスクに
用いてシリコン酸化膜と多結晶シリコン層を順次にエッ
チングしてゲート電極４３とゲートキャップ酸化膜４４
を形成する。ゲート電極４３の両側のＰ型半導体基板４
０に３０ＫｅＶのイオン注入エネルギーで２．３×１０
13atoms／ｃｍ2程度のドープ剤を有するリン（Ｐ）をイ
オン注入して低濃度ソース／ドレイン領域４５を形成す
る。ここで、Ｎ型半導体基板の場合にはボロンをイオン
注入する。そして、全面に熱酸化やＣＶＤ法でシリコン
酸化膜を堆積した後、ＲＩＥ方式で異方性エッチングで
ゲート電極４３とゲートキャップ酸化膜４４の側面に側
壁酸化膜４６を形成する。そして、側壁酸化膜４６を備
えたゲート電極４３の両側のＰ型半導体基板４０に５０
ＫｅＶのイオン注入エネルギーで６．０×１０15atoms
／ｃｍ2程度のドープ剤を有するヒ素（Ａｓ＋）イオン
を注入して高濃度ソース／ドレイン領域４７を形成す
る。
【００１３】次に、図８（ｂ）に示すように、全面にリ
ンやヒ素のドーピングされた第１多結晶シリコン層４８
や非晶質シリコン層を堆積し、その上に低圧ＣＶＤ法で
シリコン窒化膜４９を堆積する。ここで、Ｎ型半導体基
板の場合にはボロンのドーピングされた第１多結晶シリ
コン層４８や非晶質シリコン層を堆積する。そして、全
面に感光膜を塗布してフォトリソグラフィ及び現像工程
で選択的に感光膜をパターニングする。次いで、図８
（ｃ）に示すように、パターニングされた感光膜をマス
クに用いてＲＩＥ方式でエッチングして露出されたシリ
コン窒化膜４９を除去する。そして、残った感光膜を除
去した後、Ｈ2／Ｏ2混合ガス雰囲気の電気拡散炉で８０
０℃の温度で加熱して表面に露出された第１多結晶シリ
コン層４８を酸化させることによりポリシリコン酸化膜
５０を形成する。次いで、酸化されたポリシリコン酸化
膜５０をフッ酸に漬けて完全に除去し、シリコン窒化膜
４９をホット(hot）リン酸に漬けて除去する。そして、
図９（ｄ）に示すように全面にＣＶＤ酸化膜５１を堆積
する。次いで、図９（ｅ）に示すように、全面に感光膜
を塗布した後、フォトリソグラフィ、或いは露光及び現
像工程で選択的に感光膜をパターニングする。そして、
パターニングされた感光膜をマスクに用いてＲＩＥ方式
でエッチングすることにより露出されたＣＶＤ酸化膜５
１を除去する。これによって、ゲート電極４３の一方の
側のソース／ドレイン領域上の第１多結晶シリコン層４
８に達するコンタクトホールを形成する。次に、感光膜
を除去した後に第１多結晶シリコン層４８とコンタクト
されるように全面に伝導性金属５２を堆積する。
ンやヒ素のドーピングされた第１多結晶シリコン層４８
や非晶質シリコン層を堆積し、その上に低圧ＣＶＤ法で
シリコン窒化膜４９を堆積する。ここで、Ｎ型半導体基
板の場合にはボロンのドーピングされた第１多結晶シリ
コン層４８や非晶質シリコン層を堆積する。そして、全
面に感光膜を塗布してフォトリソグラフィ及び現像工程
で選択的に感光膜をパターニングする。次いで、図８
（ｃ）に示すように、パターニングされた感光膜をマス
クに用いてＲＩＥ方式でエッチングして露出されたシリ
コン窒化膜４９を除去する。そして、残った感光膜を除
去した後、Ｈ2／Ｏ2混合ガス雰囲気の電気拡散炉で８０
０℃の温度で加熱して表面に露出された第１多結晶シリ
コン層４８を酸化させることによりポリシリコン酸化膜
５０を形成する。次いで、酸化されたポリシリコン酸化
膜５０をフッ酸に漬けて完全に除去し、シリコン窒化膜
４９をホット(hot）リン酸に漬けて除去する。そして、
図９（ｄ）に示すように全面にＣＶＤ酸化膜５１を堆積
する。次いで、図９（ｅ）に示すように、全面に感光膜
を塗布した後、フォトリソグラフィ、或いは露光及び現
像工程で選択的に感光膜をパターニングする。そして、
パターニングされた感光膜をマスクに用いてＲＩＥ方式
でエッチングすることにより露出されたＣＶＤ酸化膜５
１を除去する。これによって、ゲート電極４３の一方の
側のソース／ドレイン領域上の第１多結晶シリコン層４
８に達するコンタクトホールを形成する。次に、感光膜
を除去した後に第１多結晶シリコン層４８とコンタクト
されるように全面に伝導性金属５２を堆積する。
【００１４】本発明の第２実施形態において、第１多結
晶シリコン層４８を酸化したポリシリコン酸化膜５０を
除去しない状態で、その上にＣＶＤ酸化膜５１を堆積し
てもよい。そして、ゲート電極４３の両側のソース／ド
レイン領域の上部の第１多結晶シリコン層４８上のシリ
コン窒化膜４９を除去しなくても本発明の目的を達成で
きる。このように、シリコン窒化膜４９を除去しないで
コンタクトホールを形成する際、このシリコン窒化膜４
９がエッチング停止層の役割をして第１多結晶シリコン
層４８にエッチングダメージを誘発しないという長所が
生ずる。
晶シリコン層４８を酸化したポリシリコン酸化膜５０を
除去しない状態で、その上にＣＶＤ酸化膜５１を堆積し
てもよい。そして、ゲート電極４３の両側のソース／ド
レイン領域の上部の第１多結晶シリコン層４８上のシリ
コン窒化膜４９を除去しなくても本発明の目的を達成で
きる。このように、シリコン窒化膜４９を除去しないで
コンタクトホールを形成する際、このシリコン窒化膜４
９がエッチング停止層の役割をして第１多結晶シリコン
層４８にエッチングダメージを誘発しないという長所が
生ずる。
【００１５】次に、図１０（ａ）に示すレイアウト図
は、２５６Ｍ以上のＤＲＡＭ配線に適用した本発明の第
３実施形態の半導体素子の配線構造である。本実施形態
の配線構造はワードライン７６とビットライン７５は直
角に交差するように配置されている。これらのラインは
それぞれ平行に間隔を置いて配置されており、活性領域
７４はこれらのビットライン７５とワードライン７６と
の間に形成されている。活性領域７４とビットライン７
５とのコンタクト配線はフィールド酸化膜の上部に形成
され、そのコンタクト配線はソース／ドレイン領域と接
触してフィールド酸化膜の上にまで延びている第１多結
晶シリコン層６８とコンタクトされて形成される。図７
（ａ）のＡ−Ａ′線断面で示す本発明の第３実施形態の
半導体素子の配線構造は、図１０（ｂ）に示すように、
Ｐ型半導体基板６０の所定の領域に形成されるフィール
ド酸化膜６１と、このフィールド酸化膜６１で隔離され
る活性領域とを有している。その活性領域の所定の部分
にゲート酸化膜６２と、その上のゲート電極６３と、さ
らにその上に形成されるゲートキャップ酸化膜６４とを
形成させ、ゲート電極６３の両側壁に側壁酸化膜６６を
形成している。半導体基板６０のゲート電極６３の両側
にＬＤＤ構造のソース／ドレイン領域が形成されてい
る。ゲート電極６３の一方の側のソース／ドレイン領域
の上からフィールド酸化膜の上まで延びるとともに、ゲ
ート電極６３の他方の側のソース／ドレイン領域の上に
第１多結晶シリコン層６８が形成されている。この第１
多結晶シリコン層６８の上以外の箇所に、ゲート電極の
側面から上にかけて及びシールド酸化膜の上にはポリシ
リコン酸化膜７０が形成されている。これらの上には平
坦化のためのＣＶＤ酸化膜７１が形成されている。酸化
膜７１のゲート電極の一方の側の第１多結晶シリコン層
６８が形成されたフィールド酸化膜の箇所にコンタクト
ホールが形成され、このコンタクトホールを介して第２
多結晶シリコン層７２が第１多結晶シリコン層６８とコ
ンタクトされるように形成され、その上にタングステン
シリサイド層７３が形成されている。
は、２５６Ｍ以上のＤＲＡＭ配線に適用した本発明の第
３実施形態の半導体素子の配線構造である。本実施形態
の配線構造はワードライン７６とビットライン７５は直
角に交差するように配置されている。これらのラインは
それぞれ平行に間隔を置いて配置されており、活性領域
７４はこれらのビットライン７５とワードライン７６と
の間に形成されている。活性領域７４とビットライン７
５とのコンタクト配線はフィールド酸化膜の上部に形成
され、そのコンタクト配線はソース／ドレイン領域と接
触してフィールド酸化膜の上にまで延びている第１多結
晶シリコン層６８とコンタクトされて形成される。図７
（ａ）のＡ−Ａ′線断面で示す本発明の第３実施形態の
半導体素子の配線構造は、図１０（ｂ）に示すように、
Ｐ型半導体基板６０の所定の領域に形成されるフィール
ド酸化膜６１と、このフィールド酸化膜６１で隔離され
る活性領域とを有している。その活性領域の所定の部分
にゲート酸化膜６２と、その上のゲート電極６３と、さ
らにその上に形成されるゲートキャップ酸化膜６４とを
形成させ、ゲート電極６３の両側壁に側壁酸化膜６６を
形成している。半導体基板６０のゲート電極６３の両側
にＬＤＤ構造のソース／ドレイン領域が形成されてい
る。ゲート電極６３の一方の側のソース／ドレイン領域
の上からフィールド酸化膜の上まで延びるとともに、ゲ
ート電極６３の他方の側のソース／ドレイン領域の上に
第１多結晶シリコン層６８が形成されている。この第１
多結晶シリコン層６８の上以外の箇所に、ゲート電極の
側面から上にかけて及びシールド酸化膜の上にはポリシ
リコン酸化膜７０が形成されている。これらの上には平
坦化のためのＣＶＤ酸化膜７１が形成されている。酸化
膜７１のゲート電極の一方の側の第１多結晶シリコン層
６８が形成されたフィールド酸化膜の箇所にコンタクト
ホールが形成され、このコンタクトホールを介して第２
多結晶シリコン層７２が第１多結晶シリコン層６８とコ
ンタクトされるように形成され、その上にタングステン
シリサイド層７３が形成されている。
【００１６】図１１−図１３は、第３実施形態の半導体
素子の配線形成方法を示す。図１１（ａ）に示すよう
に、Ｐ型半導体基板６０基板の上に順次にパッド酸化膜
と窒化膜を堆積し、窒化膜上に感光膜を塗布して露光及
び現像工程で感光膜を選択的にパターニングする。パタ
ーニングした感光膜をマスクに用いて窒化膜と酸化膜を
順次に除去する。熱酸化工程を介してフィールド酸化膜
６１を形成した後に感光膜を除去する。活性領域７４は
フィールド酸化膜により隔離される。Ｈ2／Ｏ2混合ガス
雰囲気の電気炉で熱酸化を通って全面にゲート酸化膜６
２用の酸化膜を堆積する。次いで、全面に低圧ＣＶＤ法
（ＬＰＣＶＤ）で全面にドーピングされた多結晶シリコ
ン層を堆積した後にその上にＣＶＤ法でシリコン酸化膜
を堆積する。ここで、ドーピングされた多結晶シリコン
層の代わりに非晶質シリコン層を堆積してよい。そし
て、全面に感光膜を塗布した後、露光及び現像工程で選
択的に感光膜をパターニングする。そして、パターニン
グされた感光膜をマスクに用いてシリコン酸化膜と多結
晶シリコン層を順次に異方性エッチングしてゲート電極
６３とゲートキャップ酸化膜６４を形成する。その後ゲ
ート電極６３の両側のＰ型半導体基板６０に３０ＫｅＶ
のイオン注入エネルギーで２．３×１０13atoms／ｃｍ2
程度リン（Ｐ）イオンを注入して低濃度ソース／ドレイ
ン領域６５を形成する。Ｎ型半導体基板の場合にはボロ
ンをイオン注入する。全面に熱酸化やＣＶＤ法でシリコ
ン酸化膜を形成した後、ＲＩＥ方式で異方性エッチング
してゲート電極６３とゲートキャップ酸化膜６４の側面
に側壁酸化膜６６を形成する。そして、側壁酸化膜６６
を備えたゲート電極６３の両側のＰ型半導体基板７０に
５０ＫｅＶのイオン注入エネルギーで６．０×１０15at
oms／ｃｍ2程度のヒ素（Ａｒ＋）イオンを注入して高濃
度ソース／ドレイン領域６７を形成する。
素子の配線形成方法を示す。図１１（ａ）に示すよう
に、Ｐ型半導体基板６０基板の上に順次にパッド酸化膜
と窒化膜を堆積し、窒化膜上に感光膜を塗布して露光及
び現像工程で感光膜を選択的にパターニングする。パタ
ーニングした感光膜をマスクに用いて窒化膜と酸化膜を
順次に除去する。熱酸化工程を介してフィールド酸化膜
６１を形成した後に感光膜を除去する。活性領域７４は
フィールド酸化膜により隔離される。Ｈ2／Ｏ2混合ガス
雰囲気の電気炉で熱酸化を通って全面にゲート酸化膜６
２用の酸化膜を堆積する。次いで、全面に低圧ＣＶＤ法
（ＬＰＣＶＤ）で全面にドーピングされた多結晶シリコ
ン層を堆積した後にその上にＣＶＤ法でシリコン酸化膜
を堆積する。ここで、ドーピングされた多結晶シリコン
層の代わりに非晶質シリコン層を堆積してよい。そし
て、全面に感光膜を塗布した後、露光及び現像工程で選
択的に感光膜をパターニングする。そして、パターニン
グされた感光膜をマスクに用いてシリコン酸化膜と多結
晶シリコン層を順次に異方性エッチングしてゲート電極
６３とゲートキャップ酸化膜６４を形成する。その後ゲ
ート電極６３の両側のＰ型半導体基板６０に３０ＫｅＶ
のイオン注入エネルギーで２．３×１０13atoms／ｃｍ2
程度リン（Ｐ）イオンを注入して低濃度ソース／ドレイ
ン領域６５を形成する。Ｎ型半導体基板の場合にはボロ
ンをイオン注入する。全面に熱酸化やＣＶＤ法でシリコ
ン酸化膜を形成した後、ＲＩＥ方式で異方性エッチング
してゲート電極６３とゲートキャップ酸化膜６４の側面
に側壁酸化膜６６を形成する。そして、側壁酸化膜６６
を備えたゲート電極６３の両側のＰ型半導体基板７０に
５０ＫｅＶのイオン注入エネルギーで６．０×１０15at
oms／ｃｍ2程度のヒ素（Ａｒ＋）イオンを注入して高濃
度ソース／ドレイン領域６７を形成する。
【００１７】次に、図１１（ｂ）に示すように、全面に
低圧ＣＶＤ法で、第１多結晶シリコン層６８とシリコン
窒化膜６９とを順次に堆積する。ここで、第１多結晶シ
リコン層６８の代わりに非晶質シリコン層を堆積しても
よい。次いで、図１２（ｃ）に示すように、全面に感光
膜を塗布して、活性領域のソース／ドレイン領域の上部
及びフィールド酸化膜上の所定の位置の感光膜だけが残
るように露光及び現像工程で感光膜を選択的にパターニ
ングする。そのパターニングされた感光膜をマスクに用
いてＲＩＥ法でパターニングされて露出されたシリコン
窒化膜６９を第１多結晶シリコン層６８が露出されるま
で除去する。その後、感光膜を除去する。次に、図１２
（ｄ）に示すように、Ｈ2／Ｏ2混合ガス雰囲気で熱処理
して露出された第１多結晶シリコン層６８を酸化し、そ
の酸化によりポリシリコン酸化膜７０が形成される。こ
のとき、熱処理を高圧で行えば、低温、或いは短時間に
酸化を行うことができる。そして、ホット(hot）リン酸
に漬けてシリコン窒化膜６９を除去する。次いで、図１
３（ｅ）に示すように、もし、第１多結晶シリコン層６
８がドーピングされなかった場合には３０ＫｅＶのイオ
ン注入エネルギーで５．０×１０15atoms／cm2程度のイ
オンを注入してドーピングする。その後、全面にＣＶＤ
酸化膜７１を堆積する。このＣＶＤ酸化膜７１としては
優れた平坦化が可能なＴＥＯＳやＢＰＳＧ物質を使用す
る。そして、全面に感光膜を塗布してＤＲＡＭのデータ
アクセスのためのビットラインとパストランジスタを電
気的に連結するコンタクトの形成のために選択的に感光
膜をパターニングする。ＲＩＥエッチング方式で、ＣＨ
Ｆ3やＣＦ4ガスのプラズマを用いて第１多結晶シリコン
層６８が露出するまでゲート電極６３の一方の側のフィ
ールド酸化膜の部分のＣＶＤ酸化膜７１をエッチングす
る。そして、全面に低圧ＣＶＤ法（ＬＰＣＶＤ）で第２
多結晶シリコン層７２や非晶質シリコン層を堆積し、前
記第２多結晶シリコン層７２の上部にタングステンシリ
サイド（ＷＳｉｘ）層７３を積層する。次に、タングス
テンシリサイド層７３上に感光膜を塗布して、所定の部
分の感光膜だけを残し、露光及び現像工程で感光膜を選
択的にパターニングする。次いで、パターニングされた
感光膜をマスクに用いてＲＩＥ方式で露出された金属シ
リサイド層７３と第２多結晶シリコン層７２を順次にエ
ッチングして所定の部分にビットライン配線を形成し
て、本発明の第３実施形態の半導体素子の配線を完成す
る。
低圧ＣＶＤ法で、第１多結晶シリコン層６８とシリコン
窒化膜６９とを順次に堆積する。ここで、第１多結晶シ
リコン層６８の代わりに非晶質シリコン層を堆積しても
よい。次いで、図１２（ｃ）に示すように、全面に感光
膜を塗布して、活性領域のソース／ドレイン領域の上部
及びフィールド酸化膜上の所定の位置の感光膜だけが残
るように露光及び現像工程で感光膜を選択的にパターニ
ングする。そのパターニングされた感光膜をマスクに用
いてＲＩＥ法でパターニングされて露出されたシリコン
窒化膜６９を第１多結晶シリコン層６８が露出されるま
で除去する。その後、感光膜を除去する。次に、図１２
（ｄ）に示すように、Ｈ2／Ｏ2混合ガス雰囲気で熱処理
して露出された第１多結晶シリコン層６８を酸化し、そ
の酸化によりポリシリコン酸化膜７０が形成される。こ
のとき、熱処理を高圧で行えば、低温、或いは短時間に
酸化を行うことができる。そして、ホット(hot）リン酸
に漬けてシリコン窒化膜６９を除去する。次いで、図１
３（ｅ）に示すように、もし、第１多結晶シリコン層６
８がドーピングされなかった場合には３０ＫｅＶのイオ
ン注入エネルギーで５．０×１０15atoms／cm2程度のイ
オンを注入してドーピングする。その後、全面にＣＶＤ
酸化膜７１を堆積する。このＣＶＤ酸化膜７１としては
優れた平坦化が可能なＴＥＯＳやＢＰＳＧ物質を使用す
る。そして、全面に感光膜を塗布してＤＲＡＭのデータ
アクセスのためのビットラインとパストランジスタを電
気的に連結するコンタクトの形成のために選択的に感光
膜をパターニングする。ＲＩＥエッチング方式で、ＣＨ
Ｆ3やＣＦ4ガスのプラズマを用いて第１多結晶シリコン
層６８が露出するまでゲート電極６３の一方の側のフィ
ールド酸化膜の部分のＣＶＤ酸化膜７１をエッチングす
る。そして、全面に低圧ＣＶＤ法（ＬＰＣＶＤ）で第２
多結晶シリコン層７２や非晶質シリコン層を堆積し、前
記第２多結晶シリコン層７２の上部にタングステンシリ
サイド（ＷＳｉｘ）層７３を積層する。次に、タングス
テンシリサイド層７３上に感光膜を塗布して、所定の部
分の感光膜だけを残し、露光及び現像工程で感光膜を選
択的にパターニングする。次いで、パターニングされた
感光膜をマスクに用いてＲＩＥ方式で露出された金属シ
リサイド層７３と第２多結晶シリコン層７２を順次にエ
ッチングして所定の部分にビットライン配線を形成し
て、本発明の第３実施形態の半導体素子の配線を完成す
る。
【００１８】
【発明の効果】このように製造された本発明の半導体素
子の配線構造及び形成方法は、次のような効果がある。
第１に、ソース／ドレイン不純物領域上にセルフアライ
ンされた多結晶シリコンのパッド層を形成するので、コ
ンタクト配線工程の問題点のステップカバーレッジ問題
と、ミスアライン時の配線と半導体基板、或いはゲート
電極との短絡問題を解決でき、接触抵抗も低下させるこ
とができる。第２に、高架（elevated）ソース／ドレイ
ン構造を形成することにより、浅い接合でコンタクトホ
ールの形成のための工程でよく発生する、ソース／ドレ
イン不純物領域での損傷のないトランジスタを提供でき
るので、半導体素子の特性を大きく向上させることがで
きる。第３に、ＤＲＡＭセルのコンタクトの形成におい
て、ソース／ドレイン領域より拡張された多結晶シリコ
ンのパッドパターン上にビットラインコンタクトやキャ
パシタのノードコンタクトを形成するので、配線のアラ
インマージンが大きくなる。
子の配線構造及び形成方法は、次のような効果がある。
第１に、ソース／ドレイン不純物領域上にセルフアライ
ンされた多結晶シリコンのパッド層を形成するので、コ
ンタクト配線工程の問題点のステップカバーレッジ問題
と、ミスアライン時の配線と半導体基板、或いはゲート
電極との短絡問題を解決でき、接触抵抗も低下させるこ
とができる。第２に、高架（elevated）ソース／ドレイ
ン構造を形成することにより、浅い接合でコンタクトホ
ールの形成のための工程でよく発生する、ソース／ドレ
イン不純物領域での損傷のないトランジスタを提供でき
るので、半導体素子の特性を大きく向上させることがで
きる。第３に、ＤＲＡＭセルのコンタクトの形成におい
て、ソース／ドレイン領域より拡張された多結晶シリコ
ンのパッドパターン上にビットラインコンタクトやキャ
パシタのノードコンタクトを形成するので、配線のアラ
インマージンが大きくなる。
【図１】 従来の半導体素子の配線構造断面図。
【図２】 従来の半導体素子の配線工程断面図。
【図３】 従来の半導体素子の配線工程断面図。
【図４】 本発明の第１実施形態の半導体素子の配線構
造断面図。
造断面図。
【図５】 本発明の第１実施形態の半導体素子の配線工
程断面図。
程断面図。
【図６】 本発明の第１実施形態の半導体素子の配線工
程断面図。
程断面図。
【図７】 本発明の第２実施形態の半導体素子の配線構
造断面図。
造断面図。
【図８】 発明の第２実施形態の半導体素子の配線工程
断面図。
断面図。
【図９】 発明の第２実施形態の半導体素子の配線工程
断面図。
断面図。
【図１０】 本発明の第３実施形態の半導体素子のレイ
アウト図（ａ）と、（ａ）のＡ−Ａ′線上の本発明の第
３実施形態の半導体素子の配線構造断面図（ｂ）。
アウト図（ａ）と、（ａ）のＡ−Ａ′線上の本発明の第
３実施形態の半導体素子の配線構造断面図（ｂ）。
【図１１】 本発明の第３実施形態の半導体素子の配線
工程断面図。
工程断面図。
【図１２】 本発明の第３実施形態の半導体素子の配線
工程断面図。
工程断面図。
【図１３】 本発明の第３実施形態の半導体素子の配線
工程断面図。
工程断面図。
２０、４０、６０ Ｐ型半導体基板 ２１、４１、６１ フィールド酸化膜 ２２、４２、６２ ゲート酸化膜 ２３、４３、６３ ゲート電極 ２４、４４、６４ ゲートキャップ酸化膜 ２５、４５、６５ 低濃度ソース／ドレイン領域 ２６、４６、６６ 側壁酸化膜 ２７、４７、６７ 高濃度ソース／ドレイン領域 ２８、４８、６８ 第１多結晶シリコン層 ２９、４９、６９ シリコン窒化膜 ３０、５０、７０ ポリシリコン酸化膜 ３１、５２ 伝導性金属層 ５１、７１ ＣＶＤ酸化膜 ７２ 第２多結晶シリコン層 ７３ タングステンシリサイド層 ７４ Ｉ字形態の活性領域 ７５ ビットライン ７６ ワードライン
Claims (7)
- 【請求項１】 基板のゲート電極の両側に形成される不
純物領域と、 前記不純物領域上に形成される第１伝導層と、 前記ゲート電極の一方の側にある第１伝導層とコンタク
トされて形成される第２伝導層と、を備えることを特徴
とする半導体素子の配線構造。 - 【請求項２】 基板のゲート電極の両側に形成される
不純物領域と、 前記ゲート電極の一方の側と他方の側の不純物領域の上
部に形成される第１伝導層と、 前記第１伝導層を除いた領域の上部に形成される第１絶
縁膜と、 前記ゲート電極の一方の側の第１伝導層とコンタクトさ
れて形成される第２伝導層と、を備えることを特徴とす
る半導体素子の配線構造。 - 【請求項３】 前記ゲート電極の他方の側の不純物領
域の上部に形成される第１伝導層は前記不純物領域と隔
離されていることを特徴とする請求項２に記載の半導体
素子の配線構造。 - 【請求項４】 基板のゲート電極の両側に形成される
不純物領域と、 前記不純物領域上とフィールド絶縁膜上の一部まで延長
されて形成される第１伝導層と、 前記第１伝導層を除いた領域の上部に形成される第１絶
縁膜と、 前記フィールド絶縁膜上の一部に形成される第１伝導層
の部分が露出し、それ以外の全面に形成される第２絶縁
膜と、 前記露出した第１伝導層とコンタクトされる第２伝導層
と、 前記第２伝導層の上部に形成される第３伝導層と、を備
えることを特徴とする半導体素子の配線構造。 - 【請求項５】 （１）基板のゲート電極の両側に不純物
領域を形成する段階と、 （２）前記不純物領域上に積層されるように第１伝導層
を形成する段階と、 （３）前記ゲート電極の一方の側にある第１伝導層とコ
ンタクトされるように第２伝導層を形成する段階と、を
備えることを特徴とする半導体素子の配線製造方法。 - 【請求項６】 （１）基板のゲート電極の両側に不純
物領域を形成する段階と、 （２）前記全面に第１伝導層と第１絶縁膜を堆積する段
階と、 （３）前記不純物領域の上部を除いた領域に第１絶縁膜
を除去する段階と、 （４）前記不純物領域の上部を除いた領域に第２絶縁膜
を形成する段階と、 （５）前記第１絶縁膜を除去して前記ゲート電極の方の
一側にある第１伝導層とコンタクトされるように第２伝
導層を形成する段階と、を備えることを特徴とする半導
体素子の配線製造方法。 - 【請求項７】 （１）基板のゲート電極の両側に不純物
領域を形成する段階と、 （２）前記不純物を形成させた基板の全面に順次に第１
伝導層と第１絶縁膜を堆積する段階と、 （３）前記不純物領域からフィールド絶縁膜上の一部へ
かけての部分以外の第１絶縁膜をその下の第１伝導層が
露呈されるように除去する段階と、 （４）前記第１絶縁膜を除いた箇所を第２絶縁膜とする
段階と、 （５）前記ゲート電極の一方の側にある前記フィールド
絶縁膜の一部上に形成された第１伝導層が露呈されるよ
うに第３絶縁膜を形成する段階と、 （６）前記露呈された第１伝導層とコンタクトされるよ
うに第２伝導層を形成する段階と、 （７）前記第２伝導層上に第３伝導層を形成する段階
と、を備えることを特徴とする半導体素子の配線製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR38789/1996 | 1996-09-07 | ||
| KR1019960038789A KR100198634B1 (ko) | 1996-09-07 | 1996-09-07 | 반도체 소자의 배선구조 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098009A true JPH1098009A (ja) | 1998-04-14 |
| JP2945964B2 JP2945964B2 (ja) | 1999-09-06 |
Family
ID=19473055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9198231A Expired - Fee Related JP2945964B2 (ja) | 1996-09-07 | 1997-07-24 | 半導体素子の配線構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6303493B1 (ja) |
| JP (1) | JP2945964B2 (ja) |
| KR (1) | KR100198634B1 (ja) |
| DE (1) | DE19724472B4 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100198666B1 (ko) * | 1996-09-25 | 1999-06-15 | 구본준 | 반도체 소자의 배선 구조 및 제조 방법 |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| KR100968496B1 (ko) | 2002-04-15 | 2010-07-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 그 제조방법 |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| US6706635B2 (en) * | 2002-06-05 | 2004-03-16 | Texas Instruments Incorporated | Innovative method to build a high precision analog capacitor with low voltage coefficient and hysteresis |
| US6884672B1 (en) * | 2003-11-04 | 2005-04-26 | International Business Machines Corporation | Method for forming an electronic device |
| US20150118810A1 (en) * | 2013-10-24 | 2015-04-30 | Madhur Bobde | Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path |
| FR3033447B1 (fr) * | 2015-03-03 | 2017-03-24 | Commissariat Energie Atomique | Transistor a connexions mis et procede de fabrication |
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| US4305760A (en) * | 1978-12-22 | 1981-12-15 | Ncr Corporation | Polysilicon-to-substrate contact processing |
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| IT1213234B (it) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos. |
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