KR100198666B1 - 반도체 소자의 배선 구조 및 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 고집적 소자에 알맞은 콘택 배선을 갖는 반도체 소자의 배선 구조 및 제조 방법에 관한 것이다.
상기와 같은 본 발명의 디램 셀의 배선 구조는 표면 내에 활성 영역과 필드 절연막을 갖는 기판과, 상기 활성 영역 상의 일 영역에 절연되어 형성된 게이트 전극과, 상기 게이트 전극의 양측 기판에 형성된 제 1, 제 2 불순물 영역과, 상기 제 2 불순물 영역에 전기적으로 연결되도록 상기 필드 절연막에 걸쳐 형성되는 제 1 배선층과, 상기 제 1 배선층에 콘택홀을 갖도록 상기 기판 전면에 형성되는 절연막과, 상기 콘택홀을 통해 상기 제 1 배선층과 연결되며 상기 절연막 위에 형성되는 제 2 배선층을 포함하여 구성된다.
그리고 본 발명 디램 셀의 배선 제조 방법은 기판 준비하는 단계, 상기 기판에 활성 영역과 필드 영역을 정의하여 필드 영역에 필드 절연막을 형성하는 단계, 상기 활성 영역의 기판상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측 활성 영역의 기판에 제 1, 제 2 불순물 영역을 형성하는 단계, 상기 제 2 불순물 영역과 상기 제 2 불순물 영역에 인접한 필드 절연막 상에 제 1 배선층을 형성하는 단계, 상기 제 1 배선층 상에 콘택홀을 갖도록 기판 전면에 절연막을 형성하는 단계, 상기 콘택홀을 통해 제 1 배선층과 연결되도록 절연막 상에 제 2 배선층을 형성하는 단계를 포함하여 제조된다.
Description
본 발명은 반도에 소자에 관한 것으로, 특히 고집적 소자에 알맞은 콘택 배선을 갖는 반도체 소자의 배선 구조 및 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 높아지면서 고집적화에 유리한 많은 종류의 디램 셀 어레이 및 그 구조가 제안되었다. 예를 들어 16M 디램(DRAM)급 까지는 CUB(Capacitor Under Bit Line)구조가 적용 되었고 64M 디램(DRAM)급 이후 부터는 COB(Capacitor Over Bit Line)구조로 전환되고 있다.
그리고 이와 같이 반도체 소자가 고집적화될수록 칩의 사이즈가 줄어 들면서 콘택홀의 사이즈도 적어지고 단차도 더욱 높아져서 콘택홀의 종횡비(aspect ratio)도 커지게 되어 이를 해결할 수 있는 새로운 배선 제조 방법이 요구되고 있다.
이하, 첨부 도면을 참조하여 종래 디램 셀의 어레이 평면도 및 배선 구조를 설명하면 다음과 같다.
제1도는 종래 CUB(Capacitor Under Bit Line)구조의 셀 어레이 평면도 및 배선 구조 단면도이다.
제1도에 도시된 바와 같이 기판(1) 위에 나란히 일렬로 형성되는 게이트 라인(2)과 기판(1)에 콘택되고 게이트 라인(2) 사이에 걸쳐서 형성되는 노드(node)전극(3)과, 상기 노드 전극(3)위에 형성되는 플레이트(plate) 전극(4)과, 상기 기판(1)에 콘택되고 워드 라인(2)에 수직하도록 커패시터 영역 위에 형성된 비트 라인(5)으로 이루어진 CUB 구조이다.
이와 같은 CUB 구조는 제1도에 도시한 바와 같이 커패시터 면적이 제한적이다. 그리고 고집적 소자에서는 커패시터의 영역이 급격히 감소한다. 그럼에도 불구하고 고용량의 커패시터를 얻기 위해서는 커패시터의 높이를 높게 형성해야 한다. 그러나 커패시터의 높이를 높임으로써 비트 라임(5) 콘택 홀의 개구율(aspct ratio)이 커지게 된다. 그러므로 콘택 홀의 전도층 채움(filling)과 비트 라인(5)을 패터닝할 때 기술적으로 많은 어려움이 발생한다.
따라서 64M DRAM급의 소자에서는 새로운 셀 어레이 및 레이 아웃이 요구 되었다.
제2도는 종래의 COB 구조의 셀 어레이 평면도 및 배선 구조 단면도를 나타낸 것이다.
제2도에 도시한 바와 같이 기판(10)위에 나란히 일렬로 형성되는 게이트 라인(11)과 기판(10)에 콘택되고 게이트 라인(11)에 수직하도록 일방향으로 형성되는 비트 라인(12)과 기판(10)에 콘택되고 게이트 라인(11)사이에 걸쳐 형성되는 직사각형 모양의 노드 전극(13)과 노드 전극(13) 위에 형성되는 플레이트 전극(14)으로 이루어진다. 이와 같은 COB 구조는 비트 라인(12)을 커패시터가 형성되기 전에 형성함으로써 비트 라인(12)의 영역까지 커패시터 영역으로 이용할 수 있도록 하였다.
그러나 종래의 CUB, COB 구조의 디램 셀의 배선 구조 및 제조 방법은 다음과 같은 문제가 있다.
첫째, 배선 형성이 직접 기판과 접촉하고 있으므로 고집적 소자에서 특히 셀로우 정션에서 콘택 홀을 형성할 때 기판과의 스트레스 문제가 생긴다.
둘째, 콘택 홀과 소오스/드레인 불순물 간의 얼라인 마진이 줄어들어 미스얼라인에 따른 배선과 게이트 전극 또는 반도체 기판과의 쇼트 문제가 발생하기 쉽다.
또한 비트 라인(12) 콘택 홀의 개구율(aspect ratio)이 증가되지 않는 특징이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 고집적 소자에 알맞은 콘택 배선을 갖는 디램(DRAM) 셀을 제공하는데 그 목적이 있다.
제1도는 종래 CUB(Capacitor Under Bit line) 구조의 셀 어레이 평면도 및 구조 단면도.
제2도는 종래 COB(Capacitor Over Bit line) 구조의 셀 어레이 평면도 및 구조 단면도.
제3도는 본 발명 제 1 실시예의 디램 셀의 어레이를 나타낸 평면도.
제4도는 제3도의 A-A'선상의 구조 단면도.
제5도는 제3도의 A-A'선상의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
40 : 기판 41 : 격리 산화막
42 : 게이트 산화막 43 : 폴리 게이트 전극
44 : 저농도 소오스/드레인 영역 45 : 게이트 캡 산화막
46 : 측벽 산화막 47 : 고농도 소오스/드레인 영역
48 : 티타늄층(Ti) 49 : 제 1 다결정 실리콘층
50 : 실리사이드 층 51 : 화학 증착 산화막
52 : 제 2 다결정 실리콘층 53 : 텅스텐 실리사이드층
54 : I자 모양의 활성 영역 55 : 비트 라인
56 : 워드 라인
본 발명의 디램 셀의 배선 구조는 표면 내에 활성 영역과 필드 절연막을 갖는 기판과, 상기 활성 영역 상의 일 영역에 절연되어 형성된 게이트전극과, 상기 게이트 전극의 양측 기판에 형성된 제 1, 제 2 불순물 영역과, 상기 제 2 불순물 영역에 전기적으로 연결되도록 상기 필드 절연막에 걸쳐 형성되는 제 1 배선층과, 상기 제 1 배선층에 콘택홀을 갖도록 상기 기판 전면에 형성되는 절연막과, 상기 콘택홀을 통해 상기 제 1 배선층과 연결되며 상기 절연막 위에 형성되는 제 2 배선층을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명 디램 셀의 배선 제조 방법은 기판 준비하는 단계, 상기 기판에 활성 영역과 필드 영역을 정의하여 필드 영역에 필드 절연막을 형성하는 단계, 상기 활성 영역의 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측 활성 영역의 기판에 제 1, 제 2 불순물 영역을 형성하는 단계, 상기 제2불순물 영역과 상기 제 2 불순물 영역에 인접한 필드 절연막 상에 제 1 배선층을 형성하는 단계, 상기 제 1 배선층 상에 콘택홀을 갖도록 기판 전면에 절연막을 형성하는 단계, 상기 콘택홀을 통해 제 1 배선층과 연결되도록 절연막 상에 제 2 배선층을 형성하는 단계를 포함하여 제조되는 것을 특징으로 한다.
상기와 같은 본 발명 디램 셀의 배선 구조 및 제조 방법을 첨부된 도면을 참고하여 보다 상세히 설명하면 다음과 같다.
제3도는 본 발명 디램 셀의 어레이를 나타낸 평면도이다.
제4도는 제3도의 C-C' 선상의 구조 단면도이다.
제5도는 제3도의 C-C' 선상의 공정 단면도이다.
먼저 제3도에 도시한 바와 같이 본 발명 디램 셀의 어레이는 COB 구조를 갖는 것으로써 비트 라인(55)과 워드 라인(56)이 수직 교차되어 있고 I자 모양의 활성 영역(54)과 비트 라인(55)이 교차되거나 완전히 오버랩되지 않고 평행하게 배열되었으며 비트 라인(55)이 교차되거나 완전히 오버랩되지 않고 평행하게 배열되었으며 비트 라인(55) 콘택 배선은 I자 모양의 활성 영역(54) 및 이 활성 영역과 근접한 격리 산화막(41)(제4도 참고)의 일부에 형성된 실리사이드층(50)에 콘택되어 형성되어 있다.
다음으로 제4도에 도시한 바와 같이 본 발명 디램 셀의 배7선 구조 단면은 기판(40) 상의 활성 영역에 격리 산화막(41)이 있고 활성 영역 상의 소정 영역에 폴리 게이트 전극(43)이 있다. 그리고 폴리게이트 전극(43)의 양측 기판(40)에 저농도 소오스/드레인 영역(44)과 고농도 소오스/드레인 영역(47)이 형성되었고, 폴리 게이트 전극(43)의 양측면에는 측벽 산화막(46)이 있다. 그리고 소오스/드레인 영역 및 격리 산화막(41)의 일부분에 실리사이드층(50)이 드러나도록 콘택 홀을 갖춘 화학 증착 산화막(51)이 있고 드러난 실리사이드층(50)에 콘택되도록 차례로 제 2 다결정 실리콘층(52)과 텅스텐 실리사이드층(53)이 있다.
이어서 제5도에 도시한 바와 같이 본 발명 디램 셀의 배선 제조 방법을 설명하면 먼저 제5도(a)에서와 같이 P형 우물이 형성된 기판(40)에 I자 모양 마스크를 이용하여 식각하여 I자 모양의 활성 영역(54)(제3도 참고)을 형성한다. 그리고 소자와 소자간의 전기적인 단절을 위하여 기판(40)에 저농도 소오스/드레인 영역(44)을 형성한다. 그리고 기판(40) 전면에 감광막을 도포하고 격리 영역상의 감광막을 노광 및 현상 공정으로 제거한 후 제거되고 남은 감광막을 마스크로 이용하여 열공정을 통해 소자와 소자간을 격리 시키는 격리 산화막(41)을 형성한다. 이어서 기판(40) 전면에 열 산화 방식으로 게이트 산화막(42)을 형성하고 LPCVD 방식으로 다결정 실리콘층을 증착한후 도우핑하여 다결정화시킬 수도 있다. 그리고 게이트 전극 형성을 위해서 전면에 저압 화학 기상 증착법으로 화학 증착 산화막을 증착하고 화학 증착 산화막 상에 감광막을 도포하여 게이트 전극의 형성 부분을 남기고 감광막을 노광 및 현상 공정을 통하여 제거하여 제거되고 남은 감광막을 마스크로 이용하여 화학 증착 산화막과 다결정 실리콘층을 패터닝하여 게이트 캡 산화막(45)과 폴리 게이트 전극(43)을 형성한다. 그리고 이온 주입에 의해 폴리 게이트 전극(43)의 양측 기판(40) 전면에 도핑이 되지 않은 화학 증착 산화막을 증착하여 RIE법으로 이방성 식각하여 폴리 게이트 전극(43)의 양측면에 측벽 산화막(46)을 형성한다. 그리고 이온 주입으로 측벽 산화막(46)의 양측 기판에 고농도 소오스/드레인 영역(47)을 형성한다.
다음으로 제5도(b)에서와 같이 기판(40) 전면에 금속 실리사이드를 만드는 티타늄층(Ti)(48)을 스퍼터 방식이나 다른 물리적 방식으로 또는 화학적 방식으로 증착한다. 이때 다른 금속으로 Co, W, Mo, Ni를 이용할 수 있다. 이어서 전면에 LPCVD방식으로 제 1 다결정 실리콘층(49)을 증착한다. 여기서 전면에 제 1 다결정 실리콘층(49) 대신 비정질 실리콘층을 증착하여도 된다.
이후에 제5도(c)에 도시한 바와 같이 전면에 감광막을 도포하고 활성 영역과 격리 산화막(41) 방향으로 사실상 수직하게 놓이게 될 실리사이드 국부 배선을 위한 패턴을 갖는 마스크를 이용하여 이방성 식각한다. 감광막을 제거하고 이어서 제거되고 남은 감광막을 마스크로 제 1 다결정 실리콘층(49)을 식각한다.
그리고 제5도(d)에 도시한 바와 같이 기판(40)을 열처리 하여 티타늄층(Ti)(47)과 제 1 다결정 실리콘층(49)을 반응시켜 실리사이드(TiSix)층(50)를 형성한다. 이때의 열처리는 N2또는 비반응성 inert 가스 분위기에서 행하고 온도는 500~700℃ 정도로 진행한다. 이때 제 1 다결정 실리콘층(49)과 접한 티타늄층(48)은 반응하여 실리사이드층(50)을 형성하게 되고 제 1 다결정 실리콘(49)과 접하지 않는 티타늄층(48)은 반응하지 않고 그대로 있다. 다음으로 기판을 NH4OH/H2O2혼합액에 담가 반응하지 않은 티타늄층(48)을 완전히 제거한다. 여기서 티타늄층(48 대신에 코발트(Co)금속을 사용하였을 경우는 HNO3/H2O2혼합액에 담가서 제거한다.
다음으로 제5도(e)에 도시한 바와 같이 전면에 절연막으로 화학 증착 산화막(51)을 증착한다. 이때 절연막으로는 평탄화가 잘되는 O3 TEOS나 BPSG 물질을 사용한다. 그리고 기판(40) 전면에 감광막을 도포하여 디램 셀의 데이타 엑세스를 위하여 비트 라인과 패스 트랜지스터를 전기적으로 연결하는 패턴이 있는 마스크를 이용하여 감광막을 패터닝한다. 그리고 RIE 방식으로 CHF3또는 CF4가스의 플라즈마를 이용하여 화학 증착 산화막(51)을 식각하므로써 격리 산화막(41)의 일부에 형성된 실리사이드층(50)이 드러나도록 한다. 이어서 기판(40) 전면에 저압 화학 기상 증착(LPCVD)법으로 제 2 다결정 실리콘층(52) 이나 비정질 실리콘층을 적층하고 그 위에 화학 증착법으로 텅스텐 실리사이드(WSix)층(53)을 증착한다.
다음으로 제5도(f)에 도시한 바와 같이 텅스텐 실리사이드층(53) 위에 감광막을 도포하고 사진 식각으로 비트 라인 형성 부분을 남기고 노광 및 현상 공정으로 감광막을 제거한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 RIE 법으로 노출된 텅스텐 실리사이드층(53)과 제 2 다결정 실리콘층(52)을 차례로 식각한다.
본 발명 디램 셀의 배선 구조 및 제조 방법은 다음과 같은 효과가 있다.
첫째, 소오스/드레인 영역 및 격리 산화막의 일부에 실리사이드층을 형성하고 격리산화막 상의 실리사이드층과 콘택되도록 배선을 형성하기 때문에 셀로우 졍션일 때 발생될 수 있는 기판과의 스트레스 문제를 해결할 수 있다.
둘째, 소오스/드레인 영역과 격리 산화막 상의 실리사이드층에 콘택 배선층을 형성하므로 스탭커버리지 문제와 미스 얼라인시 배선과 기판 또는 게이트 전극과의 쇼트 문제를 해결할 수 있고 콘택 저항도 줄일 수 있다.
Claims (20)
- 표면 내에 활성영역과 필드 절연막을 갖는 기판과; 상기 활성 영역 상의 일 영역에 절연되어 형성된 게이트 전극과; 상기 게이트 전극의 양측 기판에 형성된 제 1, 제 2 불순물 영역과; 상기 제 2 불순물 영역에 전기적으로 연결되도록 상기 필드 절연막에 걸쳐 형성되는 제 1 배선층과; 상기 제 1 배선층에 콘택홀을 갖도록 상기 기판 전면에 형성되는 절연막과; 상기 콘택홀을 통해 상기 제1배선층과 연결되며 상기 절연막 위에 형성되는 제 2 배선층을 포함하여 구성됨을 특징으로 하는 반도체 소자의 배선 구조.
- 제1항에 있어서, 제 1 배선층은 실리사이드층으로 형성됨을 특징으로 하는 반도체 소자의 배선 구조.
- 제1항에 있어서, 상기 실리사이드층을 형성하는 매체는 금속과 실리콘이 반응하여 실리사이드를 만드는 모든 금속을 사용할 수 있으며 대표적인 금속으로 Ti, Mo, Co, Ni로 형성됨을 특징으로 하는 반도체 소자의 배선 구조.
- 제1항에 있어서, 제 2 배선층은 폴리 실리콘과 텅스텐 실리사이드가 적층된 이중막의 구조임을 특징으로 하는 반도체 소자의 배선 구조.
- 제1항에 있어서, 상기 콘택홀은 필드 절연막 상측의 제 1 배선층에 형성됨을 특징으로 하는 반도체 소자의 배선 구조.
- 제1항에 있어서, 제 1, 제 2 불순물 영역은 LDD 구조로 형성됨을 특징으로 하는 반도체 소자의 배선 구조.
- (1) 기판 준비하는 단계; (2) 상기 기판에 활성 영역과 필드 영역을 정의하여 필드 영역에 필드 절연막을 형성하는 단계; (3) 상기 활성 영역의 기판 상에 게이트 전극을 형성하는 단계; (4) 상기 게이트 전극 양측 활성 영역의 기판에 제 1, 제 2 불순물 영역을 형성하는 단계; (5) 상기 제 2 불순물 영역과 상기 제 2 불순물 영역에 인접한 필드 절연막상에 제 1 배선층을 형성하는 단계; (6) 상기 제 1 배선층 상에 콘택홀을 갖도록 기판 전면에 절연막을 형성하는 단계; (7) 상기 콘택홀을 통해 제 1 배선층과 연결되도록 절연막 상에 제 2 배선층을 형성하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 제 (3) 단계에서 상기 게이트 전극은 다결정 실리콘이나 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 제 (3 ) 단계에서 상기 게이트 전극을 형성하기 위한 실리콘 필름의 도핑은 다결정 실리콘을 화학 증착시키거나 도핑이 되지 않은 실리콘 필름을 형성한 후에 이온 주입으로 도우핑하여 형성하는 것을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 제 (3) 단계에서 상기 게이트 전극은 사진 식각 방법으로 패터닝하여 형성함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 상기 게이트 전극 양측면에 도핑이 되지 않은 화학 증착산화막으로 형성된 게이트 측벽 절연막을 이방성 식각으로 형성함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 제 (5) 단계에서 상기 제 1 배선층은 게이트 전극 측면에 절연막 측벽을 형성하는 단계; 상기 기판 전면에 고융점 금속을 증착하는 단계; 상기 고융점 금속과 반응하여 실리사이드가 형성되도록 제 2 불순물 영역 및 제 2 불순물 영역에 인접한 필드 절연막에 걸쳐 폴리 실리콘을 형성하는 단계; 상기 미 반응한 고융점 금속을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제12항에 있어서, 상기 고융점은 금속은 금속과 실리콘이 반응하여 실리사이드를 만드는 모든 금속을 사용할 수 있으며 대표적으로 많이 사용되는 고융점 금속은 Ti, Mo, Co, Ni중 하나로 형성함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제12항에 있어서, 상기 고융점 금속으로 Ti를 사용할 경우 미 반응한 고융점 금속 제거는 NH4OH/H2O2를 사용함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제12항에 있어서, 상기 고융점 금속으로 Co를 사용할 경우 미 반응한 고융점 금속 제거는 HNO3/H2O2를 사용함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제12항에 있어서, 상기 고융점 금속과 폴리 실리콘을 500~700℃ 정도의 온도에서 N2또는 비 반응성 inert 가스 분위기에서 열처리 하여 실리사이드를 형성함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 제 (6) 단계에서 상기 절연막은 평탄화가 잘되는 O3TEOS 나 BPSG 물질을 4000Å 정도의 두께를 갖도록 화학 증착으로 형성함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 제 (6) 단계에서 이방성 식각으로 CHF3또는 CF4가스의 플라즈마를 이용하여 실리사이드가 드러나도록 절연막을 제거하여 콘택홀을 형성함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제7항에 있어서, 상기 제 2 배선층은 실리콘과 텅스텐 실리사이드를 차례로 적층하여 형성함을 특징으로 하는 반도체 소자의 배선 제조 방법.
- 제19항에 있어서, 상기 실리콘층은 다결정 실리콘이나 비정질 실리콘으로 형성됨을 특징으로 하는 반도체 소자의 배선 제조 방법.
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