JP2508288B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、積層構造
を有する電荷蓄積部（スタックト・キャパシタセル）を
備えたダイナミック型ランダム・アクセス・メモリ（以
下、DRAMと称する。）に関するものである。

［従来の技術］ DRAMは既によく知られている。第７図は、このような
従来のDRAMの全体構成の一例を示すブロック図である。

第７図を参照して、DRAMは、記憶部分である複数のメ
モリセルを含むメモリセルアレイ1000と、そのアドレス
を選択するアドレスバッファに接続された行デコーダ20
00、列デコーダ3000と、入出力回路に接続されたセンス
アンプを含む入出力インターフェイス部とを含む。記憶
部分である複数のメモリセルは、複数行、複数列からな
るマトリクス状に設けられている。各メモリセルは、行
デコーダ2000に接続された対応のワード線と、列デコー
ダ3000に接続された対応のビット線に接続され、それに
よってメモリセルアレイ1000を構成している。外部から
与えられる行アドレス信号と列アドレス信号とを受け
て、行デコーダ2000と列デコーダ3000により選択された
各１本のワード線のビット線によりメモリセルが選択さ
れる。選択されたメモリセルにデータが書込まれたり、
あるいはそのメモリセルに蓄えられていたデータが読出
されたりする。このデータの読出／書込の指示は制御回
路に与えられる読出／書込制御信号によって行なわれ
る。

データはＮ（＝ｎ×ｍ）ビットのメモリセルアレイ10
00に蓄積される。読出／書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ2000による特定のワード線の
選択（ｎ本のワード線のうち、１本のワード線の選択）
によってｍビットのメモリセルがビット線を介してセン
スアンプに結合される。次に、列デコーダ3000による特
定のビット線の選択（ｍ本のビット線のうち、１本のビ
ット線の選択）によって、その中の１個のセンスアンプ
が入出力回路に結合され、制御回路の指令に従って読
出、あるいは書込が行なわれる。

第８図は、メモリセルの書込／読出動作を説明するた
めに示されたDRAMの１つのメモリセル100の等価回路図
である。この図によれば、１つのメモリセル100は１組
の電界効果トランジスタＱとキャパシタCsとからなる。
電界効果トランジスタＱのゲート電極はワード線200に
接続され、一方のソース／ドレイン電極はキャパシタCs
の一方の電極につながれ、他方のソース／ドレイン電極
はビット線300に接続されている。データの書込時に
は、ワード線200に所定の電圧が印加されることによっ
て電界効果トランジスタＱが導通するので、ビット線30
0に印加された電荷がキャパシタCsに蓄えられる。一
方、データの読出時には、ワード線200に所定の電圧が
印加されることによって、電界効果トランジスタＱが導
通するので、キャパシタCsに蓄えられた電荷がビット線
300を介して読出される。

第９図は、従来のDRAMの１対のメモリセルの平面構造
を示す部分平面図である。第10図は、第９図のＸ−Ｘ線
における部分断面図である。

以下、これらの図を参照して、従来のメモリセルの構
造と動作について説明する。

１つのメモリセルは、ｐ型のシリコン基板１の主表面
上に形成されたｎチャネルMOSトランジスタとキャパシ
タとから構成される。ｎチャネルMOSトランジスタは、
ゲート電極７と、ソースまたはドレイン領域となるn⁺不
純物拡散領域4,5とを有する。n⁺不純物拡散領域4,5は、
ｐ型シリコン基板１の主面に形成され、シリコン基板１
の主面の一部をチャネル面とするチャネル領域を規定す
るように、互いに間隔を隔てている。チャネル領域の上
には、ゲート酸化膜６を介してゲート電極７が形成され
ている。各n⁺不純物拡散領域4,5とチャネル領域からな
る活性領域20は、素子間分離用のフィールド酸化膜３に
よって、周囲から分離されている。フィールド酸化膜３
の下にはp⁺不純物拡散領域２が形成されている。ゲート
電極７はワード線として形成されている。一方n⁺不純物
拡散領域４にはコンタクトホール17を介してキャパシタ
が接続されている。キャパシタは、一方のn⁺不純物拡散
領域４に接続されたストレージノード８と、このストレ
ージノード８の上にキャパシタ誘電体膜９を介して形成
されたセルプレート10とから構成される。他方のn⁺不純
物拡散領域５には、コンタクトホール16を介してビット
線12が接続されている。ビット線12とワード線７、セル
プレート10との間には層間絶縁膜11が形成されている。

以上のように構成されるメモリセルを用いて行なわれ
る書込・消去動作について説明する。まず、書込動作に
おいては、予め、ビット線12を通じてn⁺不純物拡散領域
５に所定の電圧が印加される。次に、ゲート電極７に所
定の電圧が印加されることにより、ｎチャネルMOSトラ
ンジスタがオン状態にされる。ビット線12がHighレベル
になることにより、n⁺不純物拡散領域４内の電子がn⁺不
純物拡散領域５の側に引抜かれる。これにより、一方の
n⁺不純物拡散領域４の電位は上昇し、他方のn⁺不純物拡
散領域５の電位と同じになる。その結果、一方のn⁺不純
物拡散領域４に接続されたストレージノード８に正電荷
が蓄積される。この状態を「１」としてメモリセル内に
データが記憶される。

次に、消去動作においては、ビット線12を通じてn⁺不
純物拡散領域５の電位がLowレベルにされる。ゲート電
極７に所定の電圧が印加されることにより、ｎチャネル
MOSトランジスタがオン状態にされる。このとき、n⁺不
純物拡散領域５の電位よりもn⁺不純物拡散領域４の電位
の方が高いため、他方のn⁺不純物拡散領域５より一方の
n⁺不純物拡散領域４に電子が注入される。これにより、
n⁺不純物拡散領域４の電位が下がるので、ストレージノ
ード８から正電荷が引き抜かれる。この状態を「０」と
してメモリセル内にデータが記憶される。

読出動作においては、ビット線12が（1/2）Vccレベル
に予め印加された後、ゲート電極７に所定の電圧が印加
されることにより、ｎチャネルMOSトランジスタがオン
状態にされる。これにより、n⁺不純物拡散領域4,5を介
して、ストレージノード８に蓄積された電荷がビット線
12に移動する。このとき、ストレージノード８に「１」
のデータが記憶された状態の場合、ビット線12には（1/
2）Vcc＋αの電位が現われ、「０」のデータが記憶され
た状態の場合、ビット線12には、（1/2）Vcc−αの電位
が現われる。

［発明が解決しようとする課題］ 近年、製造技術の進歩とともに、半導体記憶装置であ
るDRAMのメモリセルの高集積化・微細化を図る試みがな
されている。しかしながら、メモリセルの微細化が進む
につれて、各キャパシタの容量は減少する傾向にある。
キャパシタの容量が減少すると、メモリセル内に記憶さ
れた情報を読出す場合、すなわち、ビット線12が（1/
2）Vccのレベルに予め印加され、ストレージノード８に
蓄積された電荷量に従ってビット線12の電位が（1/2）V
cc±αのレベルに変化する場合、その電位の変化量αが
小さくなる。そのため、データの読出マージンが少なく
なるので、誤ったデータが読出されることになる。した
がって、ストレージノード８とキャパシタ誘電体膜９と
セルプレート10とから構成されるキャパシタは、読出余
裕をできるだけ多くするために、その容量ができるだけ
大きくなるように形成されることが好ましい。

しかしながら、第10図に示されるような構造を有する
メモリセルにおいては、ストレージノード８の平面積は
ビット線12の存在により制限される。すなわち、この構
造によれば、ビット線12が、ストレージノード８および
セルプレート10からなる電荷蓄積部の上層に形成される
ためには、ビット線12と電荷蓄積部との間に厚い層間絶
縁膜11が形成される必要がある。そのため、セルプレー
ト10と、ビット線12がn⁺不純物拡散領域５に接続される
ためのコンタクトホール16との間に横方向のマージンが
必要とされる。セルプレート10の端部がビット線12から
所定の間隔を置いて形成されるため、セルプレート10の
端部によってストレージノード８の端部の位置が制限を
受ける。これにより、ストレージノード８の平面積がセ
ルプレート10の端部による制約を受ける。したがって、
キャパシタ容量の増大を図ることは困難であった。

上記の問題点を解消するために、ビット線埋込型スタ
ックト・キャパシタセルを有するDRAMのメモリセルが提
案されている。第11図は、“Ａ New Stacked Capaci
t or DRAM Cell Characteraized by ａ Storage
Capacitor on ａ Bit−line Structure"IEDA（In
ternational electron devices meeting）88−pp.59
6−599に示されたビット線埋込型スタックト・キャパシ
タセルを有するDRAMのメモリセルを示す部分断面図であ
る。ここで、ビット線埋込型とは、電荷蓄積部の下層に
ビット線を形成する形式をいう。第12図は、その平面図
である。第11図は、第12図のXI−XI線に沿う断面を示し
ている。図において、シリコン基板１の上には、ゲート
酸化膜６を介して、ワード線と兼用のゲート電極７が間
隔を隔てて形成されている。シリコン基板１には、ゲー
ト電極７によって間隔を隔てられた一方と他方の不純物
領域4,5が、ソース／ドレイン領域として形成されてい
る。他方の不純物領域５に接続するようにビット線12が
形成されている。ビット線12は、ワード線７に直交する
ように形成されている。ワード線７とビット線12との間
には層間絶縁膜15が形成されている。ビット線12の上方
には、層間絶縁膜11を介してストレージノード８が形成
されている。ストレージノード８は、一方の不純物領域
４に電気的に接触するように形成されている。セルプレ
ート10は、キャパシタ誘電体膜９を介してストレージノ
ード８に対向するように形成されている。このように、
電荷蓄積部としてストレージノード８とセルプレート10
の下層にビット線12が形成されているので、活性領域
（能動領域）20は、ビット線12とワード線７に対して斜
めに配置されている。

このように、第11図に示される構造においては、スト
レージノード８とセルプレート10とを、ビット線12が不
純物領域５に接続されるコンタクト部分の上にまで延び
るように、形成することができる。そのため、電荷蓄積
部の平面積を拡大することが可能になる。したがって、
キャパシタ容量の増大を図ることが可能になる。

しかしながら、ビット線埋込型スタックト・キャパシ
タセルを構成するために、第12図に示されるように、活
性領域20は複雑な形状を有する。すなわち、活性領域20
の両端部分は、ビット線12の延びる方向に沿うように曲
げられた形状を有する。このことは、複数個の活性領域
を互いに分離する分離領域を形成するために、複雑なパ
ターンを使用しなければならないということを意味す
る。したがって、ビット線埋込型スタックト・キャパシ
タセルを構成するために、複雑なパターンレイアウトを
採用する必要があるという問題点があった。

そこで、この発明の目的は。上記のような問題点を解
消することであり、簡単なパターンレイアウトを採用し
てビット線埋込型スタックト・キャパシタセルを構成す
ることが可能な半導体記憶装置を提供することである。

［課題を解決するための手段］ この発明に従った半導体記憶装置は、第１導電型の半
導体基板と、複数本のワード線と、複数本のビット線
と、複数個の能動領域と、複数個のメモリセルと、絶縁
層とを備える。半導体基板は主表面を有する。ワード線
は、その主表面の上に形成され、第１の方向に延びてい
る。ビット線は、ワード線の上に形成され、第１の方向
と交差する第２の方向に延びている。能動領域は、半導
体基板の主表面に形成され、第１および第２の方向と交
差する第３の方向に沿って少なくとも所定の間隔を隔て
て並ぶように形成されている。能動領域の各々は、実質
的に矩形の領域を半導体基板の主表面に形成している。
メモリセルは、ワード線とビット線との交差点に配置さ
れている。

各メモリセルは、一方と他方の第２導電型の不純物領
域と、ゲート電極と、ストレージノードと、セルプレー
トとを含む。不純物領域は、能動領域の主表面の一部を
チャネル面とするチャネル領域を規定するように、能動
領域内に互いに間隔を隔てて形成されている。ゲート電
極は、チャネル面の上にゲート絶縁膜を介して形成さ
れ、ワード線に連なるように接続されている。ビット線
は、一方の不純物領域に電気的に接触するように、ゲー
ト電極の上方に絶縁されて形成されている。絶縁層は、
ビット線およびワード線の上に形成され、少なくとも他
方の不純物領域の表面を露出させかつ半導体基板の主表
面に対してほぼ垂直に延びる側面を含む開口部を有す
る。ストレージノードは、その開口部によって露出され
た表面の上に形成され、他方の不純物領域に電気的に接
触する底壁部分と、その開口部の側面上に形成された側
壁部分を有し、ビット線の上方に位置する。セルプレー
トは、ストレージノードの上に誘電体膜を介して形成さ
れている。

［作用］ この発明においては、スタックト・キャパシタを構成
するストレージノードが、ビット線の上方に位置するよ
うに形成されている。能動領域は、ビット線の延びる方
向およびワード線の延びる方向と交差する方向に沿って
並ぶように形成されている。能動領域の各々は、実質的
に矩形の領域を半導体基板の主表面に形成している。そ
のため、スタックト・キャパシタの一部をビット線の上
層に形成することにより、キャパシタ容量の増大を図る
ことができるとともに、キャパシタが電気的に接続され
る能動領域も簡単な矩形のパターンレイアウトを用いて
形成され得る。したがって、電荷蓄積部の下層にビット
線を形成するために、ビット線とワード線とからなる格
子状のパターンに対して複雑なパターンレイアウトを有
する能動領域を設ける必要がない。

また、この発明においては、ストレージノードは、絶
縁層の開口部によって露出された表面の上に形成され、
他方の不純物領域に電気的に接触する底壁部分と、開口
部の側面上に形成された側壁部分を有する。絶縁層の膜
厚を厚くすると、開口部の側面の表面積が増大する。ス
トレージノードは開口部の側面上に沿って形成されてい
るので、ストレージノードがセルプレートに対向する平
面積が縦方向にも増大することになる。従って、ストレ
ージノードがビット線の上方に位置することにより、横
方向にストレージノードの表面積が増大することに加え
て、一層、ストレージノードの表面積を増大することが
できることとなる。

［実施例］ 以下、この発明の一実施例を図について説明する。第
１図は、この発明に従った半導体記憶装置としてのDRAM
のメモリセルの平面的な配置を示す部分平面図である。
このメモリセルの平面的な配置は、オープン・ビット線
構成に従っている。オープン・ビット線とは、DRAMにお
けるビット線のレイアウト方式の一種であって、ひとつ
のセンスアンプに接続される１対のビット線がセンスア
ンプを挾んで対向配置された方式をいう。第２図は、第
１図における１対のメモリセルの平面的な構造を示す部
分平面図である。第３図は、第２図のIII−III線におけ
る断面を示す部分断面図である。

シリコン基板１の主表面上には、複数本のビット線12
とワード線７が互いに直交するように配置されている。
活性領域（能動領域）20は、ビット線12およびワード線
７の延びる方向に交差する矢印Ａで示される方向に沿っ
て所定の間隔を隔てて並ぶように形成されている。活性
領域20は、分離用フィールド酸化膜３によって互いに電
気的に分離されている。フィールド酸化膜３の下には、
反転防止層としてp⁺不純物拡散領域２が形成されてい
る。

各メモリセルは、ワード線７とビット線12とが交差す
る箇所に配置されている。１つのメモリセルは、ｐ型の
シリコン基板１の主表面上に形成されたｎチャネルMOS
トランジスタとキャパシタとから構成される。ｎチャネ
ルMOSトランジスタは、ワード線として連なるように接
続されたゲート電極７と、ソースまたはドレイン領域と
なるn⁺不純物拡散領域4,5とを有する。n⁺不純物拡散領
域4,5は、ｐ型シリコン基板１の主面に形成され、シリ
コン基板１の主面の一部をチャネル面とするチャネル領
域を規定するように、互いに間隔を隔てている。このチ
ャネル領域の上には、ゲート酸化膜６を介してゲート電
極７が形成されている。一方のn⁺不純物拡散領域４には
キャパシタが接続されている。キャパシタは、一方のn⁺
不純物拡散領域４に接続されたストレージノード８と、
このストレージノード８を覆うようにキャパシタ誘電体
膜９を介して形成されたセルプレート10とから構成され
る。他方のn⁺不純物拡散領域５には、コンタクトホール
16を介してビット線12が接続されている。ストレージノ
ード８は、層間絶縁膜11に開孔されたコンタクトホール
17の内表面に沿って形成され、一方のn⁺不純物拡散領域
４に接続されている。ワード線７の上には層間絶縁膜15
が形成されている。ビット線12の上には層間絶縁膜11が
形成されている。この層間絶縁膜11の上に延びるように
ストレージノード８が形成されている。そのため、スト
レージノード８はビット線12の上方にも位置する。

第４図は、この発明に従ったDRAMのメモリセルアレイ
部分の別の平面配置を示す部分平面図である。このメモ
リセルの平面配置は、フォールディッド・ビット線構成
に従っている。フォールディッドビット線とは、DRAMに
おけるビット線のレイアウト方式の一種であって、ひと
つのセンスアンプに接続される１対のビット線を同一方
向に平行に配置した方式をいう。そのため、各メモリセ
ルはビット線12とワード線７との交差点で１つおきに配
置されている。フォールディッド・ビット線構成によれ
ば、活性領域20は、矢印Ｂで示される方向に沿って所定
の間隔を隔てて並ぶように形成された活性領域の群と、
矢印Ｃで示される方向に沿って所定の間隔を隔てて並ぶ
ように形成された活性領域の群とからなる。ストレージ
ノードは、ワード線７とビット線12とによって囲まれた
領域であってコンタクトホール17が形成されない領域に
も延びるように形成される。

第１図に示されたオープン・ビット線構成によれば、
ワード線７とビット線12とによって囲まれたすべての領
域にコンタクトホール17が形成される。各活性領域20
は、一定の方向Ａに沿って並ぶように形成されている。
そのため、オープン・ビット線構成に本発明を適用する
と、高い密度を有するメモリセルのレイアウトが実現さ
れ得る。なお、第４図に示されたフォールディッド・ビ
ット線構成においても、各活性領域20は、所定の方向Ｂ
またはＣに沿って規則正しく配置され得る。

以上のように、この発明に従った各メモリセルを構成
する活性領域20は、フォールディッド・ビット線構成、
オープン・ビット線構成のいずれの方式を採用する場合
においても、ビット線12とワード線７とからなる格子に
対して規則的な所定の関係を有するパターンに従って配
置され得る。

第5A図〜第5G図は、この発明に従ったDRAMのメモリセ
ルの製造方法の一例を工程順に従って示す部分平面図で
ある。第6A図〜第6G図は、第5A図〜第5G図のVI−VI線に
沿う部分断面図である。以下、これらの図を参照して、
この発明のメモリセルの製造方法について説明する。な
お、この製造方法の説明は、１つのメモリセルに着目し
てなされる。

まず、第5A図、第6A図を参照して、所定のパターンに
従った活性領域20を区分するために、シリコン酸化膜等
からなる分離用フィールド酸化膜３が形成される。この
分離用フィールド酸化膜３は、ｐ型シリコン基板１に間
隔を隔てて形成されたp⁺不純物拡散領域２の上に形成さ
れる。

次に、第5B図、第6B図を参照して、所定のパターンに
従ってゲート酸化膜６が所定の方向に延びるようにｐ型
シリコン基板１の上に形成される。ゲート酸化膜６の上
にはワード線としてゲート電極７が多結晶シリコン等に
よって形成される。このゲート電極７をマスクとして用
いて、ｎ型の不純物がシリコン基板１にイオン注入され
ることによって、ソースまたはドレイン領域となるべき
n⁺不純物拡散領域4,5が形成される。

第5C図、第6C図を参照して、全面上に層間絶縁膜15が
形成された後、n⁺不純物拡散領域５の表面のみが露出す
るようにコンタクトホール16がエッチングにより形成さ
れる。

第5D図、第6D図に示すように、コンタクトホール16を
介してn⁺不純物拡散領域５に電気的に接触するように、
多結晶シリコン層等からなるビット線12が形成される。
ビット線12は、ワード線７にほぼ直交し、活性領域20の
延びる方向にも交差するように形成される。

第5E図、第6E図を参照して、全面上にシリコン酸化膜
等からなる層間絶縁膜11が形成される。その後、n⁺不純
物拡散領域４の表面のみが露出するように、層間絶縁膜
11にコンタクトホール17がエッチングによって形成され
る。

第5F図、第6F図に示すように、所定のパターンに従っ
て多結晶シリコン等からなるストレージノード８が、n⁺
不純物拡散領域４に電気的に接触するように形成され
る。このとき、ストレージノード８はコンタクトホール
17の側面および層間絶縁膜11の上表面に沿って形成され
る。

第5G図、第6G図を参照して、ストレージノード８を覆
うようにシリコン酸化膜等からなるキャパシタ誘電体膜
９が形成される。このキャパシタ誘電体膜９の上には、
ストレージノード８に対向するように多結晶シリコン等
からなるセルプレート10が形成される。このようにし
て、この発明に従ったDRAMのメモリセルが形成される。

なお、上記実施例においては、ビット線12の上に層間
絶縁膜11を介してキャパシタが形成されているが、層間
絶縁膜11の膜厚を厚くすることにより、その上に形成さ
れるキャパシタの容量をさらに増大することができる。
すなわち、層間絶縁膜11の膜厚を厚くすると、コンタク
トホール17の側壁の表面積が増大する。ストレージノー
ド８はコンタクトホール17の側壁に沿って形成される。
そのため、ストレージノード８がセルプレート10に対向
する平面積が縦方向にも増大することになる。したがっ
て、ストレージノード８がビット線12の上方に位置する
ことにより、横方向にストレージノード８の表面積が増
大することに加えて、一層、ストレージノード８の表面
積を増大することができることとなる。

［発明の効果］ 以上のように、この発明によれば、電荷蓄積部の下層
にビット線を配置させるために、メモリセルを構成する
能動領域を簡単な矩形のパターンレイアウトを用いて形
成することができる。そのため、ビット線とワード線と
からなる格子に対して規則的なパターンレイアウトを有
する能動領域が形成される。その結果、オープン・ビッ
ト線構成のメモリセルにおいては、高い密度を有するメ
モリセルレイアウトが実現され得る。

また、この発明によれば、ストレージノードが絶縁層
の開口部の側面上に沿って形成されるので、ストレージ
ノードのセルプレートに対向する平面積を縦方向にも増
大することができる。したがって、ストレージノードの
表面積をさらに増大することができ、その結果、キャパ
シタ容量をさらに増大することができる。

【図面の簡単な説明】

第１図は、この発明に従った半導体記憶装置としてのDR
AMのメモリセルの平面的な配置の一例を示す部分平面図
である。 第２図は、第１図における１つのメモリセルの平面的な
構造を示す部分平面図である。 第３図は、第２図のIII−III線における断面を示す部分
断面図である。 第４図は、この発明に従った半導体記憶装置としてのDR
AMのメモリセルの平面的な配置のもう１つの例を示す部
分平面図である。 第5A図、第5B図、第5C図、第5D図、第5E図、第5F図、第
5G図は、この発明に従ったDRAMのメモリセルの製造方法
を工程順に示す部分平面図である。 第6A図、第6B図、第6C図、第6D図、第6E図、第6F図、第
6G図は、第5A図〜第5G図のVI−VI線における断面を示す
部分断面図である。 第７図は、従来のDRAMの全体構成の一例を示すブロック
図である。 第８図は、従来のDRAMの１つのメモリセルを示す等価回
路図である。 第９図は、従来のスタックト・キャパシタセルを有する
メモリセルの平面構造を示す部分平面図である。 第10図は、第９図のＸ−Ｘ線における断面を示す部分断
面図である。 第11図は、スタックト・キャパシタセルを有するメモリ
セルの構造の１つの先行技術を示す部分断面図である。 第12図は、第11図に示された構造に対応するメモリセル
の平面的な配置を示す部分平面図である。 図において、１はシリコン基板、4,5はn⁺不純物拡散領
域、６はゲート酸化膜、７はワード線（ゲート電極）、
８はストレージノード、９はキャパシタ誘電体膜、10は
セルプレート、12はビット線、20は活性領域である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された一方と他方の不
   純物領域を有する電界効果トランジスタと、その電界効
   果トランジスタの一方の不純物領域に接続された配線層
   と、他方の不純物領域に接続された積層構造を有する電
   荷蓄積部とを備えた半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記主表面の上に形成され、第１の方向に延びる複数本
   のワード線と、 前記ワード線の上に形成され、前記第１の方向と交差す
   る第２の方向に延びる複数本のビット線と、 前記半導体基板の主表面に形成され、前記第１および第
   ２の方向と交差する第３の方向に沿って少なくとも所定
   の間隔を隔てて並ぶように形成された複数個の能動領域
   とを備え、 前記能動領域の各々は、実質的に矩形の領域を前記半導
   体基板の主表面に形成しており、 前記ワード線と前記ビット線との交差点に配置された複
   数個のメモリセルとを備え、 前記メモリセルの各々は、 前記能動領域の主表面の一部をチャネル面とするチャネ
   ル領域を規定するように、前記能動領域内に互いに間隔
   を隔てて形成された一方と他方の第２導電型の不純物領
   域と、 前記チャネル面の上にゲート絶縁膜を介して形成され、
   前記ワード線に連なるように接続されたゲート電極とを
   含み、 前記ビット線は、前記一方の不純物領域に電気的に接触
   するように、前記ゲート電極の上方に絶縁されて形成さ
   れており、 当該半導体記憶装置は、 前記ビット線および前記ワード線の上に形成され、少な
   くとも前記他方の不純物領域の表面を露出させかつ前記
   半導体基板の主表面に対してほぼ垂直に延びる側面を含
   む開口部を有する絶縁層をさらに備え、 前記メモリセルの各々は、 前記開口部によって露出された表面の上に形成され、前
   記他方の不純物領域に電気的に接触する底壁部分と、前
   記開口部の側面上に形成された側壁部分とを有し、前記
   ビット線の上方に位置するストレージノードと、 前記ストレージノードの上に誘電体膜を介して形成され
   たセルプレートとをさらに含む、半導体記憶装置。