JP2601022B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路のダイナミック・ランダムア
クセスメモリの製造方法に関し、特にビット線を形成し
た後に容量部を形成する構造のメモリセルの容量部の製
造方法に関する。
［従来の技術］ 従来、この種のメモリセルはMOS型のトランジスタ１
個とポリシリコンを電極とするシリコン酸化膜およびシ
リコン窒化膜の積層構造からなる容量で構成され、ビッ
ト線を形成した後に容量部を形成する技術としては、例
えば1988年インターナショナル・エレクトロンデバイセ
ズ・ミーティング・ダイジェスト・オブ・テクニカルペ
ーパーズ（International Electron Devices Meeting D
igest of Technical Papers,1988）のページ592〜595に
記載されているように、下部電極となるポリシリコンを
形成後、二酸化シリコン、シリコン窒化膜をそれぞれ熱
酸化法およびCVD法で形成した後に、上部電極となるポ
リシリコンを堆積して容量部を形成する技術がある。
［発明が解決しようとする課題］ 上述した従来のメモリセルでは、近年の集積回路のよ
り一層の集積化に対応するためには、容量部分の面積減
少分を誘電体膜の薄膜化および立体化によって面積を実
効的に増大させることによって補う必要がある。従来の
容量を形成する誘電体膜はシリコン酸化膜およびシリコ
ン窒化膜であるので誘電率は高々７程度であり、要求さ
れる容量を実現するにはシリコン酸化膜換算膜厚で10nm
以下という極めて薄い膜厚が求められるが、許容される
リーク電流以下の電流−電圧特性を有する誘電体薄膜層
を実現するのは非常に困難であるといった欠点がある。
また、立体化によって電極面積を実効的に増加させる方
法では、下部電極端でシリコン酸化膜が薄くなることや
電界が集中することからリーク電流が増加するという欠
点がある。さらに立体化によって段差が厳しくなり、容
量部より後に形成される配線を断線なく形成することが
益々困難となり歩留まりの低下を招くといった欠点があ
った。
本発明の目的はこのような従来の欠点を解決した半導
体装置の製造方法を提供することにある。
［課題を解決するための手段］ 本発明は、MOS型トランジスタ１個と容量が１個で構
成され、ビット線の形成後に容量部を形成する半導体集
積回路用のダイナミックメモリセルの製造方法におい
て、ポリシリコン、一種以上のバリアメタル、誘電体、
上部電極を順に堆積して容量部を形成する際に、バリア
メタルまでを下部電極として所定形状に形成後、該バリ
アメタル上面のみが露出するように層間絶縁膜をほぼ全
面に形成した後に高誘電率の誘導体、上部電極を順に堆
積して容量部を形成するか、あるいはバリアメタルまで
を下部電極として所定形状に形成後、該下部電極の側面
にのみに層間絶縁膜を形成した後に高誘電率の誘導体、
上部電極を順に堆積して容量部を形成するか、あるいは
バリアメタルまでを下部電極として所定形状に形成後、
高誘電率の誘電体を全面に厚く堆積し、エッチバックに
より下部電極上で所定の厚さとなるように加工した後に
上部電極を堆積して容量部を形成することを特徴とする
半導体装置の製造方法である。
上述した従来のシリコン酸化膜およびシリコン窒化膜
の積層構造からなる誘電体を下部電極および上部電極で
挟んだ構造の製造方法においては、電極面積を実効的に
増大させる目的から下部電極の上面および側面を使用し
て容量を形成している。これに対し、本発明の請求項
（１）および（２）の製造方法では、下部電極の上面の
みを利用する構造とするために下部電極の側面を層間絶
縁膜で被った後に高誘電率の誘電体および上部電極を形
成することで、また請求項（３）の製造方法では誘電体
を一旦厚く堆積した後、エッチバックして誘電体層を形
成することで、下部電極端での誘電体の膜厚を薄くする
ことなく、また平坦化を実現できるという相違点があ
る。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
実施例１ 第１図はビット線を形成した後にポリシリコン、一種
以上のバリアメタル、誘電体、上部電極を順に堆積して
容量部を形成する際に、バリアメタルまでを下部電極と
して所定形状に形成後（第１の工程）、下部電極上面が
露出するように層間絶縁膜を形成した後に（第２の工
程）、高誘電率の誘電体、上部電極を順に堆積して容量
部を形成する（第３の工程）ことよりなる第１の実施例
の工程断面図であり、これは請求項１に対応する方法で
ある。図中、１はワード線でありポリシリコンで作られ
たトランジスタのゲート部分に相当する。２はビット
線、３はトランジスタのソース及びドレインに対応した
拡散層、４はシリコン基板、５は層間絶縁膜、６は容量
部の下部電極となるポリシリコン、７はバリアメタル、
８は層間絶縁膜、９はフォトレジスト、10は高誘電率の
誘電体であるチタン酸ストロンチウム、11は上部電極で
ある。
第１図（ａ）はメモリセルのトランジスタ部を作製し
た後の断面図を示し、これを同図（ｂ）に示すように、
容量部の下部電極を形成するために、公知のフォトリソ
グラフィーおよびプラズマエッチングにより層間絶縁膜
にコンタクトを形成後、LPCVD法によりポリシリコン６
を形成し、リンを拡散して13〜100Ω／□と低抵抗化し
た後、タンタルおよび白金を順にそれぞれ10〜100nm堆
積してバリアメタル７を形成する。次いで、バリアメタ
ル７およびポリシリコン６をフォトリソグラフィーおよ
びプラズマエッチングにより加工し、バリアメタルまで
を下部電極として所定形状に形成する（図略。ここまで
が第１の工程）。次いで同図（ｃ）に示すように、層間
絶縁膜８を堆積した後、フォトレジスタ９を塗布する。
その後、同図（ｄ）に示すように、フォトレジスト９と
層間絶縁膜８のエッチングレートが同一となるCF4ガス
を主体としたプラズマエッチングによりバリアメタル表
面が露出するまでエッチングを行った（ここまでが第２
の工程）。次いで、同図（ｅ）に示すように、高誘電率
の誘電体としてチタン酸ストロンチウム膜10を高周波ス
パッタ法により50〜200nm堆積し、次いで上部電極11と
してポリシリコンをLPCVD法により作製する（ここまで
が第３の工程）。
実施例２ 第２図は、ビット線を形成した後にポリシリコン、一
種以上のバリアメタル、誘電体、上部電極を順に堆積し
て容量部を形成する際に、バリアメタルまでを下部電極
として所定形状に形成後（第１の工程）、該下部電極の
側面のみ層間絶縁膜を形成した後に（第２の工程）、高
誘電率の誘電体、上部電極を順に堆積して容量部を形成
する（第３の工程）ことよりなる第２の実施例の工程断
面図であり、これは請求項２に対応する方法である。図
中、101はワード線、102はビット線、103はトランジス
タのソースおよびドレインに対応した拡散層、104はシ
リコン基板、105は層間絶縁膜、106は容量部の下部電極
となるポリシリコン、107はバリアメタル、108は層間絶
縁膜、109は高誘電率の誘電体であるチタン酸ストロン
チウム、110は上部電極である。
第２図は（ｂ）のポリシリコン106およびバリアメタ
ル107の形成までは実施例１と同一である。次いでバリ
アメタル107およびポリシリコン106をフォトリソグラフ
ィーおよびプラズマエッチングにより加工し、バリアメ
タルまでを下部電極として所定形状に形成する（図略、
ここまでが第１の工程）。次いで同図（ｃ）に示すよう
に、層間絶縁膜108を堆積する。次に、全面をCF4ガスを
主成分とするプラズマエッチングによりエッチングを行
い、同図（ｄ）に示すように下部電極およびバリアメタ
ル側面のみ層間絶縁膜を残す（ここまでが第２の工
程）。次に、同図（ｅ）に示すように、高誘電率の誘電
体としてチタン酸ストロチウム膜109を高周波スパッタ
法により50〜200nm堆積した後、上部電極110としてポリ
シリコンをLPCVD法により作製して容量部を形成する
（ここまでが第３の工程）。
第２の実施例では、第１の実施例に比べ、層間絶縁膜
のエッチングにおいて、フォトレジスト等の塗布膜を塗
布する必要がない利点がある。
実施例３ 第３図は、ビット線を形成した後にポリシリコン、一
種以上のバリアメタル、誘電体、上部電極を順に堆積し
て容量部を形成する際に、バリアメタルまでを下部電極
として所定形状に形成後（第１の工程）、高誘電率の誘
電体を一旦厚く堆積し（第２の工程）、ウェットエッチ
ングにより下部電極上で一定の厚さになるようにエッチ
バックを行った後（第３の工程）、上部電極を堆積して
容量部を形成する（第４の工程）ことよりなる第３の実
施例の工程断面図であり、これは請求項３に対応する方
法である。図中、201はワード線、202はビット線、203
はトランジスタのソースおよびトレインに対応した拡散
層、204はシリコン基板、205は層間絶縁膜、206は容量
部の下部電極となるポリシリコン、207はバリアメタ
ル、208は高誘電率の誘電体であるチタン酸ストロンチ
ウム、209は上部電極である。
第３図（ｂ）のポリシリコン206およびバリアメタル2
07の形成までは実施例１と同一である。次いでバリアメ
タル207およびポリシリコン206をフォトリソグラフィー
およびプラズマエッチングにより加工し、バリアメタル
までを下部電極として所定形状に形成する（図略、ここ
までが第１の工程）。次いで同図（ｃ）に示すように、
層間絶縁膜の高誘電率の誘導体としてチタン酸ストロン
チウム膜208を高周波スパッタ法により厚く堆積する
（ここまでが第２の工程）。その後、同図（ｄ）に示す
ように、ウェットエッチングによりまたはプラズマエッ
チングによりチタン酸ストロンチウム膜208がバリアメ
タル上で50〜200nmとなるように全面をエッチングする
（ここまでが第３の工程）。同図（ｅ）ではさらに上部
電極209としてポリシリコンをLPCVD法により作製して容
量部を形成した後の断面図を示している（ここまでが第
４の工程）。
第３の実施例では第１および第２の実施例に比べ、誘
電体の堆積前に層間絶縁膜の堆積および加工が必要ない
という利点がある。
［発明の効果］ 以上説明したように、本発明では下部電極端での誘電
体の膜厚を薄くすることなく、また平坦化を実現できリ
ーク電流が少なく高容量密度の容量部を実現できる効果
がある。
【図面の簡単な説明】
第１図、第２図および第３図はそれぞれ本発明の実施例
の工程断面図である。 1,101,201……ワード線 2,102,202……ワード線 3,103,203……拡散層 4,104,204……シリコン基板 5,8,105,108,205……層間絶縁膜 6,106,206……ポリシリコン 7,107,207……バリアメタル ９……フォトレジスト 10,109,208……チタン酸ストロンチウム 11,110,209……上部電極

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】MOS型トランジスタ１個と容量が１個で構
    成され、ビット線の形成後に容量部を形成する半導体集
    積回路用のダイナミックメモリセルの製造方法におい
    て、ポリシリコン、一種以上のバリアメタル、誘電体、
    上部電極を順に堆積して容量部を形成する際に、バリア
    メタルまでを下部電極として所定形状に形成後、該バリ
    アメタル上面のみが露出するように層間絶縁膜をほぼ全
    面に形成した後に高誘電率の誘導体、上部電極を順に堆
    積して容量部を形成することを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】MOS型トランジスタ１個と容量が１個で構
    成され、ビット線の形成後に容量部を形成する半導体集
    積回路用のダイナミックメモリセルの製造方法におい
    て、ポリシリコン、一種以上のバリアメタル、誘電体、
    上部電極を順に堆積して容量部を形成する際に、バリア
    メタルまでを下部電極として所定形状に形成後、該下部
    電極の側面にのみ層間絶縁膜を形成した後に高誘電率の
    誘導体、上部電極を順に堆積して容量部を形成すること
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】MOS型トランジスタ１個と容量が１個で構
    成され、ビット線の形成後に容量部を形成する半導体集
    積回路用のダイナミックメモリセルの製造方法におい
    て、ポリシリコン、一種以上のバリアメタル、誘電体、
    上部電極を順に堆積して容量部を形成する際に、バリア
    メタルまでを下部電極として所定形状に形成後、高誘電
    率の誘電体を全面に厚く堆積し、エッチバックにより下
    部電極上で所定の厚さとなるように加工した後に上部電
    極を堆積して容量部を形成することを特徴とする半導体
    装置の製造方法。
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