JPH01215060A - メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スイッチング用のトランジスタと所謂積層型
の容量素子とを用いてメモリセルが構成されているメモ
リ装置の製造方法に関するものである。

〔発明の概要〕

本発明は、上記の様なメモリ装置の製造方法にお−いて
、互いに隣接している２つのメモリセルの一方における
容量素子の一方の電極を、堆積によって形成された耐パ
ターニング膜で覆われている第１の導電層で形成し、前
記２つのメモリセルの他方における容量素子の一方の電
極を、第２の導電層のパターニングで形成することによ
って、高い集積度を得ることができる様にしたものであ
る。

〔従来の技術〕

スイッチング用のトランジスタと積層型の容量素子とを
用いてメモリセルが構成されているメモリ装置の集積度
を高めるには、容量素子のうちでトランジスタのソース
・ドレイン領域に接続されている電極をメモリセルの略
全域に亘って形成することによって、メモリセルの面積
が小さくても容量素子に十分な容量を持たせる必要があ
る。

しかし、この様に構成しようとすると隣接メモリセル同
士における上記電極同士を近接させる必要があるが、リ
ソグラフィ技術の限界から、ある距離以下には近接させ
ることができない。

そこで本出願人は、隣接メモリセルにおける上記電極を
同一の導電層で形成するのではなく互いに異なる層であ
る第１及び第２の４電層で形成することによってこの問
題を解決したメモリ装置を、特願昭６２−２１１５７４
号として既に提案した。

第２図は、この様に構成したＤＲＡＭの製造工、程を示
している。即ち、この様なりＲＡＭを製造するためには
、第２Ａ図に示す様に、Ｓｉ基板等の半導体基板１１の
表面に素子分離用の酸化膜１２をまず形成する。

そして、酸化膜１２に囲まれている素子形成領域１３の
酸化膜１４上と酸化膜１２上とに、第１層目の多結晶Ｓ
Ｓ層等から成るゲート電極１５ａ、１５ｂ、１６ａＳ　
１６ｂを形成する。

その後、ゲート電極１５ａ−１６ｂとセルファラインで
ソース・ドレイン領域１７ａ〜１７Ｃを形成し、更に、
半導体基板ｌｌ上の全面を層間絶縁膜１８で覆う。そし
て、ソース・ドレイン領域１７ａと酸化膜１２とに達す
る開口２１ａ、２２を、眉間絶縁Ｍ、１８に形成する。

次に、第２Ｂ図に示す様に、開口２１ａを介してソース
・ドレイン領域１７ａに接続されゲート電極１５ａ、１
６ｂ上にまで延びる電極２３ａを、第２層目の多結晶５
ｉＪｉｉ等で形成する。そして、電極２３ａの表面に酸
化膜２４を形成し、更に、ソース・ドレイン領域１７ｂ
に達する開口２１ｂを眉間絶縁膜１８に形成する。

次に、第２Ｃ図に示す様に、開口２１ｂを介してソース
・ドレイン領域１７ｂに接続されゲート電極１５ｂＳ１
６ａ上にまで延びる電極２３ｂを、第３層目の多結晶Ｓ
ｉ層等で形成する。なお、電極２３ａは酸化８２４に覆
われているので、電極２３ｂのパターニングに際して電
極２３ａが除去されることはない。

その後、−旦、酸化膜２４を除去し、次に、第２Ｄ図に
示す様に、電極２３ａ、２３ｂの表面に酸化膜である誘
電体層２５ａ、２５ｂを形成する。

そして、第４層目の多結晶Ｓｉ層等から成るもう一方の
電極２６と、眉間絶縁ＩＩ！２７と、ソース・ドレイン
領域１７Ｃに達する開口２８と、＾ｌから成るビット線
３１とを形成する。

従ってこのＤＲＡＭでは、１つの素子形成領域１３に１
対のメモリセル３２ａ、３２ｂが形成さており、これら
のメモリセル３２ａ、３２ｂは、スイッチング用のトラ
ンジスタ３３ａ、３３ｂと容量素子３４ａ、３４ｂとを
用いて構成されている。

またトランジスタａａａ、３３ｂは、ゲート電極１５ａ
Ｓ　１５ｂとソース・ドレイン領域１７ａ〜１７ｃとか
ら成っており、容量素子３４ａ、３４ｂは、電極ｊ３ａ
、２３ｂ、２６と誘電体層２５ａ、２５ｂとから成って
いる。

なおゲート電極１６ａＳ１６ｂは、第２図の紙面に垂直
な方向で隣接しているメモリセルのトランジスタに用い
られている。

この様なりＲＡＭでは、メモリセル３２ａの電極２３ａ
が第２層目の多結晶Ｓｉ層等で形成されており、メモリ
セル３２ｂの電極２３ｂが第３層目の多結晶８１層等で
形成されているので、電極２３ａ、’１３ｂのパターニ
ング時に、隣接するメモリセル３２ｂ、３２ａの領域も
パターニングで除去する領域に含めることができる。

従って、第２Ｄ図に示す様に、リソグラフィの限界を超
えて電極２３ａ、２３、ｂを近接させることができ、こ
れらの電極２３ａ、２３ｂをメモリセル３２ａ、３２ｂ
の略全域に亘って形成することができる。

〔発明が解決しようとする課題〕

ところで上述の様なりＲＡＭの製造方法では、酸化ｎ＊
２４を電極２３ｂのパターニング時における電極２３ａ
用の耐バターニング膜としているので、酸化膜２４が余
りに薄いとこの酸化膜２４は耐パターニング膜として機
能しない。

更にまた、メモリ装置の集積度を高めるためにも、厚い
耐パターニング膜が必要である。即ち、集積度が高まっ
て下地の段差が大きくなると、電極２３ｂを形成するた
めの第３層目の多結晶５ｉｉｉ等のパターニング時にこ
の多結晶５ｉ１１等を段差部に残さないために、オーバ
エツチング等を十分に行う必要があるからである。

しかし上述の先願の方法では、電極２３ａの表面の熱酸
化によって酸化膜２４を形成しているので、酸化膜２４
を厚く形成しようとすると、ソース・ドレイン領域１７
ａ〜１７ｃが拡散し過ぎたり、電極２３ａの表面が荒れ
て後のパターニングに支障が生じたりする。

この様な相反する二つの要求のために、上述の・　先願
の方法では難しい制御が要求され、結局、高い集積度を
必ずしも得ることができない。

〔課題を解決するための手段〕

本発明によるメモリ装置の製造方法では、互いに隣接し
ている２つのメモリセル３２ａ、３２ｂの一方３２ａに
おける容量素子３４ａの一方の電極２３ａを、堆積によ
って形成された耐パターニングｎ’ｊ４４２で少なくと
も他方の電極２６側が覆われている第１の導電層４１で
形成する工程と、少なくとも前記２つのメモリセル３２
ａ、３２ｂの他方３２ｂと前記耐パターニング膜４２と
を覆う様に第２の導電層を形成する工程と、前記耐パタ
ーニング膜４２から離間しない様に前記第２の導電層を
パターニングすることによって、前記２つのメモリセル
３２ａ、３２ｂの前記（Ｉｈ方３２　ｂ　ニおける容量
素子３４ｂの一方の電＋１ｉ２３ｂを形成する工程と、
前記パターニングの後に前記耐パターニング膜４２を除
去する工程と、前記容量素子３４ａ、３４ｂの前記一方
の電極２３ａ、２３ｂの表面に誘電体Ｎ　２５　ａ、２
５ｂを形成する工程と、前記誘電体層２５ａ、２５ｂ上
に第３の導電層を形成することによって前記容量素子３
４ａ１３４ｂの前記他方の電極２６を形成する工程とを
夫々具備している。

〔作用〕 本発明によるメモリ装置の製造方法では、互いに隣接し
ている２つのメモリセル３２ａ、３２ｂ　　“の夫々の
容量素子３４ａ、３４ｂの一方の電極２３ａ、２３ｂを
互いに異なる層である第１６導電層４１と第２の導電層
とで形成しており、しかも第１の導電層４１の少なくと
も容量素子３４ａの他方の電極２６側は耐パターニング
膜４２で覆うので、第１の導電層４１及び第２の導電層
のパターニング時に、隣接するメモリセル３２ｂ、３２
ａの領域をもパターニングで除去する領域に含めること
ができる。

従って、容量素子３４ａ、３４ｂの一方の電極２３ａ、
２３ｂを、メモリセル３２ａ、３２ｂの略全域に亘って
形成することができる。

また、本発明によるメモリ装置の製造方法では、第１の
導電層４１を覆う耐パターニング［４２を堆積によって
形成しており、しかも耐パターニングＷＪ！４２は誘電
体層２５ａ、２５ｂの形成に先立って除去しているので
、耐パターニング膜４２を十分に厚くすることができる
。

更にまた、第２の導電層のパターニングに際し′　ては
、この第２の導電層が耐パターニング膜４２から離間し
ない様にしているので、第２の導電層のパターニングと
同時に第１の導電層４１も除去されるということがない
。

従って、第２の導電層のパターニング時にオーバエツチ
ング等を十分に行うことができ、下地の段差が大きくて
も第２の導電層の正確なパターニングを容易に行うこと
ができる。

（実施例） 以下、ＤＲＡＭの製造に適用した本発明の一実施例を、
第１図を参照しながら説明する。

本実施例も、電極２３ａを形成するために、第１Ａ図に
示す様に、第２層目の多結晶Ｓｉ層等である導電層４１
を層間絶縁膜１８上や開口２１ａ、２２内に形成する工
程までは、上述の先願の方法と同様である。

本実施例では、その後、導電７１４１に対する耐パター
ニング膜４２を導電［４１上に形成する。

この耐パターニング膜４２は、ＣＶＤによって形成した
ＳｉＯ□膜であり、厚さ１０００〜２０００人程度と熱
酸化によるＳｉＯ□膜に比べて十分に厚い。

次に、第１Ｂ図に示す様に、耐パターニング膜４２をパ
ターニングし、更にこの状態の耐パターニング＋１！Ｊ
　４２をマスクにして導電層４１をパターニングするこ
とによって、電極２３ａを形成する。

しかし、この状態では電極２３ａのうらの周辺の端面が
耐パターニング膜４２で覆われていないので、この部分
にも耐火パターニング膜４３を形成する。但しこの耐パ
ターニング膜４３は、熱酸イヒによって形成するので、
第１Ｂ図からも明らかな様に、耐パターニング膜４２よ
りも薄い。

次に、開口２１ｂを形成し、この状態で、第３層目の多
結晶Ｓｉ層等である導電層を半導体基板ｌｌ上の全面に
形成する。そして、この導電層をパターニングすること
によって、第１ｃ図に示す様に、電極２３ｂを形成する
。

電極２３ｂのパターニングに際しては、電極２３ａ上に
は厚い耐パターニング膜４２が存在しているので、十分
なオーバエツチング等を行っても電極２３ａがエツチン
グされたりすることがない。

なお、耐パターニング膜４３は耐パターニング膜４・２
よりも薄いので、電極２３ｂを耐パターニング膜４２か
ら離間しない様にパターニングする必要がある。つまり
、電極２３ｂを耐パターニング膜４２に隣接させるか、
または、第１Ｃ図に示す様に、電極２３ｂの端部が耐パ
ターニング膜４２の端部に重畳する様に、電極２３ｂを
パターニングする。

そして、電極２３ａ上の耐パターニング膜４２を除去し
、その後は上述の先願の方法と同様にして誘電体層２５
ａ、２５ｂや電極２６等を形成する。

〔発明の効果〕

本発明によるメモリ装置の製造方法では、容量素子の一
方の電極をメモリセルの略全域に亘って形成することが
できるので、高い集積度を得ることができる。

また、下地の段差が大きくても第２の導電層の正確なパ
ターニングを容易に行うことができるので、このことに
よっても、高い集積度を得ることができる。

【図面の簡単な説明】

第１図及び第２図は、夫々本発明の一実施例及び先願に
開示されている例を順次に示す側断面図である。 なお図面に用いた符号において、 ２３ａ　、　２３ｂ　−−−電極 ２５ａ　、　２５ｂ　＝−−誘電体層 ２６・・−−一−−−−−・−・・・−・−・電極３２
ａ　、　３２ｂ−−−−−メモリセル３４ａ　、　３４
ｂ　−−−一容量素子４１・・・・・−・−・・・・−
・−・−導電層４２・−・−・・−・−・・・−・・−
・−・耐パターニング膜である。

Claims (1)

1. 【特許請求の範囲】 スイッチング用のトランジスタと容量素子とを用いてメ
   モリセルが構成されており、前記容量素子の一方の電極
   は前記トランジスタの一方のソース・ドレイン領域に接
   続されており、前記容量素子の他方の電極は誘電体層を
   介して前記一方の電極上に積層されているメモリ装置の
   製造方法において、 互いに隣接している２つのメモリセルの一方における前
   記容量素子の前記一方の電極を、堆積によって形成され
   た耐パターニング膜で少なくとも前記他方の電極側が覆
   われている第１の導電層で形成する工程と、 少なくとも前記２つのメモリセルの他方と前記耐パター
   ニング膜とを覆う様に第２の導電層を形成する工程と、 前記耐パターニング膜から離間しない様に前記第２の導
   電層をパターニングすることによって、前記２つのメモ
   リセルの前記他方における前記容量素子の前記一方の電
   極を形成する工程と、前記パターニングの後に前記耐パ
   ターニング膜を除去する工程と、 前記容量素子の前記一方の電極の表面に前記誘電体層を
   形成する工程と、 前記誘電体層上に第３の導電層を形成することによって
   前記容量素子の前記他方の電極を形成する工程とを夫々
   具備するメモリ装置の製造方法。